JP3771944B2

JP3771944B2 - ダイナミック型半導体記憶装置

Info

Publication number: JP3771944B2
Application number: JP18884793A
Authority: JP
Inventors: 大三郎高島; 英史大場; 浩明中野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 2006-05-10
Anticipated expiration: 2021-05-10
Also published as: JPH07141864A

Description

【０００１】
【産業上の利用分野】
本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）に係わり、特にポーズ特性の改善をはかったＤＲＡＭに関する。
【０００２】
【従来の技術】
トランジスタとキャパシタからメモリセルを構成したＤＲＡＭにおいては、セルキャパシタへの電荷の蓄積後にセルキャパシタからプレート，ワード線，基板等へ電荷がリークするため、ある一定期間内にメモリセルにデータを再書き込みする必要がある。図１３（ａ）に一般的なＤＲＡＭのリフレッシュ動作を示す。／ＲＡＳより／ＣＡＳを先にアクティブにすることにより、ＤＲＡＭ内部で図１３（ｂ）に示すようなリフレッシュ・ロータを用いて、内部でリフレッシュアドレスを発生している。
【０００３】
図１４に示すように、例えば１６ＭビットＤＲＡＭの４Ｋ／６４ｍｓリフレッシュでは４０９６個のロウアドレスがあり、これを１個のメモリセルでも読み出し不良にならないように、６４ｍｓの間で４０９６個のロウアドレスを選択し、全メモリセルをリフレッシュする。このリフレッシュは、最大リフレッシュ時間Ｔmax の間であれば、図１４（ａ）に示すように等間隔でリフレッシュしてもよいし、（ｂ）に示すように最後にまとめてリフレッシュしてもよい。
【０００４】
一般には、１アドレスで複数のワード線を選択している。例えば図１５では、１セルアレイで２５６本のワード線があり、１チップで６４個のセルアレイのうち４つを選択するため、ロウのリフレッシュアドレスは２５６×６４／４＝４０９６アドレスとなる。
【０００５】
ところで、ＤＲＡＭの世代が進み、集積度が４倍，更にその４倍と増加していくと、チップのパワーも４倍，４倍と増加する。これを抑えるためにＤＲＡＭでは、世代毎にアクティブにするセルアレイの全体のセルアレイに占める割合を、１６Ｍでは１／１６、６４Ｍでは１／３２と減らし、結果としてアクティブになるセルアレイ数を各世代毎に２倍の範囲に抑えている。この２倍になる増加分もＶccを下げたりビット線容量を減らすことで抑えている。
【０００６】
しかしながら、アクティブにするセルアレイの数を１／２，更にその１／２としているために、リフレッシュアドレスの数は世代と共に２倍，２倍となり、最大リフレッシュ時間も２倍，２倍とならざるをえない。リフレッシュアドレスの数を増加させ、最大リフレッシュ時間を一定のままにすると、最大リフレッシュ時間に占める、リフレッシュしている時間の割合（Busy Rate:ビジーレート) が増加するので避けるべきである。よって、図１６に示すように、最大リフレッシュ時間Ｔmax は世代と共に２倍で増加する。即ち、世代と共にポーズ特性は２倍向上しなくてはならない。
【０００７】
ところが、メモリセルの縮小により、ポーズの特性の向上は困難なものになってきた。図１７にポーズ特性の一例を示す。１６ＭビットＤＲＡＭでは、ポーズ時間により、まず１ビットが不良となってある時間後、全ビットが不良となる。この例では１６ＭビットＤＲＡＭチップとしては、最初に１ビットが不良となった時点がチップの最大リフレッシュ時間となる。これを、１リフレッシュアドレス当りの不良として示したのが図１８である。１６ＭビットＤＲＡＭでは４０９６アドレスあり、これも１アドレスでも不良となる点が最大リフレッシュ時間となる。
【０００８】
このように従来の方式では、世代と共にパワーを減らすために必要とされる最大ポーズ時間は２倍，更にその２倍となるにも拘らず、メモリセルの縮小でセル容量が低下し、Ｖccの低下で蓄積電荷が減るためにポーズ時間はあまり伸びず、このままではポーズ時間を２倍で増加できなくなる。
【０００９】
【発明が解決しようとする課題】
上述したように従来のＤＲＡＭにおいては、世代が進んで必要とされるポーズ特性が２倍で増加するにも拘らず、メモリセルの縮少、Ｖccの低下でポーズ特性の改善は困難となっている。特に、ポーズ特性にばらつきがある場合、ポーズ特性が最も悪いリフレッシュアドレスで最大リフレッシュ時間が決まる。つまり、ポーズ特性の最も悪いリフレッシュアドレスで見かけ上のポーズ特性が決まることになり、この見かけ上のポーズ特性を向上させるのは非常に困難であった。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、見かけ上のポーズ特性を向上させることができ、最大リフレッシュ時間の増大をはかり得るＤＲＡＭを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち本発明は、一定のポーズ時間内でメモリセルのリフレッシュを必要とするダイナミック型半導体記憶装置において、ポーズ特性が悪いワード線とポーズ特性が良いワード線の少なくとも一方を記憶する手段と、該手段に記憶された情報に基づいて、同一のアドレスで選択される複数のワード線間で、一定時間内のリフレッシュ回数を可変する手段とを具備してなることを特徴とする。
【００１８】
【作用】
ポーズ特性が悪いリフレッシュアドレスの一定時間内のリフレッシュ回数をポーズ特性が良いリフレッシュアドレスのリフレッシュ回数より多くすることにより、ＤＲＡＭチップの見かけ上のポーズ特性が最も悪いリフレッシュアドレスで決まらずに、平均して見かけ上のポーズ特性は向上し、最初にポーズ特性が悪くなるポーズ時間は従来より向上する。
【００１９】
従って、最大リフレッシュ時間の増加によりビジーレートは低減でき、スタンドバイ時のリフレッシュ電流が低減できる。また、ビジーレートを同じにするとアクティブ時にアクティブにするセルアレイの数を低減でき、アクティブ電流を下げられ、さらにリフレッシュ電流も同時に低減できる。
【００２０】
【実施例】
以下、図面を参照して本発明の実施例を説明する。
【００２１】
（実施例１）
図１は本発明の第１の実施例に係わるＤＲＡＭのリフレッシュ回路部構成を示すブロック図である。図中１１はポーズ特性が良いワード線又は悪いワード線を記憶しておくメモリであり、このデータはＤＲＡＭの出荷時に不揮発性のメモリ（フューズなど）で記憶しておく。１２はメモリ１１の情報に応じてリフレッシュアドレスを決めるリフレッシュ・スキップ・ロータ、１３は制御回路である。リフレッシュ・スキップ・ロータ１２は、通常のカウンターではなく、任意のアドレスにスキップできるカウンタを備えている。
【００２２】
この構成により、ポーズ特性が良いアドレスのリフレッシュ回数よりポーズ特性が悪いアドレスのリフレッシュ回数を増加させることにより、ＤＲＡＭのチップのポーズ特性が最も悪いリフレッシュアドレスで決まらずに、見かけ上のポーズ特性は向上し、最初にポーズが悪く、不良となるアドレスのポーズ時間を従来より数倍向上できる。
【００２３】
（実施例２）
図２は、本発明の第２の実施例の要部構成を示すブロック図である。図中２１はポーズ特性が悪いリフレッシュアドレスを記憶するメモリ、２２はメモリ２１の記憶情報に応じて所定のリフレッシュアドレスをスキップするスキップ・ロータ、２３は全てのリフレッシュアドレスを順次出力するリフレッシュ・ロータ、２４はスキップ・ロータ２２及びリフレッシュ・ロータ２３の一方の出力を選択するデコーダ（セレクタ）、２５は制御回路である。
【００２４】
図３を用いて、本実施例の動作方式を説明する。従来の全リフレッシュ回数をＸとする。例えば１６ＭビットＤＲＡＭでは、Ｘ＝４０９６回であり、これを図３の左側に示すようにｎ分割する。まず、図２のリフレッシュ・ロータ２３で０アドレスから（Ｘ／ｎ）−１アドレスまでのＸ−ｎ個のカウントアップを行いリフレッシュアドレスを出す。
【００２５】
ここで、図２に示すメモリ２１には０からＸ−１アドレスまでにどのアドレスがポーズが悪いかを示すデータが格納されている。各１ビットのメモリ、計Ｘビットのメモリを持ち、１６ＭビットＤＲＡＭに対してＸ＝４０９６ビットのメモリのため、面積のオーバヘッドは無視できる。このビットとして、悪いアドレスを図３の右側に示すように“１”とする。この“１”の数をＫとする。そして、このアドレスを用いて、０からＸ−１アドレスまでに“１”のデータのアドレスをスキップしながらＫ回リフレッシュアドレスを示す。これは、図２のスキップ・ロータ２２で行う。
【００２６】
次いで、再び通常のリフレッシュ・ロータ２３でＸ／ｎアドレスから（２Ｘ／ｎ）−１アドレスまで出力し、その後また悪いＫビットのアドレスを出力し、これをｎ回実行する。図３中○数字の１〜１３は動作の順番を示す。
【００２７】
この様子を、図４のタイミングチャートに示す。通常のリフレッシュと悪いアドレスのリフレッシュをペアとしてｎ回行う。このため、全体のリフレッシュの回数は、
（Ｘ／ｎ＋Ｋ）ｎ＝Ｘ＋Ｋｎ（回）
となる。これにより、同じビジーレートでは、従来の最大リフレッシュ時間をＴmax とすると、ポーズ特性が悪いアドレスに必要なポーズ時間Ｔbad は、
Ｔbad ＝｛（１＋Ｋｎ／Ｘ）／ｎ｝Ｔmax
となり、ポーズ特性が良い（普通）アドレスに必要なポーズ時間Ｔgoodは、
Ｔgood＝（１＋Ｋｎ／Ｘ）Ｔmax
となる。例えば、Ｘ＝４０９６，Ｋ＝５１２，ｎ＝８のとき
Ｔbad ＝｛（１＋１）／８｝Ｔmax ＝（１／４）Ｔmax
Ｔgood＝（１＋１）Ｔmax ＝２Ｔmax
リフレッシュ回数＝２×４０９６回
よって従来、Ｔmax ＝６４ｍｓのとき、ポーズ特性の良いアドレスは１２８ｍｓポーズが持てばよく、ポーズ特性の悪いアドレスは１６ｍｓポーズが持てばよいことが分かる。このｎとＫの値はＤＲＡＭのチップ毎に最適化できる。このデータもフューズなどで記憶し、制御できるようにすればよい。
【００２８】
本実施例における効果を、図５を参照してより具体的に説明する。まず、図５（ａ）に示すように全アドレスをポーズ特性が良いアドレスと悪いアドレスに分ける。
【００２９】
次いで、図５（ｂ）に示すように、ポーズ特性が悪いアドレスのリフレッシュ回数を増加させることにより見かけ上、ポーズ特性を上げる。逆に、ポーズ特性が良いアドレスはリフレッシュ回数が減ることにより見かけ上、ポーズ特性は悪化する。但し、縦軸がｌｏｇスケールで示されているように、ポーズ特性が良いアドレスの数が悪いアドレスの数より十分大きな場合、良いアドレスが見かけ上悪くなり、左にシフトする量は、悪いアドレスが右にシフトして良くなる量より小さくなり、良いアドレスの見かけ上の悪化は小さい。
【００３０】
図５（ｃ）はその合成後のポーズ特性を示す。図５（ａ）に示すように広く分散しているポーズ特性は中心にシフトしてタイトになり、最も悪いポーズで決まるポーズ特性は大幅に向上する。
【００３１】
このように本実施例によれば、ポーズ特性が悪いリフレッシュアドレスのリフレッシュ回数をポーズ特性が良いリフレッシュアドレスのリフレッシュ回数より多くすることにより、ＤＲＡＭチップのポーズ特性が最も悪いリフレッシュアドレスで決まらずに、平均して見かけ上のポーズ特性は向上し、最初にポーズ特性が悪くなるポーズ時間は従来より向上する。
【００３２】
従って、最大リフレッシュ時間の増加によりビジーレートは低減でき、スタンドバイ時のリフレッシュ電流が低減できる。さらに、ビジーレートを同じにすると、アクティブ時にアクティブにするセルアレイの数を低減でき、アクティブ電流を下げられ、さらにリフレッシュ電流も同時に低減できる。
【００３３】
（実施例３）
図６（ａ）は、本発明の第３の実施例の要部構成を示すブロック図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。この実施例が、第２の実施例と異なる点は、ポーズ特性が悪いアドレスを記憶するメモリと、良いアドレスを記憶するメモリの両方を持つ点にある。
【００３４】
具体的には、ポーズ特性が悪いアドレスを記憶するメモリ２１と共に、ポーズ特性が良いアドレスの半分と悪いアドレスを記憶するメモリ２６ａ、ポーズ特性が良いアドレスの残り半分と悪いアドレスを記憶するメモリ２６ｂが設けられている。メモリ２１の情報は第１のスキップ・ロータ２２ａに供給され、メモリ２６ａ，２６ｂの情報は第２のスキップ・ロータ２２ｂに供給される。そして、デコーダ２４にてスキップ・ロータ２２ａ，２２ｂのいずれかの出力が選択されてリフレッシュアドレスが出力されるものとなっている。
【００３５】
なお、図６（ａ）では、ポーズ特性が良いアドレスの半分と悪いアドレスを記憶するメモリが２個とポーズが悪いアドレスを記憶するメモリの例を示しているが、図６（ｂ）に示すように、ポーズ特性が良いアドレスを記憶するメモリ２８とポーズ特性が悪いアドレスを記憶するメモリ２１を設け、これらの論理を取ってもよい。この場合、Ａからはポーズ特性の悪いアドレスが出力され、Ｂからはポーズ特性の良いアドレスの半分と悪いアドレスが出力され、Ｃからはポーズ特性の良いアドレスの残り半分と悪いアドレスが出力される。
【００３６】
図７を用いて、本実施例の動作方式を説明する。全アドレスＸをｎ分割したアドレス数Ｘ／ｎの間に、ポーズ特性が普通のアドレス，良いアドレスの半分，悪い全アドレスをリフレッシュする。これを２ｎ回実行する。詳述するとポーズ特性が良いアドレス数Ｎg を２分割し、図７に示すようにメモリ２６ａにはポーズ特性が良いアドレスの半分を“１”として、メモリ２６ｂにもポーズ特性が良いアドレスの残り半分を“１”とする。次にさらに、メモリ２６ａ，２６ｂにポーズ特性が悪いアドレス数Ｎb を“１”として入れる。
【００３７】
そしてまず、（Ｘ／ｎ−Ｎb ）回だけメモリ２６ａから“１”をスキップして“０”だけカウントするように、スキップ・ロータ２２ｂをカウントアップする。即ち、ポーズ特性が普通のアドレスとポーズ特性が良いアドレスの半分に値するものをリフレッシュする。次に、Ｎb 回ポーズ特性が悪いアドレスをメモリ２１を用いてリフレッシュする。このとき、“０”をスキップして“１”だけカウントするように、スキップ・ロータ２２ａをカウントアップする。そして、合計Ｘ／ｎ回リフレッシュする。
【００３８】
次に、メモリ２６ａのロータに戻って同じことをする。ｎ回終った後、今度はポーズ特性が良いアドレスの残り半分をスキップするメモリ２６ｂを用いて同様のことを行う。
【００３９】
結果としてポーズ特性が良いアドレスは図８に示すように、２ｎ回に１回、即ち必要なポーズ時間の従来の２倍、２×Ｔmax となる。ポーズが普通のアドレスは従来通りＴmax 時間、ポーズが悪いアドレスはＴmax ／ｎに短縮される。
【００４０】
この効果を図９に示す。まず、図９（ａ）に示すように、広いポーズ分布に対して良い，悪い，普通のアドレスを３分割する。そして、図９（ｂ）に示すように、悪いアドレスを見かけ上良くし、良いアドレスを見かけ上悪くする。結果として、図９（ｃ）に示すように、分布幅の小さい分布となる。よって、最も悪いポーズで決まるポーズ時間を大幅に長くすることができる。
【００４１】
この第３の実施例は、第２の実施例と比べるとリフレッシュアドレスのメモリの量は２倍になるものの、次のような利点がある。即ち、第２の実施例ではポーズ特性が良いアドレスを図５（ｂ）に示すように左に分布をシフトするため、シフトした左端でポーズの時間が決まる可能性があるが、図９の（ｂ）に示すように第３の実施例ではポーズが良い分の分布が左にシフトしてもポーズが普通のアドレスより悪くならなければ、上記のデメリットはなくなる。
【００４２】
（実施例４）
図１０は、本発明の第４の実施例に係わるＤＲＡＭの効果を説明するための図である。この実施例では図１０（ａ）に示すように、ポーズの分布を、ポーズ特性が非常に悪い，悪い，普通，良い，非常に良いの５分割している。そして、非常に悪い，悪いを図１０（ｂ）に示すように右にシフトし、良い，非常に良いを図１０（ｃ）に示すように左にシフトしている。その結果、図１０（ｄ）に示すように、第２，第３の実施例よりさらにポーズ分布幅を狭くでき、ポーズ特性を良くできる。
【００４３】
このようにポーズ分布を多数個に分割することにより、ポーズ特性を更に改善することが可能となる。
【００４４】
（実施例５）
図１１は、本発明の第５の実施例に係わるＤＲＡＭの構成を示す図である。なお、図中５０はＤＲＡＭチップ、５１はカラムデコーダ、５２はロウデコーダ、５３は周辺回路であり、また斜線部５４は１セルアレイを示している。
【００４５】
これまでの実施例は１リフレッシュアドレスで、例えば前記図１５に示すように、４つのブロックで等価な位置に相当する４本のＷＬ（ワード線）を立ててリフレッシュしていたのであるが、これを図１１に示すように、各々のブロック毎にワード線を選択する位置を変えて別のワード線にする。即ち、ワード線単位で悪いワード線を多くリフレッシュし、良いワード線を少なくリフレッシュすることにより、ポーズ特性を見かけ上良くする。
【００４６】
例えば、ある時間ｔでチップの１ビットが不良となっている確率をｆ（ｔ）とすると、ロウ＝ｍアドレス、カラム＝ｎアドレス、計ｍ×ｎ＝１チップのビット数とすると、１アドレスが不良となっている確率Ｆa は、
Ｆa ＝１−（１−ｆ（ｔ））ⁿ
であるが、図１１のように１アドレスでＳワード線選択するものだと、ワード線単位では
Ｆw ＝１−（１−ｆ（ｔ））^n/s
となり、図１２に示すように不良数が低減できる。よって、１ワード線当りで、先の第１〜第４の実施例を行うと、更にポーズ特性は良くなる。
【００４７】
なお、本発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００４８】
【発明の効果】
以上詳述したように本発明によれば、ポーズ特性が悪いワード線の一定時間内のリフレッシュ回数をポーズ特性が良いワード線のリフレッシュ回数より多くすることにより、見かけ上のポーズ特性を向上させることができ、最大リフレッシュ時間の増大をはかり得るＤＲＡＭを実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＤＲＡＭのリフレッシュ回路部構成を示すブロック図。
【図２】第２の実施例の要部構成を示すブロック図。
【図３】第２の実施例のカウンタ動作を説明するための模式図。
【図４】第２の実施例におけるリフレッシュのタイミングを示す図。
【図５】第２の実施例の効果を説明するための模式図。
【図６】第３の実施例の要部構成を示すブロック図。
【図７】第３の実施例のカウンタ動作を説明するための模式図。
【図８】第３の実施例におけるリフレッシュのタイミングを示す図。
【図９】第３の実施例の効果を説明するための模式図。
【図１０】第４の実施例の効果を説明するための模式図。
【図１１】第５の実施例に係わるＤＲＡＭの概略構成を示す図。
【図１２】第５の実施例におけるポーズ特性向上を示す図。
【図１３】従来のＤＲＡＭのリフレッシュ動作及び内部リフレッシュアドレス発生を示す図。
【図１４】従来のＤＲＡＭにおけるリフレッシュ動作のタイミングを示す図。
【図１５】従来のリフレッシュ時のＤＲＡＭのワード線の選択方法を示す図。
【図１６】ＤＲＡＭの世代によるリフレッシュ時間とリフレッシュ回数の関係を示す図。
【図１７】従来のＤＲＡＭのポーズ特性を示す図。
【図１８】１リフレッシュアドレス当りの従来の不良率を示す図。
【符号の説明】
１１，２１，２６ａ，２６ｂ，２８…メモリ
１２…リフレッシュ・スキップ・ロータ
１３，２５…制御回路
２２，２２ａ，２２ｂ…スキップ・ロータ
２３…リフレッシュ・ロータ
２４…セレクタ（デコーダ）
２７…カウンタ
５０…ＤＲＡＭチップ
５１…カラムデコーダ
５２…ロウデコーダ
５３…周辺回路
５４…１セルアレイ

Claims

一定のポーズ時間内でメモリセルのリフレッシュを必要とするダイナミック型半導体記憶装置において、
ポーズ特性が悪いワード線とポーズ特性が良いワード線の少なくとも一方を記憶する手段と、１つのリフレッシュアドレスに対して複数のワード線が選択され、且つリフレッシュアドレスの１周期に対して、ポーズ特性が良いワード線よりもポーズ特性が悪いワード線の方が多い回数選択されるように、前記記憶手段に記憶された情報に基づいて各リフレッシュアドレスに対してワード線を対応付ける手段とを具備してなることを特徴とするダイナミック型半導体記憶装置。