KR102050474B1 - 휘발성 메모리 장치 및 메모리 컨트롤러 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 휘발성 메모리 장치가 제공된다. 상기 휘발성 메모리 장치는 데이터를 저장하는 메모리 셀 어레이, 명령 디코더, 셀프 리프레쉬 회로부, 및 레지스터를 포함한다. 상기 명령 디코더는 외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 탈출 명령, 및 레지스터 리드 명령을 디코딩한다. 상기 셀프 리프레쉬 회로부는 상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬한다. 상기 레지스터는 상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 저장한다. 상기 레지스터 리드 명령에 응답하여 상기 레지스터에 저장된 상기 메모리 셀 어레이의 액세스 가능 상태가 출력된다.

Description

휘발성 메모리 장치 및 메모리 컨트롤러{Volatile memory device and memory controller}
본 발명은 리프레쉬가 필요한 휘발성 메모리 장치에 관한 것으로서, 더욱 구체적으로는 셀프 리프레쉬가 수행될 수 있는 휘발성 메모리 장치 및 이와 함께 사용될 수 있는 메모리 컨트롤러에 관한 것이다.
DRAM과 같은 휘발성 메모리 장치는 데이터 유실을 방지하기 위해 일정 시간 주기마다 리프레쉬가 수행된다. 셀프 리프레쉬 모드는 전력 소모를 줄여주기 위해 휘발성 메모리 장치가 스스로 내부 타이머에 의해 리프레쉬를 수행하는 동작 모드이다. 휘발성 메모리 장치가 셀프 리프레쉬 모드에 있을 때에는 외부 컨트롤러가 휘발성 메모리 장치의 상태를 알 수 없기 때문에, 외부 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 탈출 명령을 내린 후 소정 시간 동안 대기한 후에 유효 명령을 내려야 한다. 휘발성 메모리 장치의 용량이 커지면서 셀프 리프레쉬 탈출 명령 후 대기해야 하는 시간도 길어지므로, 휘발성 메모리 장치의 대기 시간(latency)이 증가하는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 대기 시간이 감소된 휘발성 메모리 장치와 이에 연결되는 메모리 컨트롤러를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 휘발성 메모리 장치는 메모리 셀 어레이, 명령 디코더, 셀프 리프레쉬 회로부, 및 레지스터를 포함한다. 상기 메모리 셀 어레이에는 데이터가 저장된다. 상기 명령 디코더는 외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 탈출 명령, 및 레지스터 리드 명령을 디코딩한다. 상기 셀프 리프레쉬 회로부는 상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬한다. 상기 레지스터는 상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 저장한다. 상기 레지스터 리드 명령에 응답하여 상기 레지스터에 저장된 상기 메모리 셀 어레이의 액세스 가능 상태가 출력된다.
상기 휘발성 메모리 장치의 일 예에 따르면, 상기 셀프 리프레쉬 회로부는, 상기 셀프 리프레쉬 진입 명령에 응답하여 인에이블되고 상기 셀프 리프레쉬 탈출 명령에 응답하여 디세이블되는 셀프 리프레쉬 모드 신호, 상기 셀프 리프레쉬 모드 신호의 인에이블 구간 동안 제1 시간 주기마다 주기적으로 발생하는 셀프 리프레쉬 펄스 신호, 및 상기 셀프 리프레쉬 펄스 신호에 응답하여 인에이블되고 제2 시간 주기 후에 디세이블되는 셀프 리프레쉬 상태 신호를 생성할 수 있다.
상기 휘발성 메모리 장치의 다른 예에 따르면, 상기 레지스터는 상기 셀프 리프레쉬 모드 신호가 디세이블될 때의 상기 셀프 리프레쉬 상태 신호의 논리 레벨을 저장할 수 있다.
상기 휘발성 메모리 장치의 또 다른 예에 따르면, 상기 제1 시간 주기는 리프레쉬 명령들 사이의 평균 시간(tREFI)이고, 상기 제2 시간 주기는 리프레쉬 사이클 시간(tRFC)일 수 있다.
상기 휘발성 메모리 장치의 또 다른 예에 따르면, 상기 레지스터는 버퍼를 포함할 수 있다. 상기 셀프 리프레쉬 모드 신호의 인에이블 구간에 상기 버퍼에 상기 셀프 리프레쉬 상태 신호가 입력될 수 있고, 상기 레지스터 리드 명령에 응답하여 상기 버퍼에 저장된 데이터가 출력될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따라, 상기 휘발성 메모리 장치에 연결되는 메모리 컨트롤러는 상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신한 후, 상기 레지스터 리드 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신하고, 상기 휘발성 메모리 장치로부터 상기 휘발성 메모리 장치의 상기 레지스터에 저장된 데이터를 수신하고, 수신된 상기 데이터의 논리 레벨에 따라 상기 데이터를 수신한 후 바로 유효 명령에 대응하는 명령 신호를 송신하거나 제3 시간 주기 동안 대기한 후 유효 명령에 대응하는 명령 신호를 송신하도록 구성된다.
상기 메모리 컨트롤러의 일 예에 따르면, 상기 제3 시간 주기는 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)일 수 있다. 또한, 상기 메모리 컨트롤러는 수신된 상기 데이터의 논리 레벨이 하이 레벨인 경우, 상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 송신한 후 상기 제3 시간 주기가 흐른 후에 상기 유효 명령에 대응하는 명령 신호를 송신하도록 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 휘발성 메모리 장치는 메모리 셀 어레이, 명령 디코더, 셀프 리프레쉬 회로부, 및 출력 버퍼를 포함한다. 상기 메모리 셀 어레이에는 데이터가 저장된다. 상기 명령 디코더는 외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 탈출 명령, 및 레지스터 리드 명령을 디코딩한다. 상기 셀프 리프레쉬 회로부는 상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬한다. 상기 출력 버퍼는 상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 출력한다.
상기 휘발성 메모리 장치의 일 예에 따르면, 상기 셀프 리프레쉬 회로부는, 상기 셀프 리프레쉬 진입 명령에 응답하여 인에이블되고 상기 셀프 리프레쉬 탈출 명령에 응답하여 디세이블되는 셀프 리프레쉬 모드 신호, 상기 셀프 리프레쉬 모드 신호의 인에이블 구간 동안 제1 시간 주기마다 주기적으로 발생하는 셀프 리프레쉬 펄스 신호, 및 상기 셀프 리프레쉬 펄스 신호에 응답하여 인에이블되고 제2 시간 주기 후에 디세이블되는 셀프 리프레쉬 상태 신호를 생성할 수 있다.
상기 휘발성 메모리 장치의 다른 예에 따르면, 상기 출력 버퍼는 상기 셀프 리프레쉬 모드 신호가 디세이블되는 시점의 상기 셀프 리프레쉬 상태 신호의 논리 레벨을 출력할 수 있다. 상기 출력 버퍼는 입력단과 출력단을 갖는 버퍼, 상기 입력단에 연결된 입력 스위치, 및 상기 출력단에 연결된 출력 스위치를 포함할 수 있다. 상기 입력 스위치는 상기 셀프 리프레쉬 모드 신호의 인에이블 구간에서 단락되어 상기 셀프 리프레쉬 모드 신호가 디세이블되는 시점의 상기 셀프 리프레쉬 상태 신호의 논리 레벨이 상기 버퍼에 저장되도록 할 수 있다. 상기 출력 스위치는 상기 셀프 리프레쉬 모드 신호의 디세이블 구간에서 단락되어 상기 버퍼에 저장된 데이터를 출력할 수 있다.
상기 휘발성 메모리 장치의 또 다른 예에 따르면, 상기 출력 버퍼는 상기 셀프 리프레쉬 모드 신호가 디세이블된 후의 상기 셀프 리프레쉬 상태 신호를 출력할 수 있다. 상기 출력 버퍼는 입력단과 출력단을 갖는 버퍼, 및 상기 출력단에 연결된 출력 스위치를 포함할 수 있다. 상기 입력단을 통해 상기 셀프 리프레쉬 상태 신호가 상기 버퍼에 입력될 수 있다. 상기 출력 스위치는 상기 셀프 리프레쉬 모드 신호의 디세이블 구간에서 단락되어 상기 셀프 리프레쉬 상태 신호를 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따라, 상기 휘발성 메모리 장치에 연결되는 메모리 컨트롤러는 상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신한 후, 상기 휘발성 메모리 장치로부터 상기 휘발성 메모리 장치의 상기 출력 버퍼로부터 출력되는 상기 셀프 리프레쉬 상태 신호를 수신하고, 수신한 상기 셀프 리프레쉬 상태 신호의 논리 레벨이 로우 레벨이면 바로 유효 명령에 대응하는 명령 신호를 송신하고, 수신한 상기 셀프 리프레쉬 상태 신호의 논리 레벨이 하이 레벨이면 수신한 상기 셀프 리프레쉬 상태 신호가 로우 레벨로 천이할 때까지 대기한 후 유효 명령에 대응하는 명령 신호를 송신하도록 구성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따라, 상기 휘발성 메모리 장치에 연결되는 메모리 컨트롤러는 상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신한 후, 상기 휘발성 메모리 장치로부터 상기 휘발성 메모리 장치의 상기 출력 버퍼로부터 출력되는 데이터를 수신하고, 수신된 상기 데이터의 논리 레벨에 따라 바로 유효 명령에 대응하는 명령 신호를 송신하거나 제3 시간 주기 동안 대기한 후 유효 명령에 대응하는 명령 신호를 송신하도록 구성될 수 있다.
본 발명의 기술적 사상에 따른 휘발성 메모리 장치는 셀프 리프레쉬 상태를 표시할 수 있기 때문에, 외부 컨트롤러가 셀프 리프레쉬 탈출 명령을 내린 후에 소정의 대기 시간 동안 항상 기다릴 필요가 없다. 즉, 외부 컨트롤러는 휘발성 메모리 장치가 셀프 리프레쉬 상태가 아닐 경우에는 바로 유효 명령을 내릴 수 있다. 따라서, 대기 시간을 감소시킬 수 있으며, 더욱 효율적인 운용이 가능하다.
도 1은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 개략적인 블록도이다.
도 2은 셀프 리프레쉬 탈출 명령을 수신할 때 도 1의 휘발성 메모리 장치가 액세스 가능한 상태임을 나타내는 타이밍도이다.
도 3은 셀프 리프레쉬 탈출 명령을 수신할 때 도 1의 휘발성 메모리 장치가 액세스 불가능한 상태임을 나타내는 타이밍도이다.
도 4는 도 1의 휘발성 메모리 장치의 레지스터(140)의 예시적인 블록도이다.
도 5는 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 동작 흐름도이다.
도 6은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치에 연결되는 메모리 컨트롤러의 동작 흐름도이다.
도 7은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 개략적인 블록도이다.
도 8는 도 7의 휘발성 메모리 장치의 출력 버퍼의 예시적인 블록도이다.
도 9 및 도 10은 도 8의 출력 버퍼를 갖는 도 7의 휘발성 메모리 장치의 타이밍도들이다.
도 11은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 동작 흐름도이다.
도 12는 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치에 연결되는 메모리 컨트롤러의 동작 흐름도이다.
도 13은 도 7의 휘발성 메모리 장치의 출력 버퍼의 예시적인 다른 블록도이다.
도 14는 도 13의 출력 버퍼를 갖는 도 7의 휘발성 메모리 장치의 타이밍도이다.
도 15는 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 동작 흐름도이다.
도 16은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치에 연결되는 메모리 컨트롤러의 동작 흐름도이다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 18은 본 발명의 다양한 실시예들에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서에 제시되는 본 발명의 사상에 따른 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 본 명세서에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있으며, 본 발명의 범위가 본 명세서에 제시되는 실시예들로 한정되지 않는다. 본 발명의 범위는 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.
본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 사상에 따른 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 개략적인 블록도이다.
도 1을 참조하면, 휘발성 메모리 장치(100)는 명령 디코더(110), 셀프 리프레쉬 회로부(120), 로우 디코더(130), 레지스터(140) 및 메모리 셀 어레이(150)를 포함한다.
메모리 셀 어레이(150)는 복수의 메모리 셀(MC)들을 포함할 수 있다. 메모리 셀(MC)은 스위칭 소자와 커패시터를 포함하는 DRAM 셀일 수 있다. 메모리 셀 어레이(150)에는 복수의 워드라인들(WL)과 복수의 비트라인들(BL)이 서로 교차하여 배치되고, 워드라인들(WL)과 비트라인들(BL)이 교차하는 지점들에 메모리 셀(MC)이 각각 배열된다. 워드라인(WL)은 스위칭 소자의 제어 단자에 연결되고, 비트라인(BL)과 커패시터는 스위칭 소자에 의해 연결될 수 있다. 워드라인(WL)이 인에이블되면, 커패시터에 저장된 전하가 비트라인(BL)으로 흘러나오거나 비트라인(BL)의 전하가 커패시터에 저장될 수 있다.
메모리 셀 어레이(150)의 워드라인들(WL)의 선택은 로우 디코더(130)에 의해 수행될 수 있다. 로우 디코더(130)는 셀프 리프레쉬 회로부(120)로부터 제공되는 리프레쉬 어드레스(Radd) 신호에 응답하여 워드라인(WL)을 선택할 수 있다. 리프레쉬 어드레스(Radd)에 대해서는 아래에서 자세히 설명한다. 메모리 셀 어레이(110)의 비트라인들(BL)의 선택은 컬럼 디코더(미 도시)에 의해 수행될 수 있다.
명령 디코더(110)는 외부의 명령 신호들(CSB, RASB, CASB, WEB, CKE)로부터 셀프 리프레쉬 진입 명령(SRE), 셀프 리프레쉬 탈출 명령(SRX), 및 레지스터 리드 명령(REG READ)을 디코딩할 수 있다.
명령 신호(CSB)는 칩 선택 신호이고, 명령 신호(RASB)는 로우 어드레스 스트로브 신호로서 반도체 메모리 장치의 동작을 지시하는 인에이블과 같은 역할을 한다. 명령 신호(CASB)는 컬럼 어드레스 스트로브 신호로 반도체 메모리 장치에 컬럼 어드레스가 인가되었음을 알려준다. 명령 신호(WE)은 라이트 인에이블 신호로서 반도체 메모리 장치에 데이터를 리드 또는 라이트 여부를 지시한다. 명령 신호(CKE)는 외부 클럭 인에이블 신호이다. 명령 신호들(CSB, RASB, CASB, WEB, CKE)은 외부의 메모리 컨트롤러(미 도시)에 의해 제공될 수 있다.
명령 신호들(CSB, RASB, CASB)이 "로우" 레벨이고 명령 신호(WEB)가 "하이"레벨인 상태에서 명령 신호(CKE)가 "하이" 레벨에서 "로우" 레벨로 천이하는 경우에, 셀프 리프레쉬 진입 명령(SRE)이 디코딩될 수 있다. 명령 디코더(110)는 셀프 리프레쉬 진입 명령(SRE)을 셀프 리프레쉬 회로부(120)에 제공할 수 있다.
명령 신호(CSB)가 "하이" 레벨인 상태, 또는 명령 신호(CSB)가 "로우" 레벨이면서 명령 신호들(CASB, RASB, WEB)이 "하이" 레벨인 상태에서 명령 신호(CKE)가 "로우" 레벨에서 "하이" 레벨로 천이하는 경우에, 셀프 리프레쉬 탈출 명령(SRX)이 디코딩될 수 있다. 명령 디코더(110)는 셀프 리프레쉬 탈출 명령(SRX)을 셀프 리프레쉬 회로부(120)에 제공할 수 있다.
레지스터(140)는 다목적 레지스터(multi-purpose register)일 수 있다. 이 경우, 레지스터 리드 명령(REG READ)은 다목적 레지스터를 인에이블하는 명령(MRS with A2=1)과, 리드 명령(RD)에 의해 발생될 수 있다. 구체적으로, 다목적 레지스터를 인에이블하기 위해, A2 어드레스를 1로 하여, 모드 레지스터 셋(MRS) 명령이 MR3 레지스터에 내려져야 한다. 이후, 리드(RD) 명령이 내려지면, 다목적 레지스터에 저장된 데이터가 독출될 수 있다. 명령 디코더(110)는 레지스터 리드 명령(REG READ)을 레지스터(140)에 제공할 수 있다.
셀프 리프레쉬 회로부(120)는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 메모리 셀 어레이(150)를 내부적으로 리프레쉬하고, 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 메모리 셀 어레이(150)의 리프레쉬를 종료한다. 즉, 셀프 리프레쉬 회로부(120)는 셀프 리프레쉬 진입 명령(SRE)을 수신한 후, 셀프 리프레쉬 탈출 명령(SRX)을 수신할 때까지, 메모리 셀 어레이(150)의 셀프 리프레쉬를 수행한다.
셀프 리프레쉬 동작은 전력 소모를 줄이기 위해, 외부의 리프레쉬 명령에 의해 리프레쉬 동작이 수행되지 않고 내부적으로 수행되는 것이다. 휘발성 메모리 장치(100)가 메모리 컨트롤러로부터 셀프 리프레쉬 진입 명령(SRE)을 받으면, 휘발성 메모리 장치(100)는 셀프 리프레쉬 모드로 동작하기 시작하고, 메모리 컨트롤러로부터 셀프 리프레쉬 탈출 명령(SRX)을 받으면, 휘발성 메모리 장치(100)는 셀프 리프레쉬 모드의 동작을 종료하고 정상 모드로 동작하기 시작한다.
휘발성 메모리 장치(100)는 셀프 리프레쉬 동작 중에는 메모리 컨트롤러의 클럭 신호를 이용하지 않고 내부 클럭을 이용하며, 메모리 컨트롤러는 셀프 리프레쉬 동작을 수행하고 있는 휘발성 메모리 장치(100)의 동작 상태를 알 수 없다. 따라서, 메모리 컨트롤러가 휘발성 메모리 장치(100)에 셀프 리프레쉬 탈출 명령(SRX)을 내린 후, 셀프 리프레쉬 탈출에 걸리는 최대 시간을 대기한 후, 다른 유효 명령을 내려야 한다.
셀프 리프레쉬 탈출에 걸리는 최대 시간은 JEDEC 표준에 정의되어 있다. LPDDR2(Low Power Double Data Rate 2)의 JEDEC 표준을 참조하면, 셀프 리프레쉬 탈출에 걸리는 최대 시간은 셀프 리프레쉬 탈출 후 다음 유효 명령 지연(self refresh exit to next valid command delay)이라는 파라미터로 정의되어 있으며, tXSR과 같은 기호를 사용한다. tXSR은 tRFCab+10 ㎱로 정의된다.
tRFCab는 리프레쉬 사이클 시간(Refresh Cycle time)이라는 파라미터의 기호이며, 64Mb, 128Mb, 256Mb, 512Mb의 LPDDR2의 경우 90㎱이지만, 1Gb, 2Gb, 4Gb의 LPDDR2의 경우에는 130㎱이고, 8Gb의 LPDDR2의 경우에는 210㎱이다. DDR3의 경우, 512Mb는 90㎱이고, 1Gb는 110㎱이고, 2Gb는 160㎱이고, 4Gb는 300㎱이고, 8Gb는 350㎱이다. 즉, 메모리 컨트롤러는 휘발성 메모리 장치(100)의 동작 상태를 알 수 없기 때문에, 휘발성 메모리 장치(100)에 셀프 리프레쉬 탈출 명령을 내린 후, tXSR의 시간을 대기한 후에야 다음 유효 명령을 내릴 수 있는 것이다.
리프레쉬 사이클 시간(tRFCab)은 일정 용량까지는 일정하다가, 그 용량보다 커질수록 함께 커진다. 그 이유는 하나의 리프레쉬 명령에 의해 수행되어야 할 워드 라인의 개수가 늘어나기 때문이다. DDR2의 경우, 리프레쉬 카운트는 용량에 관계 없이 8192개로 일정하다. 그러나, 리프레쉬가 필요한 워드라인의 개수는 용량에 비례한다. 따라서, 용량이 커지면, 하나의 리프레쉬 명령에 의해 복수의 워드 라인들에 대해 리프레쉬 동작을 수행하여야 한다. 예컨대, 4Gb의 DDR2의 경우, 하나의 리프레쉬 명령에 8개의 워드 라인이 함께 리프레쉬되어야 한다. 그 결과, 4Gb의 DDR2의 리프레쉬 사이클 시간(tRFCab)은 327.5㎱이다.
그런데, 리프레쉬 명령들 사이의 평균 시간(tREFI)는 LPDDR2의 경우, 64Mb, 128Mb는 15.6㎲이고, 256Mb, 512Mb, 1Gb는 7.8㎲이고, 2Gb, 4Gb, 8Gb는 3.9㎲이다. 또한, DDR3의 경우에도, 리프레쉬 명령들 사이의 평균 시간(tREFI)는 85℃ 이하에서 7.8㎲이고, 85℃보다 높은 온도에서는 3.9㎲이다.
리프레쉬 동작을 수행하기 위해, 워드라인을 인에이블시켜 메모리 셀에 저장된 전하를 감지 및 증폭시킨 후, 워드라인을 디세이블시키고 비트라인을 프리차지하고 있을 확률은 리프레쉬 명령들 사이의 평균 시간(tREFI)에 대한 리프레쉬 사이클 시간(Refresh Cycle time)의 비율로 계산될 수 있다. 예컨대, 8Gb의 LPDDR2의 경우, 워드라인을 인에이블시키고 있거나 비트라인을 프리차지하고 있을 확률은 210㎱/3.9㎲, 즉, 5.38%이다. 또한, 8Gb의 DDR3의 상기 확률은 약 4.5%이다. 휘발성 메모리 장치가 워드라인을 인에이블시키고 있거나 비트라인의 프리차지 동작을 수행하고 있는 경우, 메모리 컨트롤러는 휘발성 메모리 장치에 액세스 할 수 없다.
이를 다시 말하면, 휘발성 메모리 장치가 워드라인을 인에이블하고 있거나 비트라인을 프리차지하고 있기 때문에 메모리 컨트롤러가 휘발성 메모리 장치를 액세스할 수 없을 확률은 오직 약 5%이며, 나머지 95%의 경우는 메모리 컨트롤러가 휘발성 메모리 장치에 바로 액티브 명령을 내릴 수 있는 상태라는 것이다.
따라서, 휘발성 메모리 장치가 메모리 컨트롤러에게 액세스가 가능한 상태인지의 여부를 알려줄 수 있다면, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령을 내린 후에, 셀프 리프레쉬 탈출 후 다음 유효 명령 지연(tXSR) 시간을 대기하지 않고 바로 유효 명령을 내릴 수도 있을 것이다.
셀프 리프레쉬 회로부(120)는 휘발성 메모리 장치(100)가 셀프 리프레쉬 모드로 동작하기 위한 셀프 리프레쉬 동작을 수행하는 회로일 수 있다. 셀프 리프레쉬 회로부(120)는 도 2 및 도 3에 도시되는 다양한 내부 제어 신호들을 생성할 수 있다. 상기 내부 제어 신호들은 셀프 리프레쉬 모드 신호(PSELF), 셀프 리프레쉬 펄스 신호(POSC), 및 셀프 리프레쉬 상태 신호(PRFHD)를 포함할 수 있다.
셀프 리프레쉬 모드 신호(PSELF)는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 인에이블되고 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 디세이블되는 신호일 수 있다. 셀프 리프레쉬 펄스 신호(POSC)는 셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간 동안 제1 시간 주기(T1)마다 주기적으로 발생하는 펄스 신호일 수 있다. 제1 시간 주기(T1)는 리프레쉬 명령들 사이의 평균 시간(tREFI)과 같거나 이보다 짧을 수 있다.
셀프 리프레쉬 상태 신호(PRFHD)는 상기 셀프 리프레쉬 펄스 신호(POSC)에 응답하여 인에이블되고 제2 시간 주기(T2) 후에 디세이블될 수 있다. 즉, 셀프 리프레쉬 상태 신호(PRFHD)는 상기 셀프 리프레쉬 펄스 신호(POSC)에 응답하여 상기 제1 시간 주기(T1)마다 인에이블되고, 제2 시간 주기(T2)를 펄스 폭으로 갖는 신호일 수 있다. 제2 시간 주기(T2)는 리프레쉬 사이클 시간(tRFC)과 같거나 이보다 클 수 있다. 제2 시간 주기(T2) 내에, 메모리 셀 어레이의 워드라인이 인에이블되어 상기 워드라인에 연결된 메모리 셀들에 저장된 전하들이 감지 및 증폭되고, 상기 워드라인이 디세이블되고 비트라인 프리차지 동작이 수행된다.
셀프 리프레쉬 회로부(120)는 제1 시간 주기(T1) 및 제2 시간 주기(T2)를 계산하기 위해 내부 클럭을 가질 수 있다. 셀프 리프레쉬 회로부(120)는 제1 시간 주기(T1)마다 리프레쉬 로우 어드레스를 하나씩 증가시키고, 상기 리프레쉬 로우 어드레스에 대하여 리프레쉬를 수행할 수 있다.
레지스터(140)는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 메모리 셀 어레이(150)의 액세스 가능 상태를 저장할 수 있다. 구체적으로, 레지스터(140)는 셀프 리프레쉬 모드 신호(PSELF)가 "하이" 레벨에서 "로우" 레벨로 천이하는 순간의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장할 수 있다.
셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 "하이" 레벨일 경우, 메모리 셀 어레이(150)에 액세스할 수 없음을 나타낸다. 반대로, 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 "로우" 레벨일 경우, 메모리 셀 어레이(150)에 액세스 가능하다는 것을 나타낸다. 레지스터(140)는 명령 디코더(110)의 레지스터 리드 명령(REG READ)에 응답하여, 저장하고 있는 데이터를 데이터 입출력 패드(DQ)를 통해 출력할 수 있다.
본 명세서에서는 레지스터(140)에 저장된 데이터가 출력될 수 있는 입출력 패드의 일 예로서, 데이터 입출력 패드(DQ)가 제시된다. 예컨대, 레지스터(140)에 저장된 데이터는 데이터 입출력 패드(DQ) 외에도, DRAM JEDEC 표준에서 정의되는 데이터 스트로브 패드(DQS) 또는 커맨드 및 어드레스 패리티 입력 패드(PAR) 등을 이용하여 출력될 수 있다.
본 명세서에 제시되는 데이터 입출력 패드(DQ)는 DRAM JEDEC 표준에서 정의되는 데이터 입출력 패드(DQ)만을 포함하는 것으로 제한적으로 해석되어서는 아니 되며, 데이터가 입출력될 수 있는 모든 패드들 또는 핀들을 포함하는 것으로 해석되어야 한다. 구체적으로, 본 명세서에서 언급되는 데이터 입출력 패드(DQ)는 데이터 스트로브 패드(DQS) 또는 커맨드 및 어드레스 패리티 입력 패드(PAR)를 포함하는 것으로 이해되어야 한다.
도 2은 셀프 리프레쉬 탈출 명령을 수신할 때 도 1의 휘발성 메모리 장치가 액세스 가능한 상태임을 나타내는 타이밍도이다.
도 2를 참조하면, 외부 클럭 신호(CLK), 명령(CMD), 명령 신호(CKE), 셀프 리프레쉬 모드 신호(PSELF), 셀프 리프레쉬 펄스 신호(POSC), 셀프 리프레쉬 제어 신호(PRFH), 셀프 리프레쉬 상태 신호(PRFHD), 비트라인들(BL/BLB), 및 레지스터 신호(REG)의 타이밍이 도시된다.
외부 클럭 신호(CLK)는 일정한 주기로 진동하는 신호일 수 있다. 외부 클럭 신호(CLK)는 메모리 컨트롤러로부터 휘발성 메모리 장치에 제공되는 신호일 수 있다. 명령 신호(CKE)는 "하이" 레벨에서 "로우" 레벨로 천이할 수 있고, 이 때, 다른 명령 신호들(CSB, RASB, CASB, WEB)에 따라 셀프 리프레쉬 진입 명령(SRE)이 디코딩될 수 있다. 셀프 리프레쉬 모드 신호(PSELF)는 셀프 리프레쉬 모드로 동작하고 있음을 나타내는 신호로서, 셀프 리프레쉬 진입 명령(SRE)에 응답하여 "하이" 레벨로 천이한다.
셀프 리프레쉬 펄스 신호(POSC)는 휘발성 메모리 장치의 내부 클럭에 의해 생성되는 신호로서, 제1 시간 주기(T1)마다 발생되는 펄스 신호일 수 있다. 제1 시간 주기(T1)는 리프레쉬 명령들 사이의 평균 시간(tREFI)과 같거나 이보다 짧을 수 있다.
셀프 리프레쉬 제어 신호(PRFH)는 셀프 리프레쉬 펄스 신호(POSC)의 상승 엣지에 응답하여 "하이" 레벨로 천이하고, 소정 시간 동안 "하이" 레벨을 유지한 후 디세이블되는 신호일 수 있다. 셀프 리프레쉬 제어 신호(PRFH)의 상승 에지에 응답하여, 워드라인이 인에이블되고, 셀프 리프레쉬 제어 신호(PRFH)의 하강 에지에 응답하여 워드라인이 디세이블될 수 있다. 워드라인이 디세이블되면 프리차지 동작이 수행될 수 있다.
비트라인들(BL/BLB)의 타이밍을 참조하면, 셀프 리프레쉬 제어 신호(PRFH)의 상승 에지에 응답하여 워드라인이 인에이블되면서 메모리 셀의 커패시터와 비트라인들 사이에 전하 공유가 시작된다. 전하 공유 단계 후에, 비트라인들 사이의 센스 앰프를 동작시켜 센싱 단계가 수행될 수 있다. 센싱 단계에서 비트라인들 사이의 전하 차이가 증폭될 수 있다. 셀프 리프레쉬 제어 신호(PRFH)의 하강 에지에 응답하여, 워드라인이 디세이블되고 프리차지 단계가 수행될 수 있다. 비트라인들(BL/BLB)의 타이밍도에 도시된 바와 같이, 셀프 리프레쉬 상태 신호(PRFHD)의 하강 에지 전에 비트라인들(BL 및 BLB)은 서로 동일 레벨로 된다.
셀프 리프레쉬 상태 신호(PRFHD)는 셀프 리프레쉬 펄스 신호(POSC)의 상승 엣지에 응답하여 "하이" 레벨로 천이하고, 제2 시간 주기(T2) 동안 "하이" 레벨을 유지한 후 디세이블되는 신호일 수 있다. 제2 시간 주기(T2)는 리프레쉬 사이클 시간(tRFC)과 같거나 이보다 클 수 있다. 셀프 리프레쉬 상태 신호(PRFHD)가 "하이" 레벨이라는 것은 워드라인이 인에이블되어 있거나 프리차지가 완료되지 않았기 때문에, 휘발성 메모리 장치가 액티브 동작을 수행할 수 없음을 나타낼 수 있다. 반대로, 셀프 리프레쉬 상태 신호(PRFHD)가 "하이" 레벨이라는 것은 휘발성 메모리 장치에 액세스 가능하다는 것을 나타낼 수 있다.
셀프 리프레쉬 진입 명령(SRE) 이후에는 외부 클럭 신호(CLK)가 사용되지 않기 때문에, 외부 클럭 신호(CLK)는 다른 주기로 진동할 수도 있고, 심지어 메모리 컨트롤러로부터 제공되지 않아도 된다. 다만, 셀프 리프레쉬 탈출 명령(SRX) 전에는 다시 일정한 주기로 진동하여야 한다.
명령 신호(CKE)는 "로우" 레벨에서 "하이" 레벨로 천이할 수 있으며, 그에 따라 셀프 리프레쉬 탈출 명령(SRX)이 디코딩될 수 있다. 셀프 리프레쉬 모드 신호(PSELF)는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 "로우" 레벨로 천이한다.
셀프 리프레쉬 모드 신호(PSELF)가 디세이블되면, 셀프 리프레쉬 펄스 신호(POSC)는 더 이상 발생되지 않으며, 그에 따라 셀프 리프레쉬 제어 신호(PRFH)와 셀프 리프레쉬 상태 신호(PRFHD)도 "로우" 레벨을 유지한다.
레지스터(140)는 셀프 리프레쉬 모드 신호(PSELF)의 하강 엣지에 응답하여, 셀프 리프레쉬 상태 신호(PRFHD)를 저장한다. 즉, 레지스터(140)는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장한다. 도 2에서, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점에 셀프 리프레쉬 상태 신호(PRFHD)는 "로우" 레벨이므로, 레지스터(140)는 "로우" 레벨의 데이터, 즉, 0을 저장할 수 있다. 레지스터(140)에 저장된 데이터는 레지스터 신호(REG)로 표시된다.
셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하기 전에 레지스터(140)에 저장된 데이터는 "하이" 레벨일 수도 있고, "로우" 레벨일 수도 있으며, 셀프 리프레쉬 모드 신호(PSELF)와 동일한 논리 레벨을 가질 수도 있다. 또한, 레지스터(140)의 종류에 따라, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하기 전에, 레지스터 신호(REG)는 "하이" 레벨도 아니고 "로우" 레벨도 아닌 상태, 즉, 하이-임피던스(Hi-Z) 상태일 수도 있다.
명령 신호들(CSB, RASB, CASB, WEB)에 따라 레지스터 리드 명령(REG READ)이 디코딩될 수 있으며, 휘발성 메모리 장치는 레지스터(140)에 저장된 데이터, 즉, 0을 출력할 수 있다.
도 3은 셀프 리프레쉬 탈출 명령을 수신할 때 도 1의 휘발성 메모리 장치가 액세스 불가능한 상태임을 나타내는 타이밍도이다.
도 3을 참조하면, 외부 클럭 신호(CLK), 명령(CMD), 명령 신호(CKE), 셀프 리프레쉬 모드 신호(PSELF), 셀프 리프레쉬 펄스 신호(POSC), 셀프 리프레쉬 제어 신호(PRFH), 셀프 리프레쉬 상태 신호(PRFHD), 비트라인들(BL/BLB), 및 레지스터 신호(REG)의 타이밍이 도시된다. 도 2의 타이밍도와 동일한 부분에 대해서는 반복하여 기술하지 않고, 차이가 나는 부분에 대해서만 기술한다.
도 3의 타이밍도와 도 2의 타이밍도를 함께 참조하면, 차이가 나는 부분은 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점에 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 "하이" 레벨이라는 것이다.
휘발성 메모리 장치가 셀프 리프레쉬 모드로 동작할 경우, 메모리 컨트롤러는 휘발성 메모리 장치의 상태를 알 수 없다. 셀프 리프레쉬 탈출 명령(SRX)에 의해 셀프 리프레쉬 모드 신호(PSELF)는 "로우" 레벨로 천이하게 된다. 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하게 되는 시점에, 전하 공유 단계나 센싱 단계가 수행되고 있거나, 프리차지 단계가 완료되기 전일 경우, 휘발성 메모리 장치는 데이터 유지를 위해 새로운 액티브 명령을 수행할 수 없다. 도 3에 도시된 바와 같이, 전하 공유 단계나 센싱 단계가 수행되고 있거나, 프리차지 단계가 완료되기 전이라는 것은 "하이" 레벨의 셀프 리프레쉬 상태 신호(PRFHD)에 의해 표시될 수 있다.
레지스터(140)는 셀프 리프레쉬 모드 신호(PSELF)의 하강 엣지에 응답하여, 셀프 리프레쉬 상태 신호(PRFHD)를 저장한다. 도 3에서, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점에 셀프 리프레쉬 상태 신호(PRFHD)는 "하이" 레벨이므로, 레지스터(140)는 "하이" 레벨의 데이터, 즉, 1을 저장할 수 있다. 명령 신호들(CSB, RASB, CASB, WEB)에 따라 레지스터 리드 명령(REG READ)이 디코딩될 수 있으며, 휘발성 메모리 장치는 레지스터(140)에 저장된 데이터, 즉, 1을 출력할 수 있다. 레지스터(140)로부터 출력되는 신호는 레지스터 신호(REG)로 표시된다.
도 4는 도 1의 휘발성 메모리 장치의 레지스터(140)의 예시적인 블록도이다.
도 4를 참조하면, 레지스터(140)는 제1 스위치(SW1), 버퍼(142) 및 제2 스위치(SW2)를 포함할 수 있다.
제1 스위치(SW1)는 셀프 리프레쉬 모드 신호(PSELF)의 제어 하에서 셀프 리프레쉬 상태 신호(PRFHD)를 버퍼(142)의 입력단에 제공할 수 있다.
버퍼(142)는 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장할 수 있으며, 도 4에 도시된 바와 같이 복수의 인버터로 구현될 수 있다.
제2 스위치(SW2)는 레지스터 리드 명령(REG READ)의 제어 하에서 버퍼(142)에 저장된 데이터를 데이터 입출력 패드(DQ)로 출력할 수 있다.
셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간에서, 제1 스위치(SW1)는 단락되며, 버퍼(142)에는 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 저장될 수 있다. 즉, 셀프 리프레쉬 상태 신호(PRFHD)가 "하이" 레벨로 천이하게 되면, 버퍼(142)에는 1이 저장되고, 셀프 리프레쉬 상태 신호(PRFHD)가 "로우" 레벨로 천이하게 되면, 버퍼(142)에는 0이 저장될 수 있다.
셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하게 되면, 제1 스위치(SW1)는 개방되며, 버퍼(142)는 제1 스위치(SW1)가 개방되기 직전의 데이터를 계속 저장한다. 그에 따라, 버퍼(142)는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장할 수 있다.
레지스터 리드 명령(REG READ)이 인에이블되면, 버퍼(142)에 저장된 데이터가 출력된다.
셀프 리프레쉬 모드 바 신호(PSELFB)는 셀프 리프레쉬 모드 신호(PSELF)의 반전 신호이고, 레지스터 리드 바 명령(REG READB)은 레지스터 리드 명령(REG READ)이 반전된 것이다.
도 5는 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 동작 흐름도이다.
도 5를 참조하면, 휘발성 메모리 장치는 메모리 컨트롤러로부터 셀프 리프레쉬 진입 명령(SRE)을 수신할 수 있다(S11). 휘발성 메모리 장치는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 내부 클럭을 이용하여 내부적으로 메모리 셀 어레이를 리프레쉬하는 셀프 리프레쉬 모드로 동작할 수 있다(S12).
휘발성 메모리 장치는 메모리 컨트롤러로부터 셀프 리프레쉬 탈출 명령(SRX)을 수신할 수 있다(S13). 휘발성 메모리 장치는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여, 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 레지스터(140)에 저장할 수 있다(S14).
휘발성 메모리 장치는 메모리 컨트롤러로부터 레지스터 리드 명령(REG READ)을 수신할 수 있다(S15). 휘발성 메모리 장치는 레지스터 리드 명령(REG READ)에 응답하여, 레지스터(140)에 저장된 데이터를 메모리 컨트롤러에 송신할 수 있다(S16).
휘발성 메모리 장치는 메모리 컨트롤러로부터 레지스터 유효 명령(valid command)을 수신할 수 있다(S17). 휘발성 메모리 장치는 상기 유효 명령에 따라 정상 모드로 동작할 수 있다(S18).
도 6은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치에 연결되는 메모리 컨트롤러의 동작 흐름도이다.
도 6을 참조하면, 메모리 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 진입 명령(SRE)을 송신할 수 있다(S21). 셀프 리프레쉬 진입 명령(SRE)을 수신한 휘발성 메모리 장치는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 내부 클럭을 이용하여 내부적으로 메모리 셀 어레이를 리프레쉬하는 셀프 리프레쉬 모드로 동작할 수 있다.
메모리 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 탈출 명령(SRX)을 송신할 수 있다(S22). 셀프 리프레쉬 탈출 명령(SRX)을 수신한 휘발성 메모리 장치는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여, 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 레지스터(140)에 저장할 수 있다.
메모리 컨트롤러는 휘발성 메모리 장치에 레지스터 리드 명령(REG READ)을 송신할 수 있다(S23). 레지스터 리드 명령(REG READ)을 수신한 휘발성 메모리 장치는 레지스터 리드 명령(REG READ)에 응답하여, 레지스터(140)에 저장된 데이터를 메모리 컨트롤러에 송신할 수 있다. 메모리 컨트롤러는 휘발성 메모리 장치로부터 레지스터(140)에 저장된 데이터를 수신할 수 있다(S24). 메모리 컨트롤러는 수신한 데이터의 논리 레벨을 판별할 수 있다(S25).
수신한 데이터의 논리 레벨이 "로우" 레벨이라면, 휘발성 메모리 장치는 액세스 가능 상태이므로, 메모리 컨트롤러는 휘발성 메모리 장치에 별도의 대기 시간 없이 유효 명령을 송신할 수 있다(S27). 수신한 데이터의 논리 레벨이 "로우" 레벨이라고 하더라도, 셀프 리프레쉬 탈출 명령(SRX)의 수신 직전에 셀프 리프레쉬 상태 신호(PRFHD)가 "로우" 레벨로 천이했을 수도 있기 때문에, 마진 시간이 문제될 수 있다. 그러나, 레지스터 리드 명령(REG READ)을 송신하고, 레지스터에 저장된 데이터를 수신하는데 소요되는 시간이 상기 마진 시간보다 길기 때문에, 메모리 컨트롤러는 "로우" 레벨의 데이터를 수신하자마자 휘발성 메모리 장치에 유효 명령을 송신할 수 있다.
그러나, 수신한 데이터의 논리 레벨이 "하이" 레벨이라면, 휘발성 메모리 장치는 액세스 가능 상태이므로, 메모리 컨트롤러는 제3 시간 주기만큼 대기할 수 있다(S26). 제3 시간 주기는 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)과 동일하거나 이보다 길 수 있다. 이 시간은 셀프 리프레쉬 탈출 명령(SRX)을 송신한 시점부터 기산될 수 있다. 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 시점부터 제3 시간 주기만큼 대기한 후에, 휘발성 메모리 장치에 유효 명령을 송신할 수 있다(S27).
전술한 바와 같이, 휘발성 메모리 장치가 액세스 가능 여부를 메모리 컨트롤러에 알려주지 않을 경우, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 후, 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)을 대기하여야만 한다. 그러나, 본 발명에 따를 경우, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 후, 레지스터 리드 명령(REG READ)을 통해 휘발성 메모리 장치의 액세스 가능 여부를 알 수 있다. 휘발성 메모리 장치가 액세스 가능 상태일 경우, 메모리 컨트롤러는 별도의 대기 시간 없이 휘발성 메모리 장치에 유효 명령을 송신함으로써, 대기 시간을 줄일 수 있다. 메모리 컨트롤러가 레지스터 리드 명령(REG READ)을 송신하고, 레지스터에 저장된 데이터를 수신하는데 걸리는 시간은 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)보다 짧기 때문이다.
도 7은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 개략적인 블록도이다.
도 7을 참조하면, 휘발성 메모리 장치(200)는 명령 디코더(210), 셀프 리프레쉬 회로부(220), 로우 디코더(230), 출력 버퍼(240), 메모리 셀 어레이(250) 및 데이터 입출력 패드(260)를 포함한다. 휘발성 메모리 장치(200)의 셀프 리프레쉬 회로부(220), 로우 디코더(230) 및 메모리 셀 어레이(250)는 도 1에 도시된 휘발성 메모리 장치(100)의 셀프 리프레쉬 회로부(120), 로우 디코더(130) 및 메모리 셀 어레이(150)와 동일하므로, 반복하여 설명하지 않는다.
명령 디코더(210)는 외부의 명령 신호들(CSB, RASB, CASB, WEB, CKE)로부터 셀프 리프레쉬 진입 명령(SRE), 및 셀프 리프레쉬 탈출 명령(SRX)을 디코딩할 수 있다. 예컨대, 명령 디코더(210)는 "로우" 레벨의 명령 신호들(CSB, RASB, CASB)이 "로우" 레벨이고 명령 신호(WEB)가 "하이"레벨인 상태에서 명령 신호(CKE)가 "하이" 레벨에서 "로우" 레벨로 천이하면, 셀프 리프레쉬 진입 명령(SRE)을 셀프 리프레쉬 회로부(220)에 제공할 수 있다. 명령 디코더(210)는 명령 신호(CKE)가 "로우" 레벨에서 "하이" 레벨로 천이하면, 셀프 리프레쉬 탈출 명령(SRX)을 셀프 리프레쉬 회로부(220)에 제공할 수 있다.
셀프 리프레쉬 회로부(220)는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 메모리 셀 어레이(250)를 내부적으로 리프레쉬하고, 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 메모리 셀 어레이(250)의 리프레쉬를 종료한다. 셀프 리프레쉬 회로부(220)는 도 9 및 도 10에 도시되는 다양한 내부 제어 신호들을 생성할 수 있다. 상기 내부 제어 신호들은 셀프 리프레쉬 모드 신호(PSELF), 셀프 리프레쉬 펄스 신호(POSC), 및 셀프 리프레쉬 상태 신호(PRFHD)를 포함할 수 있다.
셀프 리프레쉬 모드 신호(PSELF)는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 인에이블되고 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 디세이블되는 신호일 수 있다. 셀프 리프레쉬 펄스 신호(POSC)는 셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간 동안 제1 시간 주기(T1)마다 주기적으로 발생하는 펄스 신호일 수 있다. 제1 시간 주기(T1)는 리프레쉬 명령들 사이의 평균 시간(tREFI)과 같거나 이보다 짧을 수 있다.
셀프 리프레쉬 상태 신호(PRFHD)는 상기 셀프 리프레쉬 펄스 신호(POSC)에 응답하여 인에이블되고 제2 시간 주기(T2) 후에 디세이블될 수 있다. 제2 시간 주기(T2)는 리프레쉬 사이클 시간(tRFC)과 같거나 이보다 클 수 있다. 제2 시간 주기(T2) 내에, 메모리 셀 어레이의 워드라인이 인에이블되어 상기 워드라인에 연결된 메모리 셀들에 저장된 전하들이 감지 및 증폭되고, 상기 워드라인이 디세이블되고 비트라인 프리차지 동작이 수행된다.
출력 버퍼(240)는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여 메모리 셀 어레이(150)의 액세스 가능 상태를 데이터 입출력 패드(260)를 통해 출력할 수 있다. 구체적으로, 출력 버퍼(140)는 셀프 리프레쉬 모드 신호(PSELF)가 "하이" 레벨에서 "로우" 레벨로 천이하는 순간의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 출력할 수 있다.
데이터 입출력 패드(260)로부터 출력되는 데이터의 논리 레벨이 "하이" 레벨일 경우, 메모리 셀 어레이(150)는 액세스 가능 상태가 아님을 나타낸다. 반대로, 데이터 입출력 패드(260)로부터 출력되는 데이터의 논리 레벨이 "로우" 레벨일 경우, 메모리 셀 어레이(150)는 액세스 가능 상태라는 것을 나타낸다.
도 8는 도 7의 휘발성 메모리 장치의 출력 버퍼의 예시적인 블록도이다.
도 8을 참조하면, 출력 버퍼(240a)는 제3 스위치(SW3), 버퍼(242) 및 제4 스위치(SW4)를 포함할 수 있다.
제3 스위치(SW3)는 셀프 리프레쉬 모드 신호(PSELF)의 제어 하에서 셀프 리프레쉬 상태 신호(PRFHD)를 버퍼(242)의 입력단에 제공할 수 있다. 버퍼(242)는 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장할 수 있으며, 도 8에 도시된 바와 같이 복수의 인버터로 구현될 수 있다. 제4 스위치(SW4)는 셀프 리프레쉬 모드 신호(PSELF)의 제어 하에서 버퍼(242)에 저장된 데이터를 데이터 입출력 패드(DQ)로 출력할 수 있다. 제3 스위치(SW3)는 셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간에서 단락되지만, 제4 스위치(SW4)는 셀프 리프레쉬 모드 신호(PSELF)의 디세이블 구간에서 단락되므로, 제3 스위치(SW3)와 제4 스위치(SW4)는 서로 반대로 단락 및 개방된다.
셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간에서, 제3 스위치(SW3)는 단락되며, 버퍼(242)에는 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 저장될 수 있다. 즉, 셀프 리프레쉬 상태 신호(PRFHD)가 "하이" 레벨로 천이하게 되면, 버퍼(242)에는 1이 저장되고, 셀프 리프레쉬 상태 신호(PRFHD)가 "로우" 레벨로 천이하게 되면, 버퍼(242)에는 0이 저장될 수 있다. 제4 스위치(SW4)는 개방되므로, 데이터 입출력 패드(260)로부터 아무런 신호도 출력되지 않는다.
셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하게 되면, 제3 스위치(SW3)는 개방되며, 버퍼(242)는 제3 스위치(SW3)가 개방되기 직전의 데이터를 계속 저장한다. 그에 따라, 버퍼(242)는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장할 수 있다. 이와 동시에, 제4 스위치(SW4)는 단락되므로, 데이터 입출력 패드(260)는 버퍼(242)에 저장된 데이터를 출력한다. 즉, 데이터 입출력 패드(260)는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 출력한다. 데이터 입출력 패드(260)는 셀프 리프레쉬 모드 신호(PSELF)가 다시 "하이" 레벨로 천이하기 전까지는 동일한 데이터를 출력한다.
데이터 입출력 패드(260)는 셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간에서는 아무런 신호를 출력하지 않고, 셀프 리프레쉬 모드 신호(PSELF)가 디세이블된 후에만 신호를 출력하므로, 셀프 리프레쉬 모드로 동작하는 도중에도 데이터 입출력 패드를 통해 리프레쉬 동작 상태를 출력하는 경우보다, 전력 소모는 더욱 감소될 수 있다.
도 9 및 도 10은 도 8의 출력 버퍼를 갖는 도 7의 휘발성 메모리 장치의 타이밍도이다.
도 9 및 도 10을 참조하면, 외부 클럭 신호(CLK), 명령(CMD), 명령 신호(CKE), 셀프 리프레쉬 모드 신호(PSELF), 셀프 리프레쉬 펄스 신호(POSC), 셀프 리프레쉬 제어 신호(PRFH), 셀프 리프레쉬 상태 신호(PRFHD), 비트라인들(BL/BLB), 및 데이터 입출력 패드(DQ PAD)의 타이밍이 도시된다. 도 9 및 도 10에 도시된 타이밍 도는 레지스터 리드 명령(REG READ)이 없고 레지스터 신호(REG) 대신에 데이터 입출력 패드(DQ PAD)의 타이밍이 포함되어 있다는 점을 제외하고 도 2 및 도 3에 도시된 타이밍 도와 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.
전술한 바와 같이, 도 8의 출력 버퍼는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 저장한다.
도 9에 도시된 바와 같이, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점에 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨은 "로우" 레벨일 수 있다. 이 경우, 데이터 입출력 패드(DQ PAD)로부터 출력되는 신호는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 시점 이후에는, "로우" 레벨의 신호를 출력한다.
또한, 도 10에 도시된 바와 같이, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점에 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 "하이" 레벨일 수 있다. 이 경우, 데이터 입출력 패드(DQ PAD)로부터 출력되는 신호는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 시점 이후에는, "하이" 레벨의 신호를 출력한다.
셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 시점 이전에, 데이터 입출력 패드(DQ PAD)로부터 출력되는 신호는 도 8의 출력 버퍼의 경우에 하이-임피던스(Hi-Z)의 출력을 갖는다. 그러나, 본 예로 한정되지 않으며, 출력 버퍼(240)는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 시점 이전에도 "로우" 레벨을 출력하거나 "하이" 레벨을 출력하도록 구성될 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 동작 흐름도이다.
도 11을 참조하면, 휘발성 메모리 장치는 메모리 컨트롤러로부터 셀프 리프레쉬 진입 명령(SRE)을 수신할 수 있다(S31). 휘발성 메모리 장치는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 내부 클럭을 이용하여 내부적으로 메모리 셀 어레이를 리프레쉬하는 셀프 리프레쉬 모드로 동작할 수 있다(S32).
휘발성 메모리 장치는 메모리 컨트롤러로부터 셀프 리프레쉬 탈출 명령(SRX)을 수신할 수 있다(S33). 휘발성 메모리 장치는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여, 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 출력 버퍼에 저장하고 데이터 입출력 패드를 통해 출력할 수 있다(S34).
휘발성 메모리 장치는 메모리 컨트롤러로부터 레지스터 유효 명령(valid command)을 수신할 수 있다(S35). 휘발성 메모리 장치는 상기 유효 명령에 따라 정상 모드로 동작할 수 있다(S36).
도 12는 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치에 연결되는 메모리 컨트롤러의 동작 흐름도이다.
도 12를 참조하면, 메모리 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 진입 명령(SRE)을 송신할 수 있다(S41). 셀프 리프레쉬 진입 명령(SRE)을 수신한 휘발성 메모리 장치는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 내부 클럭을 이용하여 내부적으로 메모리 셀 어레이를 리프레쉬하는 셀프 리프레쉬 모드로 동작할 수 있다.
메모리 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 탈출 명령(SRX)을 송신할 수 있다(S42). 셀프 리프레쉬 탈출 명령(SRX)을 수신한 휘발성 메모리 장치는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여, 셀프 리프레쉬 탈출 명령(SRX)을 수신한 시점의 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 데이터 입출력 패드를 통해 출력할 수 있다.
메모리 컨트롤러는 휘발성 메모리 장치로부터 출력되는 데이터를 수신할 수 있다(S43). 메모리 컨트롤러는 수신한 데이터의 논리 레벨을 판별할 수 있다(S44).
수신한 데이터의 논리 레벨이 "로우" 레벨이라면, 휘발성 메모리 장치는 액세스 가능 상태이므로, 메모리 컨트롤러는 휘발성 메모리 장치에 별도의 대기 시간 없이 유효 명령을 송신할 수 있다(S46). 수신한 데이터의 논리 레벨이 "로우" 레벨이라고 하더라도, 셀프 리프레쉬 탈출 명령(SRX)의 수신 직전에 셀프 리프레쉬 상태 신호(PRFHD)가 "로우" 레벨로 천이했을 수도 있기 때문에, 메모리 컨트롤러는 마진 시간, 예컨대, 10㎱만큼 대기한 후에 유효 명령을 송신할 수도 있다.
수신한 데이터의 논리 레벨이 "하이" 레벨이라면, 휘발성 메모리 장치는 액세스 가능 상태이므로, 메모리 컨트롤러는 제3 시간 주기만큼 대기할 수 있다(S45). 제3 시간 주기는 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)과 동일하거나 이보다 길 수 있다. 이 시간은 셀프 리프레쉬 탈출 명령(SRX)을 송신한 시점부터 기산될 수 있다. 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 시점부터 제3 시간 주기만큼 대기한 후에, 휘발성 메모리 장치에 유효 명령을 송신할 수 있다(S46).
전술한 바와 같이, 휘발성 메모리 장치가 액세스 가능 여부를 메모리 컨트롤러에 알려주지 않을 경우, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 후, 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)을 대기하여야만 한다. 그러나, 본 발명에 따를 경우, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 후, 휘발성 메모리 장치가 제공하는 신호를 통해 액세스 가능 여부를 알 수 있다. 휘발성 메모리 장치가 액세스 가능 상태일 경우, 메모리 컨트롤러는 별도의 대기 시간 없이 휘발성 메모리 장치에 유효 명령을 송신하거나, 오직 마진 시간만큼만 대기한 후에 유효 명령을 송신할 수 있다. 따라서, 평균적인 대기 시간은 현저하게 감소될 수 있다.
도 13은 도 7의 휘발성 메모리 장치의 출력 버퍼의 예시적인 다른 블록도이다.
도 13을 참조하면, 출력 버퍼(240b)는 버퍼(242) 및 제5 스위치(SW5)를 포함할 수 있다.
버퍼(242)는 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 계속 저장할 수 있으며, 도 13에 도시된 바와 같이 복수의 인버터로 구현될 수 있다. 제5 스위치(SW5)는 셀프 리프레쉬 모드 신호(PSELF)의 제어 하에서 버퍼(242)에 저장된 데이터를 데이터 입출력 패드(DQ)로 출력할 수 있다. 제5 스위치(SW5)는 셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간에서 개방되고, 셀프 리프레쉬 모드 신호(PSELF)의 디세이블 구간에서 단락된다.
셀프 리프레쉬 모드 신호(PSELF)의 인에이블 구간에서 제5 스위치(SW5)는 개방되므로, 데이터 입출력 패드(260)로부터 아무런 신호도 출력되지 않는다
셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하게 되면, 제5 스위치(SW5)는 단락되며, 데이터 입출력 패드(260)는 버퍼(242)를 통해 전달된 셀프 리프레쉬 상태 신호(PRFHD)를 출력한다. 버퍼(242)는 지연기로 동작할 수 있다.
셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 이후에, 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 변경되면, 데이터 입출력 패드(260)로부터 출력되는 신호의 논리 레벨도 변경된다. 즉, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 이후에, 셀프 리프레쉬 상태 신호(PRFHD)도 "로우" 레벨로 천이할 경우, 데이터 입출력 패드(260)는 셀프 리프레쉬 상태 신호(PRFHD)의 하강 에지에 대응하는 하강 에지를 갖는 신호를 출력할 수 있다.
도 14는 도 13의 출력 버퍼를 갖는 도 7의 휘발성 메모리 장치의 타이밍도이다.
도 14를 참조하면, 외부 클럭 신호(CLK), 명령(CMD), 명령 신호(CKE), 셀프 리프레쉬 모드 신호(PSELF), 셀프 리프레쉬 펄스 신호(POSC), 셀프 리프레쉬 제어 신호(PRFH), 셀프 리프레쉬 상태 신호(PRFHD), 비트라인들(BL/BLB), 및 데이터 입출력 패드(DQ PAD)의 타이밍이 도시된다. 도 14에 도시된 타이밍 도는 데이터 입출력 패드(DQ PAD)의 출력 신호가 다르다는 점을 제외하고 도 10에 도시된 타이밍 도와 동일하다. 동일한 부분에 대해서는 반복하여 설명하지 않는다.
전술한 바와 같이, 도 8의 출력 버퍼는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점 이후의 셀프 리프레쉬 상태 신호(PRFHD)를 출력한다.
도 14에 도시된 바와 같이, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이하는 시점에 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨이 "하이" 레벨일 수 있다. 그리고, 셀프 리프레쉬 상태 신호(PRFHD)는 비트라인의 프리차지가 완료되면 "로우" 레벨로 천이할 수 있다. 이 경우, 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 후에, 데이터 입출력 패드(DQ PAD)는 셀프 리프레쉬 상태 신호(PRFHD)와 동일한 신호를 출력한다. 즉, 데이터 입출력 패드(DQ PAD)는 셀프 리프레쉬 모드 신호(PSELF)가 "로우" 레벨로 천이한 시점에는 셀프 리프레쉬 상태 신호(PRFHD)와 동일하게 "하이" 레벨을 출력하지만, 셀프 리프레쉬 상태 신호(PRFHD)가 "로우" 레벨로 천이하면, 데이터 입출력 패드(DQ PAD)도 "로우" 레벨의 신호를 출력한다.
도 15는 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치의 동작 흐름도이다.
도 15를 참조하면, 휘발성 메모리 장치는 메모리 컨트롤러로부터 셀프 리프레쉬 진입 명령(SRE)을 수신할 수 있다(S51). 휘발성 메모리 장치는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 내부 클럭을 이용하여 내부적으로 메모리 셀 어레이를 리프레쉬하는 셀프 리프레쉬 모드로 동작할 수 있다(S52).
휘발성 메모리 장치는 메모리 컨트롤러로부터 셀프 리프레쉬 탈출 명령(SRX)을 수신할 수 있다(S53). 휘발성 메모리 장치는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여, 셀프 리프레쉬 탈출 명령(SRX)을 수신한 후의 셀프 리프레쉬 상태 신호(PRFHD)를 데이터 입출력 패드를 통해 실시간으로 출력할 수 있다(S54).
휘발성 메모리 장치는 메모리 컨트롤러로부터 레지스터 유효 명령(valid command)을 수신할 수 있다(S55). 휘발성 메모리 장치는 상기 유효 명령에 따라 정상 모드로 동작할 수 있다(S56).
도 16은 본 발명의 다양한 실시예들에 따른 휘발성 메모리 장치에 연결되는 메모리 컨트롤러의 동작 흐름도이다.
도 16을 참조하면, 메모리 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 진입 명령(SRE)을 송신할 수 있다(S61). 셀프 리프레쉬 진입 명령(SRE)을 수신한 휘발성 메모리 장치는 셀프 리프레쉬 진입 명령(SRE)에 응답하여 내부 클럭을 이용하여 내부적으로 메모리 셀 어레이를 리프레쉬하는 셀프 리프레쉬 모드로 동작할 수 있다.
메모리 컨트롤러는 휘발성 메모리 장치에 셀프 리프레쉬 탈출 명령(SRX)을 송신할 수 있다(S62). 셀프 리프레쉬 탈출 명령(SRX)을 수신한 휘발성 메모리 장치는 셀프 리프레쉬 탈출 명령(SRX)에 응답하여, 셀프 리프레쉬 탈출 명령(SRX)을 수신한 후의 셀프 리프레쉬 상태 신호(PRFHD)를 데이터 입출력 패드를 통해 실시간으로 출력할 수 있다.
메모리 컨트롤러는 휘발성 메모리 장치로부터 출력되는 셀프 리프레쉬 상태 신호(PRFHD)를 수신할 수 있다(S63). 메모리 컨트롤러는 수신한 셀프 리프레쉬 상태 신호(PRFHD)의 논리 레벨을 판별할 수 있다(S64).
수신한 신호의 논리 레벨이 "로우" 레벨이라면, 휘발성 메모리 장치는 액세스 가능 상태이므로, 메모리 컨트롤러는 휘발성 메모리 장치에 유효 명령을 송신할 수 있다(S65). 다른 예에 따르면, 메모리 컨트롤러는 마진 시간, 예컨대, 10㎱만큼 대기한 후에 유효 명령을 송신할 수도 있다.
수신한 신호의 논리 레벨이 "하이" 레벨이라면, 휘발성 메모리 장치는 액세스 가능 상태이므로, 수신한 신호의 논리 레벨이 "로우" 레벨로 떨어지는 것을 감지하기 위해, 단계(S63)로 회귀한다. 메모리 컨트롤러는 수신한 신호의 논리 레벨이 "로우" 레벨로 될 때까지 단계들(S63 및 S64)을 반복한다. 수신한 신호의 논리 레벨이 "로우" 레벨로 떨어지면, 메모리 컨트롤러는 단계(S65)로 진행한다.
전술한 바와 같이, 휘발성 메모리 장치가 액세스 가능 여부를 메모리 컨트롤러에 알려주지 않을 경우, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 후, 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)을 대기하여야만 한다. 그러나, 본 발명에 따를 경우, 메모리 컨트롤러는 셀프 리프레쉬 탈출 명령(SRX)을 송신한 후, 휘발성 메모리 장치는 액세스 가능 상태를 실시간으로 알 수 있다. 휘발성 메모리 장치가 액세스 가능 상태일 경우, 메모리 컨트롤러는 별도의 대기 시간 없이 휘발성 메모리 장치에 유효 명령을 송신하거나, 오직 마진 시간만큼만 대기한 후에 유효 명령을 송신할 수 있다. 휘발성 메모리 장치가 액세스 불가능 상태라고 하더라도, 메모리 컨트롤러는 휘발성 메모리 장치가 액세스 가능 상태가 되는 것을 실시간으로 감지할 수 있기 때문에, 대기 시간을 최소화할 수 있다. 따라서, 평균적인 대기 시간은 현저하게 감소될 수 있다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 17을 참조하면, 메모리 시스템(1700)은 메모리 모듈(1710) 및 메모리 콘트롤러(1720)을 포함할 수 있다. 메모리 모듈(1710)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1730)를 장착할 수 있다. 반도체 메모리 장치(1730)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1730)는 복수의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1731)과 하나 이상의 슬레이브 칩(1732)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV, Through Silicon Via)를 통하여 수행될 수 있다.
마스터 칩(1731)은 본 발명의 실시예들에 따른 셀프 리프레쉬 동작을 수행할 수 있다. 마스터 칩(1731)은 도 1의 휘발성 메모리 장치(100) 또는 도 7의 휘발성 메모리 장치(200)를 포함할 수 있다. 휘발성 메모리 장치(100)는 메모리 셀 어레이, 명령 디코더, 셀프 리프레쉬 회로부, 및 레지스터를 포함할 수 있다. 메모리 셀 어레이에는 데이터가 저장될 수 있다. 명령 디코더는 외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 탈출 명령, 및 레지스터 리드 명령을 디코딩할 수 있다. 셀프 리프레쉬 회로부는 상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬할 수 있다. 레지스터는 상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 저장할 수 있다. 상기 레지스터 리드 명령에 응답하여 상기 레지스터에 저장된 상기 메모리 셀 어레이의 액세스 가능 상태가 출력될 수 있다.
휘발성 메모리 장치(200)는 메모리 셀 어레이, 명령 디코더, 셀프 리프레쉬 회로부, 및 출력 버퍼를 포함할 수 있다. 메모리 셀 어레이에는 데이터가 저장될 수 있다. 명령 디코더는 외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 탈출 명령, 및 레지스터 리드 명령을 디코딩할 수 있다. 셀프 리프레쉬 회로부는 상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬할 수 있다. 상기 출력 버퍼는 상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 출력할 수 있다.
메모리 모듈(1710)은 시스템 버스를 통해 메모리 콘트롤러(1720)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1710)과 메모리 콘트롤러(1720) 사이에서 송수신될 수 있다.
메모리 장치 장치(1730)는 도 5, 도 11 및 도 15에 도시된 동작 흐름도에 따라 동작할 수 있다. 메모리 컨트롤러(1720)는 도 6, 도 12 및 도 16에 도시된 동작 흐름도에 따라 동작할 수 있다.
도 18은 본 발명의 다양한 실시예들에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1800)에 본 발명의 휘발성 메모리 장치(100, 200)를 포함하는 램(1820)이 장착될 수 있다. 램(1820)에 포함될 수 있는 휘발성 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1820)은 앞선 실시예들 중 휘발성 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1820)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일 실시예에 따른 컴퓨팅 시스템(1800)은 중앙처리 장치(1810), 램(1820), 유저 인터페이스(1830)와 불휘발성 메모리(1840)를 포함하며, 이들 구성요소는 각각 버스(1850)에 전기적으로 연결되어 있다. 불휘발성 메모리(1840)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
컴퓨팅 시스템(1800)에서, 램(1820)은 본 발명의 실시예들에 따른 셀프 리프레쉬 동작을 수행할 수 있다. 본 발명의 실시예들에 따른 셀프 리프레쉬 동작은 메모리 컨트롤러로부터 셀프 리프레쉬 탈출 명령을 수신하면, 액세스 가능 상태를 메모리 컨트롤러에 알려주는 단계를 포함한다. 액세스 가능 상태를 알려주는 방법은 레지스터를 이용할 수도 있고, 데이터 입출력 패드를 이용할 수도 잇다.
본 발명에 따른 셀프 리프레쉬 동작은 올 뱅크(all bank) 셀프 리프레쉬와 부분적인 셀프 리프레쉬 모두에 적용될 수 있다. 또한, 상세한 설명 및 도면에서 신호의 인에이블은 "로우" 레벨에서 "하이" 레벨로 천이하였다는 것을 의미하고, 신호의 디세이블은 "하이" 레벨에서 "로우" 레벨로 천이하였다는 것을 의미한다. 상세한 설명과 도면에서 설명의 편이와 명확한 이해를 위해 어느 한 레벨로 가정하여 설명하였으나, 이는 오로지 예시적이며 본 발명을 한정하지 않는다. 또한, 청구항에서 "인에이블" 및 "디세이블"이라는 용어 및 "하이 레벨" 및 "로우 레벨"라는 용어를 사용하였지만, 본 발명의 권리 범위가 그러한 용어로 축소되는 것을 의도하지 않는다. 본 발명의 권리 범위는 균등론에 의하여 반대로 사용하는 경우를 포함할 것이다.
본 발명은 첨부된 도면들을 참조하여 앞에서 제시된 실시예들로 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.
100: 휘발성 메모리 장치
110: 명령 디코더
120: 셀프 리프레쉬 회로부
130: 로우 디코더
140: 레지스터
150: 메모리 셀 어레이
200: 휘발성 메모리 장치
210: 명령 디코더
220: 셀프 리프레쉬 회로부
230: 로우 디코더
240: 출력 버퍼
250: 메모리 셀 어레이
260: 데이터 입출력 패드

Claims (10)

  1. 데이터를 저장하는 메모리 셀 어레이;
    외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 셀프 리프레쉬 탈출 명령, 및 레지스터 리드 명령을 디코딩하는 명령 디코더;
    상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬하는 셀프 리프레쉬 회로부; 및
    상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 저장하는 레지스터를 포함하며,
    상기 레지스터 리드 명령에 응답하여 상기 레지스터에 저장된 상기 메모리 셀 어레이의 액세스 가능 상태가 출력되는 것을 특징으로 하는 휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 셀프 리프레쉬 회로부는, 상기 셀프 리프레쉬 진입 명령에 응답하여 인에이블되고 상기 셀프 리프레쉬 탈출 명령에 응답하여 디세이블되는 셀프 리프레쉬 모드 신호, 상기 셀프 리프레쉬 모드 신호의 인에이블 구간 동안 제1 시간 주기마다 주기적으로 발생하는 셀프 리프레쉬 펄스 신호, 및 상기 셀프 리프레쉬 펄스 신호에 응답하여 인에이블되고 제2 시간 주기 후에 디세이블되는 셀프 리프레쉬 상태 신호를 생성하며,
    상기 레지스터는 상기 셀프 리프레쉬 모드 신호가 디세이블될 때의 상기 셀프 리프레쉬 상태 신호의 논리 레벨을 저장하는 것을 특징으로 하는 휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 시간 주기는 리프레쉬 명령들 사이의 평균 시간(tREFI)이고,
    상기 제2 시간 주기는 리프레쉬 사이클 시간(tRFC)인 것을 특징으로 하는 휘발성 메모리 장치.
  4. 제1 항의 휘발성 메모리 장치에 연결되는 메모리 컨트롤러로서,
    상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신한 후, 상기 레지스터 리드 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신하고, 상기 휘발성 메모리 장치로부터 상기 휘발성 메모리 장치의 상기 레지스터에 저장된 데이터를 수신하고, 수신된 상기 데이터의 논리 레벨에 따라 상기 데이터를 수신한 후 바로 유효 명령에 대응하는 명령 신호를 송신하거나 제3 시간 주기 동안 대기한 후 유효 명령에 대응하는 명령 신호를 송신하도록 구성되는 메모리 컨트롤러.
  5. 제4 항에 있어서,
    상기 제3 시간 주기는 셀프 리프레쉬 탈출 후 다음 유효 명령까지의 지연 시간(tXSR)이고,
    수신된 상기 데이터의 논리 레벨이 하이 레벨인 경우, 상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 송신한 후 상기 제3 시간 주기가 흐른 후에 상기 유효 명령에 대응하는 명령 신호를 송신하도록 구성되는 것을 특징으로 하는 메모리 컨트롤러.
  6. 데이터를 저장하는 메모리 셀 어레이;
    외부의 명령 신호들로부터 셀프 리프레쉬 진입 명령, 및 셀프 리프레쉬 탈출 명령을 디코딩하는 명령 디코더;
    상기 셀프 리프레쉬 진입 명령에 응답하여 상기 셀프 리프레쉬 탈출 명령이 수신될 때까지 상기 메모리 셀 어레이를 내부적으로 리프레쉬하는 셀프 리프레쉬 회로부; 및
    상기 셀프 리프레쉬 탈출 명령에 응답하여 상기 메모리 셀 어레이의 액세스 가능 상태를 나타내는 셀프 리프레쉬 상태 신호를 출력하는 출력 버퍼를 포함하고,
    상기 셀프 리프레쉬 상태 신호의 논리 레벨에 기초하여 상기 메모리 셀 어레이의 액세스가 즉시 가능한지 또는 소정의 지연 시간 후에 가능한지를 출력하도록 구성되는 휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 셀프 리프레쉬 회로부는, 상기 셀프 리프레쉬 진입 명령에 응답하여 인에이블되고 상기 셀프 리프레쉬 탈출 명령에 응답하여 디세이블되는 셀프 리프레쉬 모드 신호, 상기 셀프 리프레쉬 모드 신호의 인에이블 구간 동안 제1 시간 주기마다 주기적으로 발생하는 셀프 리프레쉬 펄스 신호, 및 상기 셀프 리프레쉬 상태 신호를 생성하며,
    상기 출력 버퍼는 상기 셀프 리프레쉬 모드 신호가 디세이블되는 시점의 상기 셀프 리프레쉬 상태 신호의 논리 레벨을 출력하고,
    상기 셀프 리프레쉬 상태 신호는 상기 셀프 리프레쉬 펄스 신호에 응답하여 인에이블되고 제2 시간 주기 후에 디세이블되는 것을 특징으로 하는 휘발성 메모리 장치.
  8. 제6 항에 있어서,
    상기 셀프 리프레쉬 회로부는, 상기 셀프 리프레쉬 진입 명령에 응답하여 인에이블되고 상기 셀프 리프레쉬 탈출 명령에 응답하여 디세이블되는 셀프 리프레쉬 모드 신호, 상기 셀프 리프레쉬 모드 신호의 인에이블 구간 동안 제1 시간 주기마다 주기적으로 발생하는 셀프 리프레쉬 펄스 신호, 및 상기 셀프 리프레쉬 상태 신호를 생성하며,
    상기 출력 버퍼는 상기 셀프 리프레쉬 모드 신호가 디세이블된 후의 상기 셀프 리프레쉬 상태 신호를 출력하고,
    상기 셀프 리프레쉬 상태 신호는 상기 셀프 리프레쉬 펄스 신호에 응답하여 인에이블되고 제2 시간 주기 후에 디세이블되는 것을 특징으로 하는 휘발성 메모리 장치.
  9. 제8 항의 휘발성 메모리 장치에 연결되는 메모리 컨트롤러로서,
    상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신한 후, 상기 휘발성 메모리 장치로부터 상기 휘발성 메모리 장치의 상기 출력 버퍼로부터 출력되는 상기 셀프 리프레쉬 상태 신호를 수신하고, 수신한 상기 셀프 리프레쉬 상태 신호의 논리 레벨이 로우 레벨이면 바로 유효 명령에 대응하는 명령 신호를 송신하고, 수신한 상기 셀프 리프레쉬 상태 신호의 논리 레벨이 하이 레벨이면 수신한 상기 셀프 리프레쉬 상태 신호가 로우 레벨로 천이할 때까지 대기한 후 유효 명령에 대응하는 명령 신호를 송신하도록 구성되는 메모리 컨트롤러.
  10. 제6 항의 휘발성 메모리 장치에 연결되는 메모리 컨트롤러로서,
    상기 셀프 리프레쉬 탈출 명령에 대응하는 명령 신호를 상기 휘발성 메모리 장치에 송신한 후, 상기 휘발성 메모리 장치로부터 상기 휘발성 메모리 장치의 상기 출력 버퍼로부터 출력되는 데이터를 수신하고, 수신된 상기 데이터의 논리 레벨에 따라 바로 유효 명령에 대응하는 명령 신호를 송신하거나 제3 시간 주기 동안 대기한 후 유효 명령에 대응하는 명령 신호를 송신하도록 구성되는 메모리 컨트롤러.
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