KR100506057B1 - 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치 - Google Patents

부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치는, 메모리 어드레스의 하나 또는 그이상의 상위 어드레스 비트를 이용하여 복수의 부분으로 나누어진 메모리 영역의 각 부분에 매치되는 복수의 래치수단과, 상위 어드레스 비트를 디코딩하여 해당 래치수단을 선택하는 래치 선택 신호를 출력하는 디코딩 수단과, 메모리 어드레스의 하나 또는 그이상의 하위 어드레스 비트를 이용하여 래치수단을 리셋하는 초기화 신호를 출력하는 초기화 수단과, 외부 명령어 핀으로부터 입력된 외부 명령을 해석하여 해당하는 동작 신호를 발생하는 명령 해석 수단과, 상위 어드레스 비트에 해당하는 래치수단의 상태에 따라 상기 명령 해석 수단으로부터 출력된 동작 신호를 선택적으로 통과시켜 해당하는 메모리 영역의 부분에 대한 리프레시 동작을 결정하는 명령 통과 수단을 포함하여, 메모리를 복수 부분으로 나누고 각각 사용된 부분만 리프레시를 수행할 수 있기 때문에 리프레시 전류를 감소시킬 수 있다.

Description

부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치{Semiconductor memory device for performing partial array self refresh}
본 발명은 셀프 리프레시 기능을 수행하는 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 외부의 CPU 또는 칩셋으로부터 명령이 없이도 부분 어레이 셀프 리프레시 동작을 수행하여 반도체 메모리 장치는 저전력 동작할 수 있는 부분 어레이 셀프 리프레시 기능을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로 이동 장치(mobile application)의 사용이 증가함에 따라 저전력 메모리 장치를 사용해야 하는 필요성이 증가한다.
도 1은 종래 기술에 따른 저전력 128M DRAM의 EMRS(Extended Mode Register Set)의 사양을 나타낸 개념도이다.
부분 어레이 셀프 리프레시(Partial Array Self Refresh; PASR) 기능을 사용하기 위해서는 셀프 리프레시 시작(entry) 전에 적어도 한번의 EMRS 명령어를 통해 리프레시 되기 원하는 메모리 영역을 선택해야 한다. 즉, EMRS 명령어 중에서 A<0:2>의 조합으로 메모리 영역을 선택해야 한다.
또한, 유효한 데이터가 저장되는 곳이 항상 하위 어드레스부터 상위 어드레스로 순차적으로 저장된다고 가정하여, 부분 어레이의 영역 선택을 구분하였기 때문에 항상 하위 어드레스 영역은 셀프 리프레시 영역에 포함된다.
도 2는 상위 어드레스 영역(1)에만 유효한 데이터가 존재하는 경우를 나타낸 블록도이다.
따라서, 최상위 어드레스에(1)만 유효한 데이터가 존재할 경우에도 전체 메모리를 셀프 리프레시 영역으로 선택해야 하는 문제점이 있다.
즉, EMRS의 PASR 기능의 경우 선택할 수 있는 리프레시 영역들은, 최하위 어드레스를 기준으로 전체 메모리의 1/16, 1/8, 1/4, 1/2, 1 부분으로 결정되어 있기 때문에, 상위 어드레스에 해당하는 메모리 셀 어레이에만 유효한 데이터가 존재할 경우 어드레스 전체를 리프레시 영역으로 선택해야 하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 메모리를 상위 어드레스를 사용하여 여러 부분으로 나눈 후에 각각 사용된 부분만 리프레시를 수행하도록 하여 리프레시 전류를 감소시키는 것이다.
상기 목적을 달성하기 위한 본 발명의 부분 어레이 셀프 리프레시 기능을 수행하는 반도체 메모리 장치는,
메모리 어드레스의 하나 또는 그이상의 상위 어드레스 비트를 이용하여 복수의 부분으로 나누어진 메모리 영역의 각 부분에 매치되는 복수의 래치수단;
상기 상위 어드레스 비트를 디코딩하여 해당 래치수단을 선택하는 래치 선택 신호를 출력하는 디코딩 수단;
상기 메모리 어드레스의 하나 또는 그이상의 하위 어드레스 비트를 이용하여 상기 래치수단을 리셋하는 초기화 신호를 출력하는 초기화 수단;
외부 명령어 핀으로부터 입력된 외부 명령을 해석하여 해당하는 동작 신호를 발생하는 명령 해석 수단; 및
상기 상위 어드레스 비트에 해당하는 상기 래치수단의 상태에 따라 상기 명령 해석 수단으로부터 출력된 동작 신호를 선택적으로 통과시켜 해당하는 메모리 영역의 부분에 대한 리프레시 동작을 결정하는 명령 통과 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 더욱 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 부분 어레이 셀프 리프레시 기능을 수행하는 DRAM을 나타낸 블록도이다. 여기서는 128M DRAM을 예를 들어 설명한다.
DRAM은, 디코더부(11), 초기화부(12), 명령 해독부(13), 래치부 LAT0∼LAT15, 명령 통과부(14)를 포함하여 구성된다.
디코더부(11)는 상위 어드레스 비트 BA<0:1>, A<10:11>를 디코딩하여 해당 래치부를 선택하는 래치 선택 신호 ASEL<0:15>를 출력한다.
초기화부(12)는 파워업 신호 PWRUP가 입력되어 전원 초기화할 때와 외부 EMRS 명령이 입력될 때에 해당 래치부 LAT0∼LAT15를 리셋하는 초기화 신호 INIT<0:15>를 출력한다.
명령 해독부(13)는, 외부 명령어 핀으로부터 입력된 외부 제어신호 RASB, CASB, WEB를 해석하여 액티브 신호 ACT 또는 리프레시 신호 REF를 발생한다.
래치부 LAT0∼LAT15는 메모리 어드레스의 4개의 상위 비트 BA<0:1>, A<10:11>를 이용하여 메모리 영역을 16개 부분으로 나누고, 각 부분에 매치된다.
명령통과부(14)는 래치부 LAT0∼LAT15에 저장된 신호 LO<0:15> 및 상위 어드레스 BA<0:1>, A<10:11>를 이용하여 해당 영역의 최종 리프레시 신호 REFD를 인에이블 시키거나 해당 영역의 최종 리프레시 신호 REFD를 디스에이블 시킨다.
도 4는 도 3에 도시된 래치부를 초기화시키는 동작을 나타낸 동작 타이밍도이다.
먼저, 전원전압 VDD이 입력되어 일정 레벨이 되면, 파워업 신호 PWRUP가 하이 펄스를 발생한다.
파워업 신호 PWRUP의 하이 펄스는 모든 초기화 어드레스 INIT<0:15>가 하이 펄스를 발생하여, 모든 래치부 LAT0∼LAT15를 초기화시킨다.
한편, 반도체 메모리 장치가 동작 중에, 셀프 리프레시 영역을 변경하기 위해 외부에서 EMRS 명령이 입력되면, 하위 어드레스 A<0:2>를 디코딩하여 PASR 영역에 해당하는 래치부를 초기화 신호 INIT<0:15>를 이용하여 초기화시킨다. 여기서는, 하위 어드레스 A<0:2>가 (101)2인 경우 초기화부(12)에서 1/2 뱅크만 셀프 리프레시를 수행하라는 EMRS 명령에 따라 초기화 신호 INIT<0:15> 중에서 INIT<2:15>는 하이 레벨이 되어, 래치부 LAT0∼LAT15 중에서 하이 레벨의 초기화 신호 INIT<2:15>가 인가된 래치부 LAT2∼LAT15는 초기화되어, PASR 영역에 해당하지 않는 뱅크에서는 셀프 리프레시가 수행되지 않는다.
또한, 초기화 신호 INIT<0:15> 중에서 초기화 신호 INIT<0:1>는 로우 레벨이 되어, 래치부 LAT0∼LAT15 중에서 로우 레벨의 초기화 신호 INIT<0:1>가 인가된 래치부 LAT0∼LAT1는 리셋을 수행하지 않기 때문에, PASR 영역에 해당하는 뱅크에 대해 셀프 리프레시를 수행한다.
도 5는 도 3에 도시된 DRAM에서 액티브 명령이 입력된 경우의 동작을 나타낸 타이밍도이다.
외부로부터 액티브 명령이 입력되면 명령해독부(13)가 하이 펄스를 갖는 액티브 신호 ACT를 발생한다.
이때, 디코더부(11)는 상위 어드레스 BA<0:1>, A<10:11>를 디코딩하여 래치 선택 신호 ASEL<0:15>를 발생한다.
따라서, 액티브 신호 ACT 및 래치 선택 신호 ASEL<0:15>에 의해 선택된 래치부가 셋된다.
예를 들어, 상위 어드레스 BA<0:1> 및 A<10:11>가 모두 로우 레벨인 경우, 즉, BA<0:1>가 (00)2이고, A<10:11>가 (00)2인 경우, 디코더부(11)는 ASEL<0>만을 하이 레벨로 인에이블 시켜 해당하는 래치부 LAT<0>가 선택되어 액티브 신호 ACT에 의해 셋된다.
도 6a는 도 3에 도시된 DRAM에서 리프레시 동작을 수행하는 경우의 동작 타이밍도이다. 여기서는, 상위 어드레스 BA<0:1> 및 A<10:11>가 모두 로우 레벨인 경우, 즉, BA<0:1>가 (00)2이고, A<10:11>가 (00)2인 경우의 동작 타이밍도이다.
먼저, 외부로부터 오토 리프레시 명령 AREF(또는 셀프 리프레시 명령)이 입력되면, 명령해독부(13)는 하이 펄스를 갖는 리프레시 신호 REF를 발생한다.
최종 리프레시 신호 REFD의 레벨은 리프레시 되는 어드레스 영역을 선택하는 상위 어드레스 BA<0:1> 및 A<10:11>에 의해 선택된 래치부의 셋 또는 리셋 상태에 따라 결정된다.
여기서는, 상위 어드레스 BA<0:1> 및 A<10:11>가 모두 로우 레벨이므로, 래치부 LAT<0>가 선택되는데, 이때, 래치부 LAT<0>는 액티브 신호 ACT에 의해 이전에 셋되어 있었기 때문에, 명령통과부(14)는 리프레시 신호 REF의 하이 펄스를 통과시켜 최종 리프레시 신호 REFD는 하이 펄스를 갖는 신호로 출력된다.
도 6b는 도 3에 도시된 DRAM에서 리프레시 동작을 수행하는 경우의 동작 타이밍도이다. 여기서는, 상위 어드레스 BA<0:1> 및 A<10:11>가 모두 하이 레벨인 경우, 즉, BA<0:1>가 (11)2이고, A<10:11>가 (11)2인 경우의 동작 타이밍도이다.
먼저, 외부로부터 오토 리프레시 명령 AREF(또는 셀프 리프레시 명령)이 입력되면, 명령해독부(13)는 하이 펄스를 갖는 리프레시 신호 REF를 발생한다.
최종 리프레시 신호 REFD의 레벨은 리프레시 되는 어드레스 영역을 선택하는 상위 어드레스 BA<0:1> 및 A<10:11>에 의해 선택된 래치부의 셋 또는 리셋 상태에 따라 결정된다.
여기서는, 상위 어드레스 BA<0:1> 및 A<10:11>가 모두 하이 레벨이므로, 래치부 LAT<15>가 선택되는데, 래치부 LAT<15>는 액티브 신호 ACT에 의해 이전에 리셋되어 있었기 때문에, 명령통과부(13)는 리프레시 신호 REF의 하이 펄스를 막아서 최종 리프레시 신호 REFD는 로우 레벨을 유지한다.
따라서, 리셋되어 있는 래치부<15>에 해당하는 어드레스 영역은 리프레시 되지 않기 때문에 오토 리프레시 전류(또는 셀프 리프레시 전류)는 감소한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 PDA, 핸드폰 등의 저전력 장치에서 사용될 저전력 DRAM에 적용할 수 있는 PASR 기능을 외부 EMRS 명령 없이 사용하기 위한 것이기 때문에, 저전력 장치의 동작 시스템이 저전력 DRAM의 PASR 기능을 인식하지 못하는 경우에도 DRAM 자체적으로 PASR을 구현함으로써 리프레시 전류를 감소시켜 소비 전류를 줄일 수 있다. 즉, 본 발명의 DRAM은 메모리를 여러 부분으로 나누고 각각 사용된 부분만 리프레시 할 수 있기 때문에 리프레시 전류를 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 저전력 128M DRAM의 EMRS(Extended Mode Register Set)의 사양을 나타낸 개념도.
도 2는 상위 어드레스 영역에만 유효한 데이터가 존재하는 경우를 나타낸 블록도.
도 3은 본 발명에 따른 부분 어레이 셀프 리프레시 기능을 수행하는 DRAM을 나타낸 블록도.
도 4는 도 3에 도시된 래치부를 초기화시키는 동작을 나타낸 동작 타이밍도.
도 5는 도 3에 도시된 DRAM에서 액티브 명령이 입력된 경우의 동작을 나타낸 타이밍도.
도 6a 및 도 6b는 도 3에 도시된 DRAM에서 리프레시 동작을 수행하는 경우의 동작 타이밍도.

Claims (4)

  1. 메모리 어드레스의 하나 또는 그이상의 상위 어드레스 비트를 이용하여 복수의 부분으로 나누어진 메모리 영역의 각 부분에 매치되는 복수의 래치수단;
    상기 상위 어드레스 비트를 디코딩하여 해당 래치수단을 선택하는 래치 선택 신호를 출력하는 디코딩 수단;
    상기 메모리 어드레스의 하나 또는 그이상의 하위 어드레스 비트를 이용하여 상기 래치수단을 리셋하는 초기화 신호를 출력하는 초기화 수단;
    외부 명령어 핀으로부터 입력된 외부 명령을 해석하여 해당하는 동작 신호를 발생하는 명령 해석 수단; 및
    상기 상위 어드레스 비트에 해당하는 상기 래치수단의 상태에 따라 상기 명령 해석 수단으로부터 출력된 동작 신호를 선택적으로 통과시켜 해당하는 메모리 영역의 부분에 대한 리프레시 동작을 결정하는 명령 통과 수단을 포함하는 것을 특징으로 하는 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 초기화 수단은,
    전원전압이 인가되면 하이 펄스를 발생하는 파워업 신호가 입력되어 전원 초기화할 때에는 상기 모든 래치수단을 리셋하고,
    외부 EMRS(Extended Mode Register Set) 명령이 입력될 때에는 상기 상위 어드레스 비트에 해당하는 상기 래치수단만을 리셋하는 것을 특징으로 하는 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 명령 해석수단은,
    상기 외부 명령어 핀으로부터 액티브 명령이 입력된 경우, 액티브 신호를 발생하여 상기 래치 선택 신호에 의해 선택된 래치 수단을 셋시키고,
    상기 외부 명령어 핀으로부터 리프레시 명령이 입력된 경우, 리프레시 신호를 발생하는 것을 특징으로 하는 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 명령 통과수단은,
    상기 상위 어드레스 비트에 해당하는 래치수단의 상태가 셋인 경우, 상기 리프레시 신호를 통과시키고,
    상기 상위 어드레스 비트에 해당하는 래치수단의 상태가 리셋인 경우, 상기 리프레시 신호를 막는 것을 특징으로 하는 부분 어레이 셀프 리프레시를 수행하는 반도체 메모리 장치.
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