JP2001250378A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作及び低消費電力化を図りつつ、デー
タ保持状態でのリフレッシュ電流を低減させた半導体記
憶装置を提供する。 【解決手段】 ＤＲＡＭからなる第１記憶部と、ＳＲＡ
Ｍからなり複数のメモリブロックを持つ第２記憶部から
なり、上記第１記憶部において選択される１つのワード
線単位での記憶情報が第２記憶部の１つのメモリブロッ
クと間で一括して転送される半導体記憶装置において、
上記第１記憶部において情報保持時間が極端に短いメモ
リセルが存在するワード線のアドレスを記憶させる不揮
発性記憶回路と、上記半導体記憶装置がデータ保持モー
ドにされるとき、上記記憶されたアドレスにより上記第
１記憶部の記憶データを上記第２記憶部に転送し、極端
に短いメモリセルを無視した長い第１リフレッシュ周期
とし、通常のアクセスモードにされるとき、上記アドレ
スに基づいて上記第２記憶部の記憶データを上記第１記
憶部に転送し、上記極端に短い情報保持時間に対応して
設定された短いリフレッシュ周期とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にダイナミック型メモリセルで構成された記憶
部に対してスタティック型メモリセルで構成されたキャ
ッシュ領域を介して情報の書き込みと読み出しとを行な
うようにした半導体記憶装置のリフレッシュ技術に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】従来のダイナミック型ＲＡＭ（以下単に
ＤＲＡＭという）のセルフリフレツシユ電流値は容量が
増加につれて増大し例えば２５６ＭビットのＤＲＡＭで
は８００μＡ〜３ｍＡと大きい。これは容量（集積度）
の進歩に比較し、メモリセルの情報保持時間の実力が変
わっていないことが原因である。また、ダイナミック型
ＲＡＭの読み出し高速化と電流低減手法の１つとしてス
タティック型メモリセルで構成されたキャッシュ領域を
設けるものがある。

【発明が解決しようとする課題】ＤＲＡＭのバッテリー
バックアップ時にはセルフリフレッシュ電流が必要とな
る。従つて電池電源を用いる携帯機器ではＤＲＡＭのセ
ルフリフレツシュ電流低減が必須である。上記のように
ＤＲＡＭの読み出し高速化と電流低減の方法の１つとし
てキャツシュを搭載することが知られている。本願発明
者においては、上記キャッシュ領域は通常動作に使用さ
れているのみでありセルフリフレッシュ時には必要ない
ことに着目し、これを利用してＤＲＡＭ部のデータ保持
状態でのリフレッシュ電流を低減することを考えた。

【０００３】この発明の目的は、高速動作及び低消費電
力化を図りつつ、データ保持状態でのリフレッシュ電流
を低減させた半導体記憶装置を提供することにある。本
発明の前記ならびにそのほかの目的と新規な特徴は、本
発明書の記述および添付図面か明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、ダイナミック型メモリセルで
構成された第１記憶部と、スタティック型メモリセルで
構成され、複数のメモリブロックからなる第２記憶部か
らなり、上記第１記憶部において選択される１つのワー
ド線単位での記憶情報が第２記憶部の１つのメモリブロ
ックと間で一括して転送される半導体記憶装置におい
て、上記第１記憶部において情報保持時間が極端に短い
メモリセルが存在するワード線のアドレスを記憶させる
不揮発性記憶回路と、上記半導体記憶装置がデータ保持
モードにされるとき、上記不揮発性記憶回路に記憶され
たアドレスに基づいて上記第１記憶部の記憶データを上
記第２記憶部に転送し、上記極端に短い情報保持時間を
無視して設定された第１リフレッシュ周期により上記第
１記憶部のリフシュッシュ動作を実施し、上記半導体記
憶装置が通常のアクセスモードにされるとき、上記上記
不揮発性記憶回路に記憶されたアドレスに基づいて上記
第２記憶部の記憶データを上記第１記憶部に転送し、上
記極端に短い情報保持時間に対応して設定された第２リ
フレッシュ周期により上記第１記憶部のリフシュッシュ
動作を実施する自動リフレッシュ回路とを設ける。

【０００５】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、単結晶シリコン等のような１個の半導体
基板上において形成される。

【０００６】この実施例の半導体記憶装置は、ダイナミ
ック型メモリセルを用いて構成された第１記憶部ＤＲＡ
Ｍと、スタティック型メモリセルを用いて構成された第
２記憶部ＳＲＡＭから構成される。つまり、上記第２記
憶部ＳＲＡＭは、第１記憶部ＤＲＡＭのキャッシュメモ
リとして用いられ、データの書き込みと読み出し動作
は、上記第２記憶部ＳＲＡＭを介して行なわれるように
される。制御回路ＣＯＮＴは、アドレス端子Ａ、制御端
子及びデータ端子Ｄが設けられ、かかる外部端子を介し
てアドレス信号、制御信号の入力と書き込みデータと読
み出しデータの入出力とが行なわれる。

【０００７】第１記憶部ＤＲＡＭは、特に制限されない
が、階層ワード線方式とされ、ＸデコーダＸＤＥＣによ
りメインワード線と、かかるメインワード線方向に設け
られるメモリセルを複数個に分割し、かかる分割された
メモリセルに対応してサブワード線が設けられる。これ
により、Ｘデコーダでは、メインワード線選択信号とサ
ブワード線選択信号とを形成し、１つのサブワード線の
選択動作を行なわせるようにする。

【０００８】第２記憶部ＳＲＡＭは、上記１つのサブワ
ード線に対応したメモリブロック（チャネル）を複数個
有するものであり、かかるメモリブロックと上記第１記
憶部の選択されたサブワード線に接続されたメモリセル
との間では第１記憶部のマルチプレクサＭＰＸを介して
一括してデータ転送が行なわれる。第２記憶部ＳＲＡＭ
と制御回路ＣＯＮＴとの間には、選択回路ＳＥＬが設け
られており、データ端子Ｄから入出力されるデータ幅に
対応して、上記メモリブロックの中から上記データ幅に
対応した記憶情報を入出力する。

【０００９】例えば、上記第１記憶部ＤＲＡＭのサブワ
ード線に１０２４個（ビット）のメモリセルが接続され
る場合、第２記憶部ＳＲＡＭの１つのメモリブロックも
それに対応して１０２４個のメモリセルが設けられ、デ
ータ端子Ｄにより１６ビットの単位でリード／ライトが
行なわれるときには、上記メモリブロックのメモリセル
が６４分割されて上記１６ビット分のメモリセルの選択
が行なわれる。したがって、上記選択回路ＳＥＬは、上
記複数のメモリブロックの選択と、選択されたメモリブ
ロックの中から上記１６ビットのデータを選択する。制
御回路ＣＯＮＴは、制御端子Ｃとアドレス端子Ａから入
力された信号に応じて上記第１記憶部と第２記憶部との
間のデータ一括転送制御動作を行なう。

【００１０】この実施例では、第１記憶部ＤＲＡＭは、
常にサブワード線の単位での第２記憶部ＳＲＡＭとの間
でデータの入出力が行なわれるものであり、外部とのデ
ータの入出力は第２記憶部ＳＲＡＭが受け持つこととな
って、動作の高速化が図られるとともに、第１記憶部Ｄ
ＲＡＭのメモリアクセス回数が大幅に低減し、その動作
の大半はリフレッシュのための動作となって消費電力を
大幅に低減させることができる。

【００１１】この実施例では、特に制限されないが、上
記制御回路ＣＯＮＴに自動リレッシュ回路（ＲＦＣ）が
内蔵される。この自動リフレッシュ回路（ＲＦＣ）は、
半導体記憶装置がデータ保持モード（バッテリーバック
アップモード）にされると上記制御回路ＣＯＮＴによる
第１記憶部ＤＲＡＭと第２記憶部ＳＲＡＭとの間でのデ
ータ転送動作及び第２記憶部の複数のメモリブロックを
利用して、リフレッシュ周期を長くするような動作を行
なうものである。

【００１２】このようなデータ保持モードでのリフレッ
シュの周期の変更を行なうために、ヒューズ等の不揮発
性記憶回路ＲＯＭからなるアドレステーブルが設けられ
る。このアドレステーブルには、上記第１記憶部のメモ
リセルのうち、極端に情報保持時間の短いメモリセルが
存在するワード線のアドレスが書き込まれる。

【００１３】ダイナミック型メモリセルの情報保持時間
（リテンション時間）は、プロセスバラツキ等により一
定の幅で分布しているが、ＭＯＳＦＥＴのゲート絶縁膜
不良やＰＮ接合不良等によって極端に情報保持時間の短
いものが極く少数存在する傾向にある。この場合、上記
最も短い情報保持時間に合わせてリフレッシュ周期を設
定するために前記のように消費電流が比較的大きくな
る。上記のように極端に情報保持時間の短いもが存在す
るチップを不良としてしまうと、製品歩留りが大幅に低
減してしまうので現実的ではない。

【００１４】この実施例ではキャッシュとしてのＳＲＡ
Ｍが存在すること、及びこれらのキャッシュＳＲＡＭは
メモリアクセス時の動作の高速化のために設けられたも
のであって、リードやライトのようなメモリアクセスを
行なわないようなデータ保持状態あるいはバッテリーバ
ックアップ時には使用しないことに着目し、リフレッシ
ュ動作を必要とする第１記憶部ＤＲＡＭと上記キャッシ
ュメモリとして動作する第２記憶部ＳＲＡＭとの間で
は、ワード線単位で一括してデータ転送が高速に行なわ
れることを利用し、上記のように極端に情報保持時間の
短いメモリセルが存在するワード線のデータを、一括し
て第２記憶部ＳＲＡＭに転送してデータ保持動作を行な
わせることにより、上記のように極端に短い情報保持時
間しか持たないメモリセルを無視し、上記連続的に分布
しているメモリセルの情報保持時間のうち最も短いもの
に対応したリフレッシュ周期によりデータ保持状態での
自動リフレッシュ動作を行なわせるようにするものであ
る。

【００１５】図２ないし図４には、この発明に係る半導
体記憶装置のデータ保持状態での自動リフレッシュ動作
を説明するための概略ブロック図が示されている。図２
に示すように、プローブ検査によって、第１記憶部ＤＲ
ＡＭのメモリセルのデータ保持時間が判定され、極端に
データ保持時間の短いものが存在するワード線のアドレ
スが不揮発性記憶回路ＲＯＭに記憶される。つまり、ウ
エハ上でのメモリチップのプローブ検査によって、上記
情報保持時間が極端に短いものを選別し、かかるメモリ
セルが存在するワード線のアドレスをレーザー光線の照
射によるヒューズ手段の切断によって書き込むようにす
る。この実施例では、上記不揮発性記憶回路ＲＯＭには
ＡないしＥのような不良アドレスが記憶される。

【００１６】半導体記憶装置がデータ保持モードに設定
されると、前記制御回路ＣＯＮＴに設けられる自動リフ
レッシュ制御回路ＲＦＣは、上記不揮発性記憶回路ＲＯ
ＭのアドレスＡを読み取り、上記制御回路ＣＯＮＴによ
る前記のようなデータ転送回路を動作させて、上記アド
レスＡに対応したワード線の記憶情報を一括して第２記
憶部ＳＲＡＭの各チャネルに転送させる。不揮発性記憶
回路ＲＯＭの他のアドレスＢないしＥに対応して同様な
動作を行なうことにより、上記第２記憶部ＳＲＡＭの各
チャネルにはＡないしＢのアドレスに対応したワード線
の記憶情報が記憶される。

【００１７】図３に示すように、データ保持モードでは
前記制御回路ＣＯＮＴに設けられる自動リフレッシュ制
御回路ＲＦＣは、上記第１記憶部ＤＲＡＭに対するリフ
レッシュアドレスを一定の周期で発生させるが、このと
きのリフレッシュ周期は前記極端に短い情報保持時間の
メモリセルを無視し、前記のように一定の分布幅の中に
存在するメモリセルのうち最も短い情報保持時間のメモ
リセルに対応した周期によりリフレッシュ動作を行な
う。このようなリフレッシュ動作の結果、前記のように
極く短いメモリセルが存在するワード線の記憶エリアで
は、情報破壊が発生する。同図ではこのような情報破壊
が行なわれる記憶エリア（ワード線）をＡ→Ｘ・・・・
・・Ｅ→Ｘのように表現している。

【００１８】一般的に上記のような一定の分布幅での決
められるリフレッシュ周期に対して、前記のようにゲー
ト絶縁膜やＰＮ接合不良によって極端に短くなる情報保
持時間は、おおよそ１桁以上も異なるものであるので、
データ保持モードでのリフレッシュ周期は、それに対応
して１桁以上も長くすることができる。この結果、前記
のような２５６ＭビットのＤＲＡＭにおける８００μＡ
〜３ｍＡのような消費電流は、この発明の適用によって
最低でも８０μＡ〜３００μＡ以下となるように大幅に
低減させることができる。

【００１９】上記データ保持モードでのリフレッシュ周
期は、上記のように比較的大きなプロセスバラツキを持
つものであるので、前記のようなプローブ検査での情報
保持時間の測定結果に基づいてそれぞれのメモリチップ
で設定することが望ましい。このようなメモリチップの
実力に対応したリフレッシュ周期の設定にも、前記不揮
発性記憶回路ＲＯＭを用いるようにすることができる。

【００２０】図４に示すように、データ保持モードから
メモリアクセスが開始される通常モードに切り換えられ
ると、前記制御回路ＣＯＮＴに設けられる自動リフレッ
シュ制御回路ＲＦＣは、上記不揮発性記憶回路ＲＯＭの
アドレスＡを読み取り、上記制御回路ＣＯＮＴによる前
記のようなデータ転送回路を動作させて、上記アドレス
Ａに対応した第１記憶部ＤＲＡＭのワード線を選択し、
第２記憶部ＳＲＡＭのデータＡを一括して転送させるこ
とにより、前記データ保持モードで破壊されたデータが
もとの記憶データＡに回復させられる。不揮発性記憶回
路ＲＯＭの他のアドレスＢないしＥのワード線に対応し
て同様な動作を行なうことにより、上記第２記憶部ＳＲ
ＡＭの各チャネルにはＢないしＥに退避されていたデー
タがそれぞれのアドレスに対応したワード線の記憶情報
として回復させる。

【００２１】この後に、メモリアクセスが許可されて前
記のような第２記憶部ＳＲＡＭをキャッシュとするメモ
リアクセスが行なわれる。このようなメモリアクセスと
並行して行なわれる第１記憶部ＤＲＡＭのリフレッシュ
動作は、前記のような比較的長いリフレッシュ周期では
なく、上記極端に短いメモリセルの情報保持時間に合わ
せたリフレッシュ周期とされる。このため、リフレッシ
ュ動作のみでみるならば、消費電流は前記のように大き
くなる。しかしながらメモリアクセスのための比較的大
きな消費電流によって上記短いリフレッシュ周期での消
費電流は問題にされない。

【００２２】図５には、この発明に係る半導体記憶装置
の他の一実施例の概略ブロック図が示されている。この
実施例では、第２記憶部（キャッシュ）ＳＲＡＭに転送
するデータブロックのサイズはキャッシュのサイズより
も小さくする。特に制限されないが、このような転送サ
イズは、データ保持モードでのリフレッシュ動作時のデ
ータ転送のときに小さくできるようにする。これによ
り、第２記憶部ＳＲＡＭの１つのチャネルを２つの異な
るアドレスのメモリセルのリフレッシュ救済に利用する
ことができるので救済できる単位が増加する。この実施
例のように転送データのサイズをキャッシュサイズの半
分にすれば、前記実施例の２倍の救済を行なうようにす
ることができる。

【００２３】上記のように転送データサイズを小さくし
た場合には、１つのワード線を上位と下位に分け、上位
又は下位のメモリセルのリフレッシュ救済が可能になる
ので、第２記憶部ＳＲＡＭの各チャネルも上位と下位に
分けられる。したがって、各ワード線において情報保持
時間が極端に短いメモリセルが上位側又は下位側に集中
した場合には、上記のような救済できる単位は増加する
ことにはならない。しかしながら、メモリセルの上記の
ような不良は、ランダムに発生するものと考えられるの
で、上記のように第２記憶部（キャッシュ）ＳＲＡＭに
転送するデータブロックのサイズをキャッシュのサイズ
よりも小さくすることは、救済効率の改善につながるも
のとなる。

【００２４】なお、第２記憶部ＳＲＡＭは、上記メモリ
セルの情報保持時間の検査のときにも利用することがで
きる。例えば、特定のメモリブロック（チャネルＡ）に
対して、テストパターンを書き込み、上記第１記憶部Ｄ
ＲＡＭにおいて１つのサブワード線を選択して上記第２
記憶部ＳＲＡＭのチャネルＡのテストパターンを一括し
て書き込む。第１記憶部ＤＲＡＭに設けられるダイナミ
ック型メモリセルのデータ保持時間を試験する場合、試
験すべきデータ保持時間の経過後に読み出せばよいか
ら、その保持時間の間を利用して第１記憶部ＤＲＡＭの
他のサブワード線を順次に選択して上記第２記憶部ＳＲ
ＡＭのチャネルＡのテストパターンを一括して順次に書
き込む。

【００２５】試験すべきデータ保持時間になると、上記
第１記憶部ＤＲＡＭの上記テストパターンを書き込んだ
サブワード線を選択してその記憶情報を一括して第２記
憶部ＳＲＡＭの別のチャネルＢに転送させる。そして、
第２記憶部ＳＲＡＭのチャネルＡとＢの記憶情報とを比
較回路により一括して比較することにより、良品（Ｐａ
ｓｓ）か不良品（Ｆａｉｌ）かの判定を行なうことがで
きる。つまり、上記チャネルＡに記憶されたテストパタ
ーンが期待値とされ、上記第１記憶部ＤＲＡＭのメモリ
セルから一定のデータ保持時間の後に読み出されたデー
タがチャネルＢに転送されるので両者の比較によって、
メモリセルのデータ保持動作が正しく行なわれているか
否かの試験が行なわれることなる。前記のようにワード
線の単位でのリフレッシュ救済では、極端に情報保持時
間の短いメモリセルを特定する必要がないから、上記不
良品とされたワード線のアドレスを上記不揮発性記憶回
路ＲＯＭに記憶させるようにすればよい。

【００２６】図６と図７には、この発明に係る半導体記
憶装置の他の一実施例のリフレッシュ動作を説明するた
めの概略ブロック図が示されている。この実施例の半導
体記憶装置では、ＥＣＣ（誤り検出訂正回路）が付加さ
れる。前記同様に、プローブ検査によって、第１記憶部
ＤＲＡＭのメモリセルのデータ保持時間が判定され、極
端にデータ保持時間の短いものが存在するワード線のア
ドレスＡないしＥが記憶される。

【００２７】図６に示すように、半導体記憶装置がデー
タ保持モードに設定されると、前記制御回路ＣＯＮＴに
設けられる自動リフレッシュ制御回路ＲＦＣは、上記不
揮発性記憶回路ＲＯＭのアドレスＡを読み取り、第１記
憶部ＤＲＡＭのアドレスＡに対応したワード線を選択
し、その記憶データをＥＣＣ符号発生回路に供給して、
誤り検出訂正符号ａを第２記憶部ＳＲＡＭの１つのチャ
ネルの特定のエリアに書き込む。不揮発性記憶回路ＲＯ
Ｍの他のアドレスＢないしＥに対応して同様な動作を行
なうことにより、上記第２記憶部ＳＲＡＭの上記チャネ
ルにはＢないしＥのアドレスに対応した誤り検出訂正符
号ｂないしｅが記憶される。

【００２８】データ保持モードでは前記制御回路ＣＯＮ
Ｔに設けられる自動リフレッシュ制御回路ＲＦＣは、上
記第１記憶部ＤＲＡＭに対するリフレッシュアドレスを
一定の周期で発生させるが、このときのリフレッシュ周
期は前記極端に短い情報保持時間のメモリセルを無視
し、前記のように一定の分布幅の中に存在するメモリセ
ルのうち最も短い情報保持時間のメモリセルに対応した
周期によりリフレッシュ動作を行なう。このようなリフ
レッシュ動作の結果、前記のように極く短いメモリセル
が存在するワード線の記憶エリアでは前記同様に情報破
壊が発生する。

【００２９】図７に示すように、データ保持モードから
メモリアクセスが開始される通常モードに切り換えられ
ると、前記制御回路ＣＯＮＴに設けられる自動リフレッ
シュ制御回路ＲＦＣは、上記不揮発性記憶回路ＲＯＭの
アドレスＡを読み取り、第１記憶部ＤＲＡＭのワード線
を選択して、破壊されたビットを含むデータを読み出し
てエラー訂正回路に供給する。エラー訂正回路は、上記
第１記憶部ＤＲＡＭのデータを、第２記憶部ＳＲＡＭに
記憶された符号ａを用いて誤りビットの修正を行ない上
記ワード線のメモリセルに書き込むようにする。不揮発
性記憶回路ＲＯＭの他のアドレスＢないしＥのワード線
に対応して同様な動作を行なうことにより、前記リフレ
ッシュ動作によって破壊されたビットの修復が行なわれ
る。

【００３０】この後に、メモリアクセスが許可されて前
記のような第２記憶部ＳＲＡＭをキャッシュとするメモ
リアクセスが行なわれる。このようなメモリアクセスと
並行して行なわれる第１記憶部ＤＲＡＭのリフレッシュ
動作は、前記のような比較的長いリフレッシュ周期では
なく、上記極端に短いメモリセルの情報保持時間に合わ
せたリフレッシュ周期とされる。このような誤り検出訂
正回路を内蔵させることにより、第２記憶部ＳＲＡＭに
は上記誤り検出訂正符号（ＥＣＣコード）のみを記憶さ
せればよいから、救済できる自由度が増加する。

【００３１】図８には、この発明に係る半導体記憶装置
の更に他の一実施例の概略ブロック図が示されている。
この実施例では、前記図１ないし図４の実施例と前記図
６及び図７からなる実施例とが組み合わされて構成され
る。つまり、ＥＣＣ符号発生回路とエラー訂正回路を設
け、第２記憶部ＳＲＡＭの１つのチャネルにはＥＣＣコ
ードを記憶させ、他のチャネルには第１記憶部ＤＲＡＭ
のワード線単位でのデータをそのまま退避させるのに用
いるようにするものである。このような構成によって、
救済できる自由度をいっそう増加させることができる。

【００３２】上記のような実施例から得られる作用効果
は、下記通りである。すなわち、 （１） ダイナミック型メモリセルで構成された第１記
憶部と、スタティック型メモリセルで構成され、複数の
メモリブロックからなる第２記憶部からなり、上記第１
記憶部において選択される１つのワード線単位での記憶
情報が第２記憶部の１つのメモリブロックと間で一括し
て転送される半導体記憶装置において、上記第１記憶部
において情報保持時間が極端に短いメモリセルが存在す
るワード線のアドレスを記憶させる不揮発性記憶回路
と、上記半導体記憶装置がデータ保持モードにされると
き、上記不揮発性記憶回路に記憶されたアドレスに基づ
いて上記第１記憶部の記憶データを上記第２記憶部に転
送し、上記極端に短い情報保持時間を無視して設定され
た第１リフレッシュ周期により上記第１記憶部のリフシ
ュッシュ動作を実施し、上記半導体記憶装置が通常のア
クセスモードにされるとき、上記上記不揮発性記憶回路
に記憶されたアドレスに基づいて上記第２記憶部の記憶
データを上記第１記憶部に転送し、上記極端に短い情報
保持時間に対応して設定された第２リフレッシュ周期に
より上記第１記憶部のリフシュッシュ動作を実施する自
動リフレッシュ回路とを設けることにより、高速動作及
び低消費電力化を図りつつ、データ保持状態でのリフレ
ッシュ電流を低減させることができるという効果が得ら
れる。

【００３３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、第２記憶部ＳＲＡＭに目的のアドレスに対応したデ
ータが無いときには、第１記憶部ＤＲＡＭからかかるデ
ータを直接読み出し、空き時間にかかるデータが存在す
るサブワード線の全データを第２記憶部ＳＲＡＭに転送
させるようにしてもよい。このように第１記憶部ＤＲＡ
Ｍと、そのキャッシュとして機能する第２記憶部ＳＲＡ
Ｍに対するアクセスの仕方は種々の実施形態を採ること
ができる。上記第１記憶部ＤＲＡＭと第２記憶部ＳＲＡ
Ｍとの間で行なわれるデータは、前記のように第１記憶
部の選択ワード線の単位で行なうことが最も合理的であ
るが、これに限定されずにアドレス選択回路の変更によ
ってワード線に設けられるメモリセルの半分ずつのデー
タを選択的に転送させるようにする等種々の実施形態を
採ることができる。

【００３４】リフレッシュ周期が極端に短いメモリセル
が存在するワード線のアドレスを記憶させるための不揮
発性の記憶素子としては、ヒューズの他にＥＰＲＯＭ等
のような記憶素子を用いるものであってもよい。この発
明は、ＤＲＡＭにより構成された第１記憶部と、キャッ
シュメモリとして動作する第２記憶部ＳＲＡＭを備えた
半導体記憶装置に広く利用できる。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
で構成された第１記憶部と、スタティック型メモリセル
で構成され、複数のメモリブロックからなる第２記憶部
からなり、上記第１記憶部において選択される１つのワ
ード線単位での記憶情報が第２記憶部の１つのメモリブ
ロックと間で一括して転送される半導体記憶装置におい
て、上記第１記憶部において情報保持時間が極端に短い
メモリセルが存在するワード線のアドレスを記憶させる
不揮発性記憶回路と、上記半導体記憶装置がデータ保持
モードにされるとき、上記不揮発性記憶回路に記憶され
たアドレスに基づいて上記第１記憶部の記憶データを上
記第２記憶部に転送し、上記極端に短い情報保持時間を
無視して設定された第１リフレッシュ周期により上記第
１記憶部のリフシュッシュ動作を実施し、上記半導体記
憶装置が通常のアクセスモードにされるとき、上記上記
不揮発性記憶回路に記憶されたアドレスに基づいて上記
第２記憶部の記憶データを上記第１記憶部に転送し、上
記極端に短い情報保持時間に対応して設定された第２リ
フレッシュ周期により上記第１記憶部のリフシュッシュ
動作を実施する自動リフレッシュ回路とを設けることに
より、高速動作及び低消費電力化を図りつつ、データ保
持状態でのリフレッシュ電流を低減させることができ
る。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。

【図２】この発明に係る半導体記憶装置のリフレッシュ
動作を説明するための概略ブロック図である。

【図３】この発明に係る半導体記憶装置のリフレッシュ
動作を説明するための概略ブロック図である。

【図４】この発明に係る半導体記憶装置のリフレッシュ
動作を説明するための概略ブロック図である。

【図５】この発明に係る半導体記憶装置の他の一実施例
を示す概略ブロック図である。

【図６】この発明に係る半導体記憶装置の他の一実施例
のリフレッシュ動作を説明するための概略ブロック図で
ある。

【図７】この発明に係る半導体記憶装置の他の一実施例
のリフレッシュ動作を説明するための概略ブロック図で
ある。

【図８】この発明に係る半導体記憶装置の更に他の一実
施例を示す概略ブロック図である。

【符号の説明】

ＤＲＡＭ…第１記憶部（ダイナミック型ＲＡＭ）、ＳＲ
ＡＭ…第２記憶部（スタティック型ＲＡＭ）、ＣＯＮＴ
…制御回路、ＲＦＣ…自動リフレッシュ制御回路、ＸＤ
ＥＣ…Ｘデコーダ、ＭＰＸ（ＹＤＥＣ）…マルチプレク
サ（Ｙデコーダ）、ＳＥＬ…選択回路、ＲＯＭ…不揮発
性記憶回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ03 JJ24 KB91 NN09 PP07 RR01 5B024 AA01 AA15 BA13 BA29 CA16 DA18 DA20 EA01

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ダイナミック型メモリセルで構成された
   第１記憶部と、スタティック型メモリセルで構成され、
   複数のメモリブロックからなる第２記憶部からなり、上
   記第１記憶部において選択される１つのワード線単位で
   の記憶情報が第２記憶部の１つのメモリブロックと間で
   一括して転送される半導体記憶装置において、 上記第１記憶部において情報保持時間が極端に短いメモ
   リセルが存在するワード線のアドレスを記憶させる不揮
   発性記憶回路と、 上記半導体記憶装置がデータ保持モードにされるとき、
   上記不揮発性記憶回路に記憶されたアドレスに基づいて
   上記第１記憶部の記憶データを上記第２記憶部に転送
   し、上記極端に短い情報保持時間を無視して設定された
   第１リフレッシュ周期により上記第１記憶部のリフシュ
   ッシュ動作を実施し、 上記半導体記憶装置が通常のアクセスモードにされると
   き、上記上記不揮発性記憶回路に記憶されたアドレスに
   基づいて上記第２記憶部の記憶データを上記第１記憶部
   に転送し、上記極端に短い情報保持時間に対応して設定
   された第２リフレッシュ周期により上記第１記憶部のリ
   フシュッシュ動作を実施する自動リフレッシュ回路とを
   設けてなることを特徴とする半導体記憶装置。