JP2022144926A - 半導体メモリ装置 - Google Patents

Abstract

【課題】全ての温度範囲内で、ＣＢＲリフレッシュ及びロウハンマーリフレッシュの実行サイクルを適切に調整し、必要十分なデータ保持能力が得られ、且つ消費電力を低減できる半導体メモリ装置を提供する。【解決手段】半導体メモリ装置１００は、温度センサと、複数のメモリブロックと、リフレッシュコントローラとを含む。温度センサは、半導体メモリ装置内部の装置温度を検出して、対応する温度信号を生成する。各メモリブロックは、複数の揮発性メモリセルを有するメモリセルアレイと、複数のワード線とを含む。リフレッシュコントローラは、複数のワード線へのアクセスを監視し、所定期間内に所定回数出現したアクセスを検出し、且つ、リフレッシュ操作コマンドに対応するリフレッシュ操作を、第１リフレッシュ操作および第２リフレッシュ操作に分配する。【選択図】図１

Description

本発明は、電子デバイスに関するものであり、特に、データ保持のため、リフレッシュ動作が必要なメモリセルを有する半導体メモリ装置のリフレッシュ制御方法、およびその方法を適用した半導体メモリ装置に関する。

半導体メモリ装置であるＤＲＡＭ（Dynamic Random Access Memory）は、プロセス技術の微細化に伴い、ロウハンマー（Row Hammer）現象が顕在化している。そのワード線の活性化・非活性化によりエラーに至るまでの回数、ハンマー閾値（Hammer threshold）は、２０ｎｍプロセス世代で既に、１０万回以下になっており、ＤＲＡＭ内での回路的対策、あるいは、メモリシステム側での何らかの対策が無ければ、正常動作を維持するのは困難な状況になっている。

ＤＲＡＭ内での回路的対策としては、例えば、頻繁にアクセスされたロウアドレス（ハンマーアドレス）を捕獲し、その隣接ロウアドレスに対して、追加リフレッシュ操作を適度な頻度で行うロウハンマーリフレッシュ（Row-Hammer Refresh, RHR）が広く採用されている。ハンマーアドレスを捕獲する方法には、大まかに２つあり、１つは、大きくなる出現回数（アクセスカウント）に着目した方法、もう１つは、必然的に高くなる出現頻度（出現確率）に着目した方法である。

しかしながら、必要なデータ保持特性を維持するため、リフレッシュサイクルも短縮し、実効的なリフレッシュ周期も短くし、ロウハンマーリフレッシュの効果も同時に高めやすくなるが、これは、１つのリフレッシュ動作でリフレッシュされるデータ量（メモリセル数）および活性化されるワード線本数がより増加すること、つまり、リフレッシュ電流（ｉｄｄ５）の著しい増加を意味している。

そして、この軽減策として、近年のモバイルＤＲＡＭ（例えば、ＬＰＤＤＲ４など）が採用する温度補償リフレッシュ（Temperature Compensated Refresh, TCR）が知られている。温度低下に伴い、支配的なセルリーク要因が大幅に減少することから、リフレッシュ周期を延長できることに着目し、ＤＲＡＭを制御するコントロールデバイス側が、オートリフレッシュコマンドの発行間隔を、例えば、２倍、４倍に長くする。これにより、実使用時のリフレッシュ電流を下げる方法である。

しかしながら、低温では、オートリフレッシュコマンドを、ロウハンマーリフレッシュに割り当てる率を増やすことになる。低温では、ロウハンマーリフレッシュと、それ以外の通常リフレッシュ（ＣＢＲリフレッシュ）のバランスが難しくなり、データ保持に対するリスクは高まることになる。

１αｎｍ世代以降に入ると、ハンマー閾値の大幅な低下に伴い、低温では、ほとんどのリフレッシュ操作をロウハンマーリフレッシュに割り当てなければならなくなる。モバイルＤＲＡＭが採用する温度補償リフレッシュでは、将来にわたって、製品のためのデータ保持能力とリフレッシュ電流低減の両立を維持することは、困難である。

本発明は、全ての温度範囲内で、ＣＢＲリフレッシュ、およびロウハンマーリフレッシュの実行サイクルを適切に調整し、必要十分なデータ保持能力が得られ、且つ消費電力を低減できる半導体メモリ装置を提供する。

半導体メモリ装置は、温度センサと、複数のメモリブロックと、リフレッシュコントローラとを含む。温度センサは、半導体メモリ装置内部のデバイス温度を検出して、対応する温度信号を生成する。各メモリブロックは、複数の揮発性メモリセルを有するメモリセルアレイと、複数のワード線とを含む。リフレッシュコントローラは、複数のワード線へのアクセスを監視して、所定期間内に所定回数出現したアクセスを検出し、且つリフレッシュ操作コマンドに対応するリフレッシュ操作を、第１リフレッシュ操作および第２リフレッシュ操作に分配する。

本発明の１つの実施形態において、上述した第１リフレッシュ操作は、装置温度の情報に基づいて、間引きして活性化され、上述した第２リフレッシュ操作は、ワード線へのアクセス量の情報に基づいて、間引きして活性化される。第１リフレッシュ操作および第２リフレッシュ操作が同一サイクルにあり、且つ同一サイクルにおいて２つの内部リフレッシュを実行することができない時、リフレッシュコントローラを用いてサイクル中に１つのリフレッシュ操作を実行し、且つ実行していないリフレッシュ操作を次のサイクルにシフトして実行するよう制御する。

以上のように、本発明の半導体メモリ装置は、リフレッシュ動作信号に基づいて、それぞれＣＢＲリフレッシュ操作を実行するための信号（第１リフレッシュ信号）およびロウハンマーリフレッシュ操作を実行するための信号（第２リフレッシュ信号）を生成する。そして、本発明では、全ての温度範囲内で、必要十分なリフレッシュ機会が提供されることを前提として、ＣＢＲリフレッシュ（第１リフレッシュ）およびロウハンマーリフレッシュ（第２リフレッシュ）の実行サイクルを適切に間引きして調整することができる。そのため、データ保存能力を確保することができ、消費電力を低減することができる。

添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。

図１は、本発明の１つの実施形態に係る半導体メモリ装置の概略図である。 図２は、本発明の１つの実施形態に係るメモリブロックの概略図である。 図３は、本発明の１つの実施形態に係るリフレッシュコントローラの回路概略図である。 図４Ａ～４Ｃは、本発明の１つの実施形態に係る半導体メモリ装置のリフレッシュ操作の波形概略図である。 図５Ａ～５Ｃは、本発明の１つの実施形態に係る半導体メモリ装置のリフレッシュ操作の波形概略図である。 図６は、本発明の１つの実施形態に係るリフレッシュコントローラの回路概略図である。 図７Ａ～７Ｃは、本発明の１つの実施形態に係る半導体メモリ装置のリフレッシュ操作の波形概略図である。 図８は、本発明の１つの実施形態に係るＲＨＲ状態制御回路の回路概略図である。 図９は、本発明の１つの実施形態に係る半導体メモリ装置の概略図である。 図１０は、本発明の１つの実施形態に係るメモリブロックの概略図である。 図１１Ａは、本発明の１つの実施形態に係るＣＢＲ間引き（thinning）回路の概略図である。図１１Ｂは、本発明の１つの実施形態に係るＣＢＲ間引き回路の動作波形の範例である。 図１２Ａは、本発明の１つの実施形態に係るＲＨＲＳＬＯＴ発生回路の概略図である。図１２Ｂは、本発明の１つの実施形態に係るＲＨＲＳＬＯＴ発生回路の動作波形の範例である。 図１３Ａは、本発明の１つの実施形態に係るＲＨＲ間引き回路の概略図である。 図１３Ｂは、本発明の１つの実施形態に係るＲＨＲ間引き回路の動作波形の範例である。 図１４は、本発明の１つの実施形態に係るＲＨＲ状態制御回路の概略図である。 図１５Ａは、本発明の１つの実施形態に係るＲＨＲ間引き回路の概略図である。 図１５Ｂは、本発明の１つの実施形態に係るＲＨＲ間引き回路の動作波形の範例である。 図１６Ａは、本発明の１つの実施形態に係るＡＣＫクロック発生器の概略図である。 図１６Ｂは、本発明の１つの実施形態に係るＡＣＫクロック発生器の動作波形の範例である。

以下、図１を参照すると、図１は、本発明の１つの実施形態に係る半導体メモリ装置１００の概略図である。半導体メモリ装置１００は、温度センサ１１０と、モードレジスタ及びＯＴＰブロック１２０と、リフレッシュコントローラ１３０と、メモリブロック１４０＿１～１４０＿Ｎと、コマンドデコーダ１５０とを含む。Ｎは、１より大きい正の整数である。本実施形態では、１つのリフレッシュコントローラ１３０により全てのメモリブロック１４０＿１～１４０＿Ｎのリフレッシュ動作を制御する構成を採用する。

温度センサ１１０は、例えば、温度検出機能を有する任意の種類の感知素子／回路である。温度センサ１１０は、半導体メモリ装置１００内部のデバイス温度を検出して、対応する温度信号ＴＳを生成するために使用される。

モードレジスタ及びＯＴＰ（One Time Programmable memory）ブロック１２０は、例えば、ＲＥＡＤ動作仕様に係る、バースト長（ＢＬ）や、ＣＡＳレイテンシ（ＣＬ）、あるいは、本発明に係る、第１リフレッシュ設定情報ＴＭＲＳや、第２リフレッシュ設定情報ＴＭＲＨＲなどの、様々な動作設定情報を格納した複数のアンチフューズ（Anti-Fuse）と、モードレジスタと呼ばれるレジスタ群とを組み合わせた回路である。アンチフューズにあらかじめ書き込まれた様々な動作設定情報は、チップ起動時にモードレジスタにロードされ、各モードレジスタに格納された設定情報が、チップ内の各回路へ供給される。また、チップ起動後は、ＭＲＳ（Mode Register Set）コマンドにより、コマンドデコーダ１５０から発行されたＭＲＳ信号、アドレス入力バッファ１６１から外部入力されたコード情報に基づいて、モードレジスタに格納された動作設定情報を再設定することもできる。

リフレッシュコントローラ１３０は、モードレジスタ及びＯＴＰブロック１２０から第１リフレッシュ設定情報ＴＭＲＳ及び、第２リフレッシュ設定情報ＴＭＲＨＲを、温度センサ１１０から温度信号ＴＳを、受け取り、リフレッシュ制御に係る動作仕様を決定する。そして、リフレッシュ動作信号ＲＦＩＰに基づいて、それぞれ第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴを出力することができる。リフレッシュ動作信号ＲＦＩＰは、外部コマンド信号ＣＯＭがリフレッシュコマンドを指示する時、コマンドデコーダ１５０から発行されるパルス信号である。リフレッシュコントローラ１３０は、第１リフレッシュ設定情報ＴＭＲＳおよび温度信号ＴＳに基づいて、第１リフレッシュ信号ＣＢＲＳＬＯＴの出力間隔を調整し、第２リフレッシュ設定情報ＴＭＲＨＲおよび温度信号ＴＳに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴの出力間隔を調整することができる。さらに、リフレッシュコントローラ１３０は、調整後の第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴに基づいて、ＣＢＲリフレッシュアドレスＲＦＡを生成することができる。第１リフレッシュ設定情報ＴＭＲＳは、例えば、ＣＢＲリフレッシュスキップ率のグレード情報を意味し、温度情報ＴＳと組み合わせることで、第１リフレッシュ信号ＣＢＲＳＬＯＴの活性化率が決定され、リフレッシュ周期の温度補償を実現する。第２リフレッシュ設定情報ＴＭＲＨＲは、例えば、ロウハンマーリフレッシュに関するリフレッシュ割込み率およびセット情報を含む。いわゆるリフレッシュ割込み率は、例えば、第２クロックＲＨＲＣＬＫを割込んで、第２リフレッシュ信号ＲＨＲＳＬＯＴの論理レベルの比率を対応して変更することを示す。メモリブロック１４０＿１～１４０＿Ｎは、リフレッシュコントローラ１３０に接続される。メモリブロック１４０＿１～１４０＿Ｎは、第１リフレッシュ信号ＣＢＲＳＬＯＴに反応して、第１リフレッシュ操作を実行し、且つ第２リフレッシュ信号ＲＨＲＳＬＯＴに反応して、第２リフレッシュ操作を実行することができる。そのうち、第１リフレッシュ操作は、例えば、ＣＢＲ（CAS before RAS）リフレッシュを実行するためのリフレッシュ操作であり、第２リフレッシュ操作は、例えば、ロウハンマーリフレッシュ（Row hammer refresh, RHR）を実行するためのリフレッシュ操作である。本実施形態において、第１リフレッシュ信号ＣＢＲＳＬＯＴは、ＣＢＲリフレッシュを実行する時間帯を表示することができ、第２リフレッシュ信号ＲＨＲＳＬＯＴは、ロウハンマーリフレッシュを実行する時間帯を表示することができる。

図１に示すように、半導体メモリ装置１００は、さらに、アドレスＭＵＸ１５２と、カラムアドレスカウンタ及びラッチ１５４と、バンクアドレス制御ロジック１５６と、アドレス入力バッファ１６１と、アドレスデコーダ１６２と、コマンド入力バッファ１６３と、クロック入力バッファ１６４と、内部クロック発生器１６５と、内部電源回路１６６と、ＤＱ入出力バッファ１６７と、アドレス端子１７１と、コマンド端子１７２と、クロック端子１７３と、データ端子１７４と、データマスク端子１７５と、電源供給端子１７６と、電源供給端子１７７と、ＧＩＯ及びＧＩＯゲート制御１８０とを含む。

アドレス端子１７１は、外部からアドレス信号ＡＤＤを受信する端子である。アドレス信号ＡＤＤは、アドレス入力バッファ１６１を介してアドレスデコーダ１６２に提供される。復号した後、アドレスデコーダ１６２は、アドレス信号ＡＤＤに基づいて、アドレスデータＸＡＤＤをアドレスＭＵＸ１５２に提供し、ロウアドレスＹＡＤＤをカラムアドレスカウンタ及びラッチ１５４に提供し、ブロックアドレスＢＡをバンクアドレス制御ロジック１５６に提供することができる。

コマンド端子１７２は、外部からコマンド信号ＣＯＭを受信する端子である。コマンド信号ＣＯＭは、コマンド入力バッファ１６３を介してコマンドデコーダ１５０に提供することができる。コマンドデコーダ１５０は、コマンド信号ＣＯＭを復号することにより、各種内部コマンドの回路を生成する。内部コマンドは、例えば、作用中信号ＡＣＴ、プリチャージ信号ＰＰＥＣ、読み出し信号ＲＤ、書き込み信号ＷＴ、およびリフレッシュ動作信号ＲＦＩＰを含む。作用中信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセスを指示した時に活性化されるパルス信号（作用中コマンド）である。作用中信号ＡＣＴを活性化する時、指定されたメモリブロックアドレスのロウデコーダを活性化する。プリチャージ信号ＰＰＥＣは、コマンド信号ＣＯＭがプリチャージを指示した時に活性化されるパルス信号である。プリチャージ信号ＰＰＥＣを活性化する時、指定されたメモリブロックのロウデコーダおよびこのロウデコーダにより制御されたロウアドレスが指定したワード線を非活性化する。また、コマンド信号ＣＯＭがオートリフレッシュのコマンドを指示した時、コマンドデコーダ１５０は、リフレッシュ動作信号ＲＦＩＰを活性化することができる。

アドレスＭＵＸ１５２は、リフレッシュコントローラ１３０、コマンドデコーダ１５０、およびアドレスデコーダ１６２に接続される。アドレスＭＵＸ１５２は、ＣＢＲリフレッシュアドレスＲＦＡおよびアドレスデータＸＡＤＤを受信し、且つリフレッシュ動作信号ＲＦＩＰに基づいて、ＣＢＲリフレッシュアドレスＲＦＡまたはアドレスデータＸＡＤＤを第１ロウアドレスＸＡＤＤ１として選択し、出力する。例を挙げて説明すると、リフレッシュ動作信号ＲＦＩＰが活性化されていない状態にある時は、一般の読み出し操作または書き込み操作であることを示すため、アドレスＭＵＸ１５２は、アドレスデータＸＡＤＤ（外部入力アドレス）を第１ロウアドレスＸＡＤＤ１として提供する。リフレッシュ動作信号ＲＦＩＰが活性化された状態にある時は、ロウハンマー操作またはＣＢＲリフレッシュ操作であることを示すため、アドレスＭＵＸ１５２は、アドレスデータＸＡＤＤ（外部入力アドレス）を第１ロウアドレスＸＡＤＤ１として提供する。

カラムアドレスカウンタ及びラッチ１５４は、カラムアドレスＹＡＤＤに基づいて、カラムアドレスＹＡＤＤ１を提供する。バンクアドレス制御ロジック１５６は、ブロックアドレスＢＡに基づいて、ブロック選択信号ＢＳ＿１～ＢＳ＿Ｎを提供する。

クロック端子１７３は、外部クロック信号ＣＫおよびＣＫＢを入力するための端子である。外部クロック信号ＣＫおよび外部クロック信号ＣＫＢは、相補信号であり、且つ両者は、クロック入力バッファ１６４に提供される。クロック入力バッファ１６４は、外部クロック信号ＣＫおよびＣＫＢに基づいて、且つコマンド入力バッファ１６３からのクロックイネーブル信号ＣＫＥにおいて制御されて、内部クロック信号ＩＣＬＫを生成し、且つ内部クロック信号ＩＣＬＫをコマンドデコーダ１５０および内部クロック発生器１６５に提供する。内部クロック発生器１６５は、内部クロック信号ＩＣＬＫに基づいて、ＤＱ入出力バッファ１６７の操作順序を制御する内部クロック信号ＬＣＬＫを生成することができる。

ＧＩＯ及びＧＩＯゲート制御１８０は、ＤＱ入出力バッファ１６７に接続され、且つ複数のメイン入出力線ＭＩＯを介して、それぞれメモリブロック１４０＿１～１４０＿Ｎに接続される。ＧＩＯ及びＧＩＯゲート制御１８０は、読み出し操作時に指定されたメモリブロックからデータをＤＱ入出力バッファ１６７に読み出し、書き込み操作時にＤＱ入出力バッファ１６７から指定されたメモリブロックにデータを書き込むために使用される。

データ端子１７４は、入力／出力データＤＱを伝送するための端子である。データマスク端子１７５は、データマスク信号ＤＭを受信するための端子である。データマスク信号ＤＭを活性化した時、対応するデータの上書きを禁止する。電源供給端子１７６は、電源供給電圧ＶＤＤおよびＶＳＳを受信する端子であり、且つ電源供給電圧ＶＤＤおよびＶＳＳを内部電源回路１６６に提供する。内部電源回路１６６は、電源供給電圧ＶＤＤおよびＶＳＳに基づいて、各種内部電位ＶＰＰ、ＶＢＢ、ＶＢＬＨ、ＶＯＤ、ＶＩＮＴ等を生成する。

電源供給端子１７７は、電源供給電圧ＶＤＤＱおよびＶＳＳＱを受信し、且つ電源供給電圧ＶＤＤＱおよびＶＳＳＱをＤＱ入出力バッファ１６７に提供するための端子である。電源供給電圧ＶＤＤＱおよびＶＳＳＱは、それぞれ電源供給端子１７６に供給された電源供給電圧ＶＤＤおよびＶＳＳと同じ電位である。しかしながら、専用の電源供給電圧ＶＤＤＱおよびＶＳＳＱは、ＤＱ入出力バッファ１６７に使用され、ＤＱ入出力バッファ１６７から生じた電源供給ノイズがその他の回路ブロックに伝達されないようにする。

コマンドデコーダ１５０は、リフレッシュコントローラ１３０に接続される。リフレッシュコマンドを指示するコマンド信号ＣＯＭを受信した時、コマンドデコーダ１５０は、リフレッシュ動作信号ＲＦＩＰの生成を開始することができる。コマンドデコーダ１５０は、コマンド信号ＣＯＭに基づいて、モード信号ＭＲＳをモードレジスタ及びＯＴＰブロック１２０に伝送することもできる。そのうち、モードレジスタ及びＯＴＰブロック１２０およびコマンドデコーダ１５０は、いずれも集積回路分野において、本分野において通常の知識を有する者が熟知している論理回路で実現することができる。

以下、本実施形態におけるメモリブロックの詳しい構造について、例を挙げて説明する。図２は、本発明の１つの実施形態に係るメモリブロック１４０＿ｉの概略図である。図２に示すように、メモリブロック１４０＿ｉは、ＯＲゲート２１０と、ＡＮＤゲート２２０と、ＡＮＤゲート２３０と、ロウハンマーアドレス（Row hammer address, RHA）検出回路２４０と、アドレスＭＵＸ２５０と、ロウデコーダ及びメモリブロック制御２６０と、カラムデコーダ２７０と、ＬＩＯゲート制御及びＤＭ制御ロジック２７２と、センスアンプ２７４と、ワードドライバ２８０と、メモリセルアレイ（memory cell array）２９０とを含む。本実施形態において、ｉは、正の整数であり、且つ１≦ｉ≦Ｎである。

ＯＲゲート２１０の第１入力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴに接続され、ＯＲゲート２１０の第２入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。ＡＮＤゲート２２０の第１入力端子は、リフレッシュ動作信号ＲＦＩＰに接続され、ＡＮＤゲート２２０の第２入力端子は、ＯＲゲート２１０の出力端子に接続され、ＡＮＤゲート２２０の出力端子は、有効リフレッシュ信号ＲＦＥＸＥを生成する。有効リフレッシュ信号ＲＦＥＸＥは、実際に実行されたオートリフレッシュのリフレッシュ操作（ＣＢＲリフレッシュおよびロウハンマーリフレッシュを含む）を指示することができる。

ＡＮＤゲート２３０の第１入力端子は、リフレッシュ動作信号ＲＦＩＰに接続され、ＡＮＤゲート２３０の第２入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。ＡＮＤゲート２３０の出力端子は、リフレッシュ動作信号ＲＦＩＰおよび第２リフレッシュ信号ＲＨＲＳＬＯＴがいずれもイネーブルにされた（高論理レベル）時に、イネーブルにされた（高論理レベル）ロウハンマー信号ＲＨＲを生成する。

ＲＨＡ検出回路２４０は、ＡＮＤゲート２３０の出力端子に接続される。ＲＨＡ検出回路２４０は、作用中信号ＡＣＴ、プリチャージ信号ＰＲＥＣ、およびロウハンマー信号ＲＨＲに反応して、第２ロウアドレスＸＡＤＤ２を分析し、ロウハンマーリフレッシュアドレスＲＨＡを生成することができる。具体的に説明すると、ＲＨＡ検出回路２４０は、前の第２ロウアドレスＸＡＤＤ２上のメモリセルアクセス動作を監視するとともに、所定期間内に所定回数以上出現したアクセスを検出することができる。第２ロウアドレスＸＡＤＤ２に所定回数以上のアクセス回数が出現した時、第２ロウアドレスＸＡＤＤ２に隣接するアドレスを計算し、ロウハンマーリフレッシュアドレスＲＨＡとする。

説明すべきこととして、作用中信号ＡＣＴがイネーブルにされた回数をカウントすることによって、ワード線に対するアクセス回数を得ることができる。ロウハンマーリフレッシュアドレスＲＨＡは、ロウハンマーリフレッシュを行うためのアドレスである。ＲＨＡ検出回路２４０において、ロウハンマーリフレッシュアドレスＲＨＡの計算方法は、集積回路分野において、本分野において通常の知識を有する者が熟知しているメモリ回路を応用した構造で実現することができる。

アドレスＭＵＸ２５０の第１入力端子は、アドレスＭＵＸ１５２の第１ロウアドレスＸＡＤＤ１に接続され、アドレスＭＵＸ２５０の第２入力端子は、ロウハンマーリフレッシュアドレスＲＨＡに接続され、且つロウハンマー信号ＲＨＲに基づいて、第１ロウアドレスＸＡＤＤ１またはロウハンマーリフレッシュアドレスＲＨＡを第２ロウアドレスＸＡＤＤ２として選択し、出力する。

ロウデコーダ及びメモリブロック制御２６０は、ＲＨＡ検出回路２４０およびアドレスＭＵＸ２５０に接続される。ロウデコーダ及びメモリブロック制御２６０は、作用中信号ＡＣＴ、プリチャージ信号ＰＲＥＣに基づいて駆動され、且つ有効リフレッシュ信号ＲＦＥＸＥに基づいて、第２ロウアドレスＸＡＤＤ２をブロックアクセスアドレスＢＡＤＤとしてラッチし、出力することができる。

図２を参照すると、ロウハンマー信号ＲＨＲが低論理レベルに等しい時は、ロウハンマーリフレッシュ操作ではないことを示すため、アドレスＭＵＸ２５０は、図１のアドレスＭＵＸ１５２からの第１ロウアドレスＸＡＤＤ１を第２ロウアドレスＸＡＤＤ２として提供する。ロウハンマー信号ＲＨＲが高論理レベルに等しい時は、ロウハンマーリフレッシュ操作であることを示すため、アドレスＭＵＸ２５０は、ロウハンマーリフレッシュアドレスＲＨＡを第２ロウアドレスＸＡＤＤ２とする。

図２に示した回路配置方式のように、第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴを同時に出力した時、メモリブロック１４０＿ｉは、第１リフレッシュ操作および第２リフレッシュ操作のうちの１つを実行し、且つ次のリフレッシュサイクルにおいて実行されていない操作を実行することができる。例を挙げて説明すると、第２リフレッシュ信号ＲＨＲＳＬＯＴを出力した時、第１リフレッシュ信号ＣＢＲＳＬＯＴも同時に出力するかどうかに関わらず、ＡＮＤゲート２３０が出力したロウハンマー信号ＲＨＲにより、アドレスＭＵＸ２５０は、いずれもロウハンマーリフレッシュアドレスＲＨＡを第２ロウアドレスＸＡＤＤ２として選択し、出力するため、第２リフレッシュ操作を実行することができる。さらに、次のリフレッシュサイクルにおいて実行されていない第１リフレッシュ操作を実行する。

メモリセルアレイ２９０は、複数のワード線ＷＬおよび複数のビット線ＢＬを有し、且つメモリセルＭＣがワード線ＷＬとビット線ＢＬの交差部分に配置された構成を有する。図２のメモリセルアレイ２９０は、その中の１つのワード線ＷＬ、ビット線ＢＬ、およびメモリセルＭＣで構成された構造を示してある。本実施形態では、ロウデコーダ及びメモリブロック制御２６０によりワード線ＷＬの選択を実施し、且つカラムデコーダ２７０によりビット線ＢＬの選択を実施する。

ワードドライバ２８０は、指定されたワード線を駆動するために使用され、且つセンスアンプ２７４は、ビット線ＢＬを介して、指定されたメモリセルＭＣからデータを読み出し、あるいは指定されたメモリセルＭＣにデータを書き込む。

ＬＩＯゲート制御及びＤＭ制御ロジック２７２は、ローカル入出力線ＬＩＯを介して、センスアンプ２７４に接続される。ＬＩＯゲート制御及びＤＭ制御ロジック２７２は、カラムデコーダ２７０の復号結果に基づいて、センスアンプ２７４を介して、指定されたメモリセルＭＣにアクセスする。そのうち、センスアンプ２７４は、メモリセルＭＣがビット線ＢＬから送信された保存データを受信し、感知起動信号ＳＡＥｎに基づいて、保存データを感知し、読み出しデータを取得するとともに、読み出しデータをメイン入出力線ＭＩＯに伝送することができる。センスアンプ２７４は、メイン入出力線ＭＩＯ上の書き込みデータを受信して、感知起動信号ＳＡＥｎに基づいて、書き込みデータを感知するとともに、ビット線ＢＬを介して、感知結果をメモリセルＭＣに書き込むこともできる。本実施形態では、ＲＨＡ検出回路２４０が予備のロウアドレスＸＲＥＤを分析し、ロウハンマーリフレッシュアドレスＲＨＡを計算することもできる。

以下、本実施形態におけるリフレッシュコントローラの詳しい構造について、例を挙げて説明する。図３は、本発明の１つの実施形態に係るリフレッシュコントローラ３００の回路概略図である。図３に示すように、リフレッシュコントローラ３００は、ＣＢＲ間引き回路３１０と、ＲＨＲ状態制御回路３２０と、ＣＢＲカウンタ３３０とを含む。

ＣＢＲ間引き（thinning）回路３１０は、第１クロックＣＢＲＣＬＫに基づいて、第１リフレッシュ信号ＣＢＲＳＬＯＴを出力し、且つ温度信号ＴＳ２、第１リフレッシュ設定情報ＴＭＲＳ、およびＣＢＲリフレッシュアドレスＲＦＡに基づいて、第１リフレッシュ信号ＣＢＲＳＬＯＴの出力間隔を調整することができる。

ＲＨＲ状態制御回路３２０は、ＣＢＲ間引き回路３１０に接続される。ＲＨＲ状態制御回路３２０は、第２クロックＲＨＲＣＬＫに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴを出力し、且つ温度信号ＴＳ２および第２リフレッシュ設定情報ＴＭＲＨＲに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴの出力間隔を調整することができる。

ＣＢＲカウンタ３３０は、例えば、カウント機能を有する任意の種類の計数素子／回路である。ＣＢＲカウンタ３３０は、ＣＢＲ間引き回路３１０およびＲＨＲ状態制御回路３２０に接続される。ＣＢＲカウンタ３３０は、カウント信号ＣＢＲＣＮＴに基づいて、第１リフレッシュ操作の実行回数をカウントし、ＣＢＲリフレッシュアドレスＲＦＡを生成する。

図３において、ＣＢＲ間引き回路３１０、ＲＨＲ状態制御回路３２０、およびＣＢＲカウンタ３３０は、それぞれバッファゲート３４０、ＡＮＤゲート３５０、マルチプレクサ３６０、インバータ３７０、およびＡＮＤゲート３８０を介して接続される。フリップフロップ３９０は、反転した第１リフレッシュ信号ＣＢＲＳＬＯＴに反応し、温度信号ＴＳに基づいて、温度信号ＴＳ２を提供するために使用される。

図３に示すように、バッファゲート３４０の入力端子は、リフレッシュ動作信号ＲＦＩＰに接続され、バッファゲート３４０の出力端子は、第１クロックＣＢＲＣＬＫを生成することができる。ＡＮＤゲート３５０の第１入力端子は、バッファゲート３４０の出力端子に接続され、ＡＮＤゲート３５０の第２入力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴに接続され、且つＡＮＤゲート３５０の出力端子においてカウント信号ＣＢＲＣＮＴＰを生成する。

マルチプレクサ３６０の第１端子は、リフレッシュ動作信号ＲＦＩＰに接続され、マルチプレクサ３６０の第２端子は、カウント信号ＣＢＲＣＮＴＰに接続され、且つモード切換信号ＳＷに基づいて、リフレッシュ動作信号ＲＦＩＰまたはカウント信号ＣＢＲＣＮＴＰを第２クロックＲＨＲＣＬＫとして選択し、出力する。インバータ３７０の入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。ＡＮＤゲート３８０の第１入力端子は、インバータ３７０の出力端子に接続され、ＡＮＤゲート３８０の第２入力端子は、カウント信号ＣＢＲＣＮＴＰに接続され、且つＡＮＤゲート３８０の出力端子は、カウント信号ＣＢＲＣＮＴをＣＢＲカウンタ３３０に出力する。以下、本願の図３に示したリフレッシュコントローラ３００の操作原理について、さらに説明する。

リフレッシュコントローラ３００は、リフレッシュコマンドを指示するコマンド信号ＣＯＭを生成する時に、コマンドデコーダ１５０から提供されたリフレッシュ動作信号ＲＦＩＰを受信することができる。リフレッシュ動作信号ＲＦＩＰは、バッファゲート３４０を通過し、第１クロックＣＢＲＣＬＫとして、ＣＢＲ間引き回路３１０およびＡＮＤゲート３５０に提供される。

ＣＢＲ間引き回路３１０は、温度信号ＴＳ２および第１リフレッシュ設定情報ＴＭＲＳに基づいて、第１クロックＣＢＲＣＬＫに基づいて第１リフレッシュ信号ＣＢＲＳＬＯＴを生成することができる。

ＡＮＤゲート３５０は、第１クロックＣＢＲＣＬＫをゲーティングするために使用される。第１リフレッシュ信号ＣＢＲＳＬＯＴが１（高論理レベル）の時、第１クロックＣＢＲＣＬＫをカウント信号ＣＢＲＣＮＴＰとして出力し、ＡＮＤゲート３８０に伝送する。第２リフレッシュ信号ＲＨＲＳＬＯＴが０（低論理レベル）の時、カウント信号ＣＢＲＣＮＴは、第１クロックＣＢＲＣＬＫに等しく、カウント動作を行う依拠として次のステージのＣＢＲカウンタ３３０に提供する。

第２リフレッシュ信号ＲＨＲＬＯＴが１（高論理レベル）の時、ＣＢＲリフレッシュのリフレッシュ操作が禁止され、ロウハンマーリフレッシュのリフレッシュ操作を実行する。同時に、カウント信号ＣＢＲＣＮＴは、０（低論理レベル）において保持されるため、ＣＢＲカウンタ３３０は、カウントを行わず、ＣＢＲリフレッシュの禁止に対応する。つまり、ＣＢＲカウンタ３３０がカウントするのは、ＣＢＲリフレッシュアドレスＲＦＡを生成するためのＣＢＲリフレッシュの回数である。

一方、リフレッシュ動作信号ＲＦＩＰおよびカウント信号ＣＢＲＣＮＴＰがマルチプレクサ３６０に提供される。マルチプレクサ３６０は、モード切換信号ＳＷに基づいて、リフレッシュ動作信号ＲＦＩＰまたはカウント信号ＣＢＲＣＮＴＰを第２クロックＲＨＲＣＬＫとして選択し、次のステージのＲＨＲ状態制御回路３２０を駆動する。ＲＨＲ状態制御回路３２０は、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成するための回路である。

ＲＨＲ状態制御回路３２０は、温度信号ＴＳ２および第２リフレッシュ設定情報ＴＭＲＨＲに基づいて、第２クロックＲＨＲＣＬＫに基づいて第２リフレッシュ信号ＲＨＲＳＬＯＴを生成することができる。

言及すべきこととして、本実施形態において、ＣＢＲリフレッシュとロウハンマーリフレッシュの目的は異なるが、ＣＢＲリフレッシュに用いる第１リフレッシュ信号ＣＢＲＳＬＯＴとロウハンマーリフレッシュに用いる第２リフレッシュ信号ＲＨＲＳＬＯＴは、いずれもリフレッシュ動作信号ＲＦＩＰに基づいて生成されたものである。しかしながら、図３に示すように、マルチプレクサ３６０は、モード切換信号ＳＷに基づいて、リフレッシュ動作信号ＲＦＩＰまたはカウント信号ＣＢＲＣＮＴＰを第２クロックＲＨＲＣＬＫとして選択することができる。

モード切換信号ＳＷは、例えば、コマンドデコーダ１５０から提供される。モード切換信号ＳＷが低論理レベル（モードＡ）に等しい時、マルチプレクサ３６０は、カウント信号ＣＢＲＣＮＴＰを第２クロックＲＨＲＣＬＫとして出力する。モードＡにおいて、ＡＮＤゲート３５０の作用により、第２クロックＲＨＲＣＬＫも温度信号ＴＳ２に伴い調整を行う（ＣＢＲ間引き回路３１０が温度信号ＴＳ２に基づいて第１リフレッシュ信号ＣＢＲＳＬＯＴに対して行う調整に対応する）。

ＣＢＲ間引き回路３１０のリフレッシュスキップ率は、温度の低下とともに増加するため、第２リフレッシュ信号ＲＨＲＳＬＯＴが温度に影響されないようするには、ＲＨＲ状態制御回路３２０もそれに対応し、温度信号ＴＳ２に基づいてリフレッシュ割込み率をより高めに調整しなければならない。

図４Ａ～図４Ｃは、本発明の１つの実施形態に係る半導体メモリ装置のリフレッシュ操作の波形概略図である。図３および図４Ａ～図４Ｃを同時に参照して、モード切換信号ＳＷが低論理レベル（モードＡ）に等しい時のリフレッシュ操作について説明する。

図４Ａは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が１ｘの信号波形を説明したものである。リフレッシュ間隔ｔＲＥＦＩの倍数は、ＣＢＲ間引き回路３１０により、温度信号ＴＳ２および第１リフレッシュ設定情報ＴＭＲＳに基づいて決定される。そのうち、Ｘは、例えば、任意の整数であるが、ＣＢＲリフレッシュアドレスＲＦＡの変化がわかりさえすればよい。

図４Ａの状況において、ＣＢＲ間引き回路３１０は、どの第１クロックＣＢＲＣＬＫもスキップせず、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、リフレッシュ動作信号ＲＦＩＰの間隔に等しい。したがって、有効リフレッシュ信号ＲＦＥＸＥの波形は、リフレッシュ動作信号ＲＦＩＰに等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ４０の時、ＲＨＲ状態制御回路３２０は、１つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。インバータ３７０およびＡＮＤゲート３８０の作用により、この時、ＣＢＲカウンタ３３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ‐７で保留する。同時に、メモリブロックは、第２リフレッシュ操作を実行する。その後、リフレッシュ動作信号ＲＦＩＰのパルスがＰ４１の時、ＲＨＲ状態制御回路３２０は、再び２つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。

図４Ｂは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が２ｘの信号波形を説明したものである。

図４Ｂの状況において、ＣＢＲ間引き回路３１０は、半分の第１タイミングＣＢＲＣＬＫをスキップすることができ、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、２倍のリフレッシュ動作信号ＲＦＩＰの間隔に等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ４０の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合する（同時に生成される）。競合が生じた時、リフレッシュコントローラ３００は、第１リフレッシュ信号ＣＢＲＳＬＯＴまたは第２リフレッシュ信号ＲＨＲＳＬＯＴを高論理レベルの時間に延長または調整しないため、メモリブロックは、第２リフレッシュ操作を優先して実行し、同時に、第１リフレッシュ操作をスキップする。インバータ３７０およびＡＮＤゲート３８０の作用により、この時、ＣＢＲカウンタ３３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ-３で保留する。その後、リフレッシュ動作信号ＲＦＩＰのパルスがＰ４２の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと２つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴが再び競合するため、ＣＢＲカウンタ３３０は、再びカウントを一時停止する。

図４Ｃは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が４ｘの信号波形を説明したものである。図４Ｃの状況において、ＣＢＲ間引き回路３１０は、４分の３の第１タイミングＣＢＲＣＬＫをスキップすることができ、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、４倍のリフレッシュ動作信号ＲＦＩＰの間隔に等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ４０の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと1つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴが競合する。競合が生じた時、リフレッシュコントローラ３００は、第１リフレッシュ信号ＣＢＲＳＬＯＴまたは第２リフレッシュ信号ＲＨＲＳＬＯＴを高論理レベルの時間に延長または調整しないため、メモリブロックは、第２リフレッシュ操作を優先して実行し、同時に、第１リフレッシュ操作をスキップする。インバータ３７０およびＡＮＤゲート３８０の作用により、この時、ＣＢＲカウンタ３３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ-１で保留する。その後、リフレッシュ動作信号ＲＦＩＰのパルスがＰ４３の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと２つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴが再び競合するため、ＣＢＲカウンタ３３０は、再びカウントを一時停止する。

図３に戻ると、モード切換信号ＳＷが高論理レベル（モードＢ）に等しい時、マルチプレクサ３６０は、リフレッシュ動作信号ＲＦＩＰを直接第２クロックＲＨＲＣＬＫとして出力する。

図５Ａ～図５Ｃは、本発明の１つの実施形態に係る半導体メモリ装置のリフレッシュ操作の波形概略図である。図３および図５Ａ～図５Ｃを同時に参照して、モード切換信号ＳＷが高論理レベル（モードＢ）に等しい時のリフレッシュ操作について説明する。

図５Ａは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が１ｘの信号波形を説明したものである。図５Ａの状況において、ＣＢＲ間引き回路３１０は、どの第１タイミングＣＢＲＣＬＫもスキップせず、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、リフレッシュ動作信号ＲＦＩＰの間隔に等しい。したがって、有効リフレッシュ信号ＲＦＥＸＥの波形は、リフレッシュ動作信号ＲＦＩＰに等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ５０の時、ＲＨＲ状態制御回路３２０は、１つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。インバータ３７０およびＡＮＤゲート３８０の作用により、この時、ＣＢＲカウンタ３３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ‐７で保留する。同時に、メモリブロックは、第２リフレッシュ操作を実行する。その後、リフレッシュ動作信号ＲＦＩＰのパルスがＰ５１の時、ＲＨＲ状態制御回路３２０は、再び２つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。

図５Ｂは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が２ｘの信号波形を説明したものである。図５Ｂの状況において、ＣＢＲ間引き回路３１０は、半分の第１タイミングＣＢＲＣＬＫをスキップすることができ、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、２倍のリフレッシュ動作信号ＲＦＩＰの間隔に等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ５０の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合する。競合が生じた時、リフレッシュコントローラ３００は、第１リフレッシュ信号ＣＢＲＳＬＯＴまたは第２リフレッシュ信号ＲＨＲＳＬＯＴを高論理レベルの時間に延長または調整しないため、メモリブロックは、第２リフレッシュ操作を優先して実行し、同時に、第１リフレッシュ操作をスキップする。インバータ３７０およびＡＮＤゲート３８０の作用により、この時、ＣＢＲカウンタ３３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ-３で保留する。

図４Ｂの状況と異なるのは、第２クロック信号ＲＨＲＣＬＫを第１リフレッシュ信号ＣＢＲＳＬＯＴにおいて決定する必要がないため、リフレッシュ動作信号ＲＦＩＰのパルスがＰ５１の時に、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合しないことである。

図５Ｃは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が４ｘの信号波形を説明したものである。図５Ｃの状況において、ＣＢＲ間引き回路３１０は、４分の３の第１クロックＣＢＲＣＬＫをスキップすることができ、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、４倍のリフレッシュ動作信号ＲＦＩＰの間隔に等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ５０の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合する。図５Ｃに示すように、競合が生じた時、リフレッシュコントローラ３００は、第１リフレッシュ信号ＣＢＲＳＬＯＴまたは第２リフレッシュ信号ＲＨＲＳＬＯＴを高論理レベルの時間に延長または調整しないため、メモリブロックは、第２リフレッシュ操作を優先して実行し、同時に、第１リフレッシュ操作をスキップする。インバータ３７０およびＡＮＤゲート３８０の作用により、この時、ＣＢＲカウンタ３３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ-１で保留する。

図４Ｃの状況と異なるのは、第２クロックＲＨＲＣＬＫを第１リフレッシュ信号ＣＢＲＳＬＯＴにおいて決定する必要がないため、リフレッシュ動作信号ＲＦＩＰのパルスがＰ５１の時に、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合しないことである。

図３に戻ると、図３の実施形態では、第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴを同時に生成する状況に対し、適切な制御を行うことができない。モード切換信号ＳＷが低論理レベル（モードＡ）に等しい時、マルチプレクサ３６０は、第１クロックＣＢＲＣＬＫに関するカウント信号ＣＢＲＣＮＴＰを第２クロックＲＨＲＣＬＫとしてＲＨＲ状態制御回路３２０に提供し、第２リフレッシュ操作が本来の第１リフレッシュ操作の機会に限定されるため、低温時に高頻度の第２リフレッシュ操作を実現するのは不可能である。モード切換信号ＳＷが高論理レベル（モードＢ）に等しい時、単に第２リフレッシュ操作を優先的に実行する方法で競争の問題を解決するが、第１リフレッシュ操作の機会が減少することにより、データが失われる問題が発生する。以下、図６は、上記の欠点を改善した回路を示したものである。

図６は、本発明の１つの実施形態に係るリフレッシュコントローラ４００の回路概略図である。ＣＢＲ間引き回路４１０、ＲＨＲ状態制御回路４２０、およびＣＢＲカウンタ４３０に関する操作方法は、それぞれ上述したＣＢＲ間引き回路３１０、ＲＨＲ状態制御回路３２０、およびＣＢＲカウンタ３３０と同じ、または類似するため、操作方法については説明を省略する。

上述した実施形態と異なるのは、本実施形態において、ＣＢＲ間引き回路４１０、ＲＨＲ状態制御回路４２０、およびＣＢＲカウンタ４３０が、それぞれバッファゲート４４０、ＡＮＤゲート４５０、ＡＮＤゲート４６０、およびＮＡＮＤゲート４７０を介して接続されることである。バッファゲート４４０の入力端子は、リフレッシュ動作信号ＲＦＩＰに接続され、バッファゲート４４０の出力端子は、第２クロックＲＨＲＣＬＫを生成する。

ＡＮＤゲート４５０の第１入力端子は、リフレッシュ動作信号ＲＦＩＰに接続され、且つＡＮＤゲート４５０の出力端子において第１クロックＣＢＲＣＬＫを生成する。ＡＮＤゲート４６０の第１入力端子は、第１クロックＣＢＲＣＬＫに接続され、ＡＮＤゲート４６０の第２入力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴに接続され、且つＡＮＤゲート４６０の出力端子においてカウント信号ＣＢＲＣＮＴを生成する。ＮＡＮＤゲート４７０の第１入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続され、ＮＡＮＤゲート４７０の第２入力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴに接続され、ＮＡＮＤゲート４７０の出力端子は、ＡＮＤゲート４５０の第２入力端子に接続される。フリップフロップ４８０は、反転した第１リフレッシュ信号ＣＢＲＳＬＯＴに反応し、温度信号ＴＳに基づいて温度信号ＴＳ２を提供するために使用される。

図６に示した回路配置方式に基づくと、第２リフレッシュ操作が本来の第１リフレッシュ操作の機会に限定されないだけでなく、第２リフレッシュ操作の機会も減少しないため、上述した実施形態の欠点を改善することができる。

図７Ａ～図７Ｃは、本発明の１つの実施形態に係る半導体メモリ装置のリフレッシュ操作の波形概略図である。図６および図７Ａ～図７Ｃを同時に参照して、本実施形態のリフレッシュ操作について説明する。

図７Ａは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が１ｘの信号波形を説明したものである。図７Ａの状況において、ＣＢＲ間引き回路４１０は、どの第１クロックＣＢＲＣＬＫもスキップせず、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、リフレッシュ動作信号ＲＦＩＰの間隔に等しい。したがって、有効リフレッシュパルスＲＦＥＸＥの波形は、リフレッシュ動作信号ＲＦＩＰに等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ７０の時、ＲＨＲ状態制御回路４２０は、１つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。ＮＡＮＤゲート４７０、ＡＮＤゲート４５０、およびＡＮＤゲート４６０の作用により、この時、ＣＢＲカウンタ４３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ‐７で保留する。その後、リフレッシュ動作信号ＲＦＩＰのパルスがＰ７１の時、ＲＨＲ状態制御回路４２０は、２つ目の第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。

図７Ｂは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が２ｘの信号波形を説明したものである。図７Ｂの状況において、ＣＢＲ間引き回路４１０は、半分の第１クロックＣＢＲＣＬＫをスキップすることができ、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、２倍のリフレッシュ動作信号ＲＦＩＰの間隔に等しい。

図７Ｂにおいて、リフレッシュ動作信号ＲＦＩＰのパルスがＰ７０の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合する。ＮＡＮＤゲート４７０、ＡＮＤゲート４５０、およびＡＮＤゲート４６０の作用により、この時、ＣＢＲカウンタ４３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ-３で保留する。同時に、メモリブロックは、第２リフレッシュ操作を実行する。

しかしながら、競合が生じた時、リフレッシュコントローラ４００は、第１リフレッシュ信号ＣＢＲＳＬＯＴを高論理レベルの時間に延長して、次のリフレッシュ動作信号ＲＦＩＰの時間点で第１リフレッシュ操作を実行できるようにする。したがって、第１リフレッシュ操作の機会は減少しない。

同様に、リフレッシュ動作信号ＲＦＩＰのパルスがＰ７１の時、リフレッシュコントローラ４００は、また、第１リフレッシュ信号ＣＢＲＳＬＯＴを高論理レベルの時間に延長して、次のリフレッシュ動作信号ＲＦＩＰの時間点で第１リフレッシュ操作を実行できるようにする。

図７Ｃは、第１リフレッシュ操作（ＣＢＲリフレッシュ）のリフレッシュ間隔ｔＲＥＦＩの倍数が４ｘの信号波形を説明したものである。図７Ｃの状況において、ＣＢＲ間引き回路４１０は、４分の３の第１クロックＣＢＲＣＬＫをスキップすることができ、第１リフレッシュ操作のリフレッシュ間隔ｔＲＥＦＩは、４倍のリフレッシュ動作信号ＲＦＩＰの間隔に等しい。

リフレッシュ動作信号ＲＦＩＰのパルスがＰ７０の時、第１リフレッシュ信号ＣＢＲＳＬＯＴと第２リフレッシュ信号ＲＨＲＳＬＯＴが競合する。ＮＡＮＤゲート４７０、ＡＮＤゲート４５０、およびＡＮＤゲート４６０の作用により、この時、ＣＢＲカウンタ４３０は、カウントを一時停止し、ＣＢＲリフレッシュアドレスＲＦＡをＸ-１で保留する。同時に、メモリブロックは、第２リフレッシュ操作を実行する。

しかしながら、競合が生じた時、図７Ｃに示すように、リフレッシュコントローラ４００は、第１リフレッシュ信号ＣＢＲＳＬＯＴを高論理レベルの時間に延長して、次のリフレッシュ動作信号ＲＦＩＰの時間点で第１リフレッシュ操作を実行できるようにする。したがって、第１リフレッシュ操作の機会は減少しない。

同様に、リフレッシュ動作信号ＲＦＩＰのパルスがＰ７１の時も、リフレッシュコントローラ４００は、第１リフレッシュ信号ＣＢＲＳＬＯＴを高論理レベルの時間に延長して、次のリフレッシュ動作信号ＲＦＩＰの時間点で第１リフレッシュ操作を実行できるようにする。

説明すべきこととして、1つの実施形態において、ＲＨＲ状態制御回路は、さらに、ワード線のアクセス回数に基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴを調整することができる。例を挙げて説明すると、図８は、本発明の１つの実施形態に係るＲＨＲ状態制御回路５００の回路概略図である。ＲＨＲ間引き回路５１０は、第２クロックＲＨＲＣＬＫ、第２リフレッシュ信号ＲＨＲＳＬＯＴ、および各メモリブロック１４０＿１～１４０＿Ｎに対応する作用中信号ＡＣＴに基づいて、第３クロックＲＨＲＣＬＫＤを生成することができる。そのうち、ＲＨＲ間引き回路５１０は、各メモリブロック１４０＿１～１４０＿Ｎの作用中信号ＡＣＴをカウントして、ワード線のアクセス回数を得ることができる。

ＲＨＲＳＬＯＴ発生回路５２０は、ＲＨＲ間引き回路５１０に接続される。ＲＨＲＳＬＯＴ発生回路５２０は、第３クロックＲＨＲＣＬＫＤに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成し、且つ温度信号ＴＳ２および第２リフレッシュ設定情報ＴＭＲＨＲに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴの出力間隔を調整することができる。

説明すべきこととして、１つの実施形態において、各メモリブロックに対し、対応するリフレッシュコントローラをさらに配置してもよい。本分野の技術者が本発明をさらに理解できるよう、以下に１つの実施例を挙げて、詳しく説明する。

図９は、本発明の１つの実施形態に係る半導体メモリ装置６００の概略図である。半導体メモリ装置６００は、温度センサ６１０と、モードレジスタ及びＯＴＰブロック６２０と、メモリブロック６４０＿１～６４０＿Ｎと、コマンドデコーダ６５０とを含む。本実施形態では、各メモリブロック６４０＿１～６４０＿Ｎにおいていずれも１つのリフレッシュコントローラがあり、制御を行う構造を採用する。

温度センサ６１０、モードレジスタ及びＯＴＰブロック６２０、カラムアドレスカウンタ及びラッチ６５４、バンクアドレス制御ロジック６５６、アドレス入力バッファ６６１、アドレスデコーダ６６２、コマンド入力バッファ６６３、クロック入力バッファ６６４、内部クロック発生器６６５、内部電源回路６６６、ＤＱ入出力バッファ６６７と、アドレス端子６７１と、コマンド端子６７２と、クロック端子６７３と、データ端子６７４と、データマスク端子６７５と、電源供給端子６７６と、電源供給端子６７７と、ＧＩＯ及びＧＩＯゲート制御６８０の操作方法は、それぞれ上述した半導体メモリ装置１００の中の対応する部材と同じ、または類似するため、操作方法については説明を省略する。

上述した実施形態と異なるのは、リフレッシュコマンドを指示するコマンド信号ＣＯＭを受信した時にコマンドデコーダ６５０がリフレッシュ動作信号ＲＦＩＰ＿１～ＲＦＩＰ＿Ｎの生成を開始し、且つそれぞれメモリブロック６４０＿１～６４０＿Ｎの中に提供できることである。

以下、本実施形態におけるメモリブロックの詳しい構造について、例を挙げて説明する。図１０は、本発明の１つの実施形態に係るメモリブロック６４０＿ｉの概略図である。図１０に示すように、メモリブロック６４０＿ｉは、リフレッシュコントローラ７１０と、ＯＲゲート７２０と、ＡＮＤゲート７２２と、ＡＮＤゲート７３０と、インバータ７３２と、ＡＮＤゲート７３４と、ＲＨＡ検出回路７４０と、アドレスＭＵＸ７５０と、ロウデコーダ及びメモリブロック制御７６０と、カラムデコーダ７７０と、ＬＩＯゲート制御及びＤＭ制御ロジック７７２と、センスアンプ７７４と、ワードドライバ７８０と、メモリセルアレイ７９０とを含む。

リフレッシュコントローラ７１０は、リフレッシュ動作信号ＲＦＩＰ＿ｉに基づいて、それぞれ第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴを出力することができる。リフレッシュコントローラ７１０は、第１リフレッシュ設定情報ＴＭＲＳおよび温度信号ＴＳに基づいて、第１リフレッシュ信号ＣＢＲＳＬＯＴの出力間隔を調整し、第２リフレッシュ設定情報ＴＭＲＨＲおよび温度信号ＴＳに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴを調整することができる。さらに、リフレッシュコントローラ７１０は、調整後の第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴに基づいて、ＣＢＲリフレッシュアドレスＲＦＡを生成することができる。

ＯＲゲート７２０の第１入力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴに接続され、ＯＲゲート７２０の第２入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。ＡＮＤゲート７２２の第１入力端子は、リフレッシュ動作信号ＲＦＩＰ＿ｉに接続され、ＡＮＤゲート７２２の第２入力端子は、ＯＲゲート７２０の出力端子に接続され、ＡＮＤゲート７２２の出力端子は、有効リフレッシュ信号ＲＦＥＸＥを生成する。有効リフレッシュ信号ＲＦＥＸＥは、実際に実行されたオートリフレッシュのリフレッシュ操作（ＣＢＲリフレッシュおよびロウハンマーリフレッシュを含む）を指示することができる。

ＡＮＤゲート７３０の第１入力端子は、リフレッシュ動作信号ＲＦＩＰ＿ｉに接続され、ＡＮＤゲート７３０の第２入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続され、且つＡＮＤゲート７３０の出力端子においてロウハンマー信号ＲＨＲを生成する。

インバータ７３２の入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。ＡＮＤゲート７３４の第１入力端子は、インバータ７３２の出力端子に接続される。ＡＮＤゲート７３４の第２入力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴに接続される。ＡＮＤゲート７３４の第３入力端子は、リフレッシュ動作信号ＲＦＩＰ＿ｉに接続される。ＡＮＤゲート７３４の出力端子は、選択信号ＣＢＲを生成する。

ＲＨＡ検出回路７４０は、ＡＮＤゲート７３０の出力端子に接続される。ＲＨＡ検出回路７４０は、作用中信号ＡＣＴ、プリチャージ信号ＰＲＥＣ、およびロウハンマー信号ＲＨＲに反応して、第２ロウアドレスＸＡＤＤ２を分析し、ロウハンマーリフレッシュアドレスＲＨＡを生成することができる。具体的に説明すると、ＲＨＡ検出回路７４０は、前の第２ロウアドレスＸＡＤＤ２に基づいて、メモリセルアレイ７９０内のワード線ＷＬへのアクセスを監視するとともに、所定期間内に所定回数出現したアクセスを検出して、所定回数出現したアクセスのアドレスと隣接するアドレスを計算し、ロウハンマーリフレッシュアドレスＲＨＡとすることができる。

メモリブロック６４０＿ｉ内のリフレッシュコントローラ７１０は、リフレッシュ動作信号ＲＦＩＰ＿ｉに基づいて、それぞれ第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴを出力することができる。リフレッシュコントローラ７１０は、第１リフレッシュ設定情報ＴＭＲＳおよび温度信号ＴＳに基づいて、第１リフレッシュ信号ＣＢＲＳＬＯＴの出力間隔を調整し、第２リフレッシュ設定情報ＴＭＲＨＲおよび温度信号ＴＳに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴを調整することができる。さらに、リフレッシュコントローラ７１０は、調整後の第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴに基づいて、ＣＢＲリフレッシュアドレスＲＦＡを生成することができる。

アドレスＭＵＸ７５０の第１入力端子は、アドレスデコーダ６６２からのアドレスデータＸＡＤＤに接続され、アドレスＭＵＸ７５０の第２入力端子は、リフレッシュコントローラ７１０からのＣＢＲリフレッシュアドレスＲＦＡに接続され、アドレスＭＵＸ７５０の第３入力端子は、ロウハンマーリフレッシュアドレスＲＨＡに接続される。アドレスＭＵＸ７５０は、選択信号ＣＢＲおよびロウハンマー信号ＲＨＲに基づいて、アドレスデータＸＡＤＤ、ＣＢＲリフレッシュアドレスＲＦＡ、またはロウハンマーリフレッシュアドレスＲＨＡを第２ロウアドレスＸＡＤＤ２として選択し、出力する。

図１０を参照すると、選択信号ＣＢＲが低論理レベルに等しく、且つロウハンマー信号ＲＨＲが低論理レベルに等しい時は、一般的な読み出し、または書き込み操作を示すため、アドレスＭＵＸ７５０は、データアドレスＸＤＡＤＤ（外部入力アドレス）をブロックアクセスアドレスＢＡＤＤとして提供する。選択信号ＣＢＲが高論理レベルに等しく、且つロウハンマー信号ＲＨＲが低論理レベルに等しい時は、ＣＢＲリフレッシュのリフレッシュ操作を示すため、アドレスＭＵＸ７５０は、リフレッシュコントローラ７１０が計算したＣＢＲリフレッシュアドレスＲＦＡをブロックアクセスアドレスＢＡＤＤとする。選択信号ＣＢＲが低論理レベルに等しく、且つロウハンマー信号ＲＨＲが高論理レベルに等しい時は、ロウハンマーリフレッシュのリフレッシュ操作を示すため、アドレスＭＵＸ７５０は、ロウハンマーリフレッシュアドレスＲＨＡをブロックアクセスアドレスＢＡＤＤとする。

図１０に示した回路配置方式のように、第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴを同時に出力した時、メモリブロック６４０＿ｉは、第１リフレッシュ操作および第２リフレッシュ操作のうちの１つを実行することができる。具体的に説明すると、第２リフレッシュ信号ＲＨＲＳＬＯＴを出力した時、第１リフレッシュ信号ＣＢＲＳＬＯＴも同時に出力するかどうかに関わらず、ＡＮＤゲート７３０、インバータ７３２、ＡＮＤゲート７３４の配置により、いずれもアドレスＭＵＸ７５０は、ロウハンマーリフレッシュアドレスＲＨＡを第２アドレスＸＡＤＤ２として選択して出力し、第２リフレッシュ操作を実行することができる。

ロウデコーダ及びメモリブロック制御７６０、カラムデコーダ７７０、ＬＩＯゲート制御及びＤＭ制御ロジック７７２、センスアンプ７７４、ワードドライバ７８０、およびメモリセルアレイ７９０の操作方法については、それぞれ上述した半導体メモリ装置１００における対応する部材と同じ、または類似するため、操作方法については説明を省略する。

本実施形態では、各メモリブロック６４０＿１～６４０＿Ｎにおいていずれも１つのリフレッシュコントローラがあり、制御を行う構造を採用するが、第１リフレッシュ信号ＣＢＲＳＬＯＴおよび第２リフレッシュ信号ＲＨＲＳＬＯＴの操作方法は、上述した実施形態と特に差がない。したがって、本分野において通常の知識を有する者であれば、図３、図６、および図８に示した回路配置方式を半導体メモリ装置６００に応用することが可能である。

我々は、再度例を挙げて、ＣＢＲ間引き回路の内部構造について説明する。図１１Ａは、本発明の１つの実施形態に係るＣＢＲ間引き回路８００の概略図である。図１１Ａに示すように、ＣＢＲ間引き回路８００は、周期カウンタ８１０と、セット信号発生器８２０と、リセット信号発生器８３０と、インバータ８４０と、ＮＡＮＤゲート８５０と、フリップフロップ８６０と、インバータ８７０とを含む。ＣＢＲ間引き回路８００の構造は、図３のＣＢＲ間引き回路３１０および図６のＣＢＲ間引き回路４１０を適用することができる。

周期カウンタ８１０は、第１クロックＣＢＲＣＬＫをカウントして、カウント値ＣＮＴ１を生成する。さらに、周期カウンタ８１０は、リセット信号ＲＥＳＥＴ１において制御され、もう一度カウントを行う。セット信号発生器８２０は、周期カウンタ８１０に接続される。セット信号発生器８２０は、温度信号ＴＳ２および第１リフレッシュ設定情報ＴＭＲＳに基づいて、セット値Ｄ１を決定することができる。カウント値ＣＮＴ１がセット値Ｄ１から別の値に変わった時、セット信号発生器８２０は、セット信号ＳＥＴ１を生成する。リセット信号発生器８３０は、周期カウンタ８１０に接続される。リセット信号発生器８３０は、温度信号ＴＳ２および第１リフレッシュ設定情報ＴＭＲＳに基づいて、セット値Ｄ２を決定することができる。カウント値ＣＮＴ１がセット値Ｄ２から別の値に変わった時、リセット信号発生器８３０は、リセット信号ＲＥＳＥＴ２を生成する。

インバータ８４０の入力端子は、リセット信号ＲＥＳＥＴ２に接続される。ＮＡＮＤゲート８５０の第１入力端子は、インバータ８４０の出力端子に接続され、ＮＡＮＤゲート８５０の第２入力端子は、起動信号ＰＷＲに接続され、且つＮＡＮＤゲート８５０の出力端子においてリセット信号ＲＥＳＥＴ１を生成する。フリップフロップ８６０は、セット信号発生器８２０およびＮＡＮＤゲート８５０に接続される。フリップフロップ８６０は、セット信号ＳＥＴ１およびリセット信号ＲＥＳＥＴ１に基づいて、出力端子の論理レベルを変更することができる。さらに、インバータ８７０の出力端子は、フリップフロップ８６０の出力端子に接続され、インバータ８７０の出力端子は、第１リフレッシュ信号ＣＢＲＳＬＯＴを生成する。

図１１Ｂは、本発明の１つの実施形態に係るＣＢＲ間引き回路の動作波形の範例である。図１１Ａおよび図１１Ｂを同時に参照して、本実施形態のリフレッシュ操作について説明する。

図１１Ｂに示すように、電源を投入した時（つまり、時間点Ｔ１）、電源電圧ＶＤＤが上がる。これに反応して、電源投入に関連する信号が活性化される。例えば、電源電圧ＶＤＤが所定の安定電位に達した時、起動信号ＰＷＲが０から１（有効）になる。続いて、起動信号ＰＷＲが活性化された時、初期化期間に入って、リセット信号ＲＥＳＥＴ１が１から０に変わる。リセット信号ＲＥＳＥＴ１は、周期カウンタ８１０およびフリップフロップ８６０に提供できるだけでなく、他の関連回路にも提供して、リセット操作を行うことができる。リセット操作中、第１リフレッシュ信号ＣＢＲＳＬＯＴを１（有効）にセットするだけでなく、例えば、さらにＣＢＲカウンタのＣＢＲリフレッシュアドレスＲＦＡも０（カウント停止）にリセットする。

続いて、時間点Ｔ１の後、コマンドデコーダは、自身の設定通り、リフレッシュコマンドを指示するコマンド信号ＣＯＭを定期的に提供し始めるため、第１クロックＣＢＲＣＬＫを定期的に生成し始める。しかし、周期カウンタ８１０の第１クロックＣＢＲＣＬＫに対するカウントが閾値（例えば、閾値ｘ＝１２８）よりも小さい時、この回路（ＣＢＲ間引き回路８００）は、リセット状態から停止したままとなる。つまり、しばらくの間（初期動作）、リフレッシュ操作を実行しない。本実施形態において、リフレッシュ操作は、データ保持だけでなく、各回路をリセットするためにも使用される。

第１クロックＣＢＲＣＬＫを生成し続け、且つ周期カウンタ８１０の第１クロックＣＢＲＣＬＫに対するカウントが閾値に達した時（つまり、時間点Ｔ２）、周期カウンタ８１０は、停止状態が解除され、生成されるカウント値ＣＮＴ１が増え始める。これに反応して、カウント値ＣＮＴ１が０（つまり、セット値Ｄ１）から１に増加した時、セット信号発生器８２０は、セット信号ＳＥＴ１のパルスを生成する。フリップフロップ８６０の出力端子の論理レベルが１になり、第１リフレッシュ信号ＣＢＲＳＬＯＴを０（無効）にする。これにより、第１クロックＣＢＲＣＬＫをスキップできるようになり、第１リフレッシュ信号ＣＢＲＳＬＯＴを０で保持する。

しかし、カウント値ＣＮＴ１が３に達して（つまり、セット値Ｄ２）ちょうど変化しようとしている時（つまり、時間点Ｔ３）、リセット信号発生器８３０は、リセット信号ＲＥＳＥＴ２を生成する。これに伴い、インバータ８４０およびＮＡＮＤゲート８５０の配置により、リセット信号ＲＥＳＥＴ１を生成する。リセット信号ＲＥＳＥＴ１は、フリップフロップ８６０をリセットする。フリップフロップ８６０の出力端子の論理レベルが０になり、第１リフレッシュ信号ＣＢＲＳＬＯＴを１（有効）にする。同時に、カウント値ＣＮＴ１が４になる前に、周期カウンタ８１０がリセット信号ＲＥＳＥＴ１によりリセットされるため、カウント値ＣＮＴ１が０にリセットされる。これにより、リフレッシュ間隔調整を一時停止するため、この時の第１クロックＣＢＲＣＬＫをスキップしない。

同様にして、第１クロックＣＢＲＣＬＫを生成し続けると、周期カウンタ８１０は、カウント値ＣＮＴ１を０から１に増やす。これに反応して、セット信号発生器８２０は、セット信号ＳＥＴ１のパルスを生成する。フリップフロップ８６０の出力端子の論理レベルが１になり、第１リフレッシュ信号ＣＢＲＳＬＯＴを０（無効）にする。これにより、リフレッシュ間隔調整を再び起動して、第１クロックＣＢＲＣＬＫをスキップし、第１リフレッシュ信号ＣＢＲＳＬＯＴを０で保持する。

その後、上記の操作を繰り返し実行する。本実施形態において、リフレッシュ周期が４倍に延長される（リフレッシュスキップ率＝３／４）。

我々は、再度例を挙げて、ＲＨＲＳＬＯＴ発生回路の内部構造について説明する。図１２Ａは、本発明の１つの実施形態に係るＲＨＲＳＬＯＴ発生回路９００の概略図である。ＲＨＲＳＬＯＴ発生回路９００の構造は、図８のＲＨＲＳＬＯＴ発生回路５２０を適用することができる。

周期カウンタ９１０は、第３クロックＲＨＲＣＬＫＤをカウントしてカウント値ＣＮＴ２を生成する。さらに、周期カウンタ９１０は、リセット信号ＲＥＳＥＴ３において制御され、もう一度カウントを行う。セット信号発生器９２０は、周期カウンタ９１０に接続される。セット信号発生器９２０は、温度信号ＴＳ２および第２リフレッシュ設定情報ＴＭＲＨＲに基づいて、セット値Ｄ３を決定することができる。カウント値ＣＮＴ２がセット値Ｄ３から別の値に変わった時、セット信号発生器９２０は、セット信号ＳＥＴ２を生成する。リセット信号発生器９３０は、周期カウンタ９１０に接続される。リセット信号発生器９３０は、温度信号ＴＳ２および第２リフレッシュ設定情報ＴＭＲＨＲに基づいて、セット値Ｄ４を決定することができる。カウント値ＣＮＴ２がセット値Ｄ４から別の値に変わった時、リセット信号発生器９３０は、リセット信号ＲＥＳＥＴ４を生成する。

インバータ９４０の入力端子は、リセット信号ＲＥＳＥＴ４に接続される。ＮＡＮＤゲート９５０の第１入力端子は、インバータ９４０の出力端子に接続され、ＮＡＮＤゲート９５０の第２入力端子は、起動信号ＰＷＲに接続され、且つＮＡＮＤゲート９５０の出力端子においてリセット信号ＲＥＳＥＴ３を生成する。フリップフロップ９６０は、セット信号発生器９２０およびＮＡＮＤゲート９５０に接続される。フリップフロップ９６０は、セット信号ＳＥＴ２およびリセット信号ＲＥＳＥＴ３に基づいて、出力端子の論理レベルを変更することができる。さらに、バッファゲート９７０の入力端子は、フリップフロップ９６０の出力端子に接続され、バッファゲート９７０の出力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。

図１２Ｂは、本発明の１つの実施形態に係るＲＨＲＳＬＯＴ発生回路の動作波形の範例である。図１２Ａおよび図１２Ｂを同時に参照して、本実施形態のリフレッシュ操作について説明する。

図１２Ｂに示すように、電源を投入した時（つまり、時間点Ｔ４）、電源電圧ＶＤＤが上がる。これに反応して、電源投入に関連する信号が活性化される。例えば、電源電圧ＶＤＤが所定の安定電位に達した時、起動信号ＰＷＲは、０から１（有効）になる。続いて、起動信号ＰＷＲが活性化された時、初期化期間に入って、リセット信号ＲＥＳＥＴ３が１から０に変わり、リセットするためのパルス信号になる。リセット信号ＲＥＳＥＴ３は、周期カウンタ９１０およびフリップフロップ９６０に提供できるだけでなく、他の関連回路にも提供して、起動時にリセット操作を行うことができる。

続いて、時間点Ｔ４の後、制御信号発生器は、自身の設定通り、リフレッシュコマンドを指示するコマンド信号ＣＯＭを定期的に提供し始めるため、第３クロックＲＨＲＣＬＫＤを定期的に生成し始める。

初期化期間が終了して（つまり、時間点Ｔ５）、カウント値ＣＮＴ２がｆｅ（セット値Ｄ３）からｆｆに増加した時、セット信号発生器９２０は、セット信号ＳＥＴ２のパルスを生成する。フリップフロップ９６０の出力端子の論理レベルが１になり、第２リフレッシュ信号ＲＨＲＳＬＯＴを１（有効）にする。

しかし、カウント値ＣＮＴ１がｆｆに達して（つまり、セット値Ｄ４）ちょうど変化しようとしている時、リセット信号発生器９３０は、リセット信号ＲＥＳＥＴ４を生成する。これに伴い、インバータ９４０およびＮＡＮＤゲート９５０の配置により、リセット信号ＲＥＳＥＴ３を生成する。リセット信号ＲＥＳＥＴ３は、フリップフロップ９６０をリセットする。フリップフロップ９６０の出力端子の論理レベルが０になり、第２リフレッシュ信号ＲＨＲＳＬＯＴを０（無効）にする。

同様にして、第３クロックＲＨＲＣＬＫＤを生成し続けると、周期カウンタ９１０は、カウント値ＣＮＴ２をｆから１０に増やす。これに反応して、セット信号発生器９２０は、セット信号ＳＥＴ２のパルスを生成する。フリップフロップ９６０の出力端子の論理レベルが１になり、第２リフレッシュ信号ＲＨＲＳＬＯＴを１（有効）にする。これにより、再び第３クロックＲＨＲＣＬＫＤを割込み、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。その後、上記の操作を繰り返し実行することができる。

我々は、再度例を挙げて、ＲＨＲ間引き回路の内部構造について説明する。図１３Ａは、本発明の１つの実施形態に係るＲＨＲ間引き回路１０００の概略図である。ＲＨＲ間引き回路１０００の構造は、図８のＲＨＲ間引き回路５１０を適用することができる。

遅延回路（Ｄｅｌａｙ）１０２０の入力端子は、第２クロックＲＨＲＣＬＫに接続される。インバータ１０３０の入力端子は、遅延回路１０２０の出力端子に接続される。ＮＡＮＤゲート１０４０の第１入力端子は、インバータ１０３０の出力端子に接続され、ＮＡＮＤゲート１０４０の第２入力端子は、起動信号ＰＷＲに接続される。フリップフロップ１０５０の第１制御端子は、作用中信号ＡＣＴに接続され、フリップフロップ１０５０の第２制御端子は、ＮＡＮＤゲート１０４０の出力端子に接続される。フリップフロップ１０５０の出力端子は、第１イネーブル信号ＡＥｎを提供するために使用される。

インバータ１０６０の入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。遅延回路１０７０の入力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴに接続される。ＡＮＤゲート１０８０の第１入力端子は、インバータ１０６０の出力端子に接続され、ＡＮＤゲート１０８０の第２入力端子は、遅延回路１０７０の出力端子に接続される。インバータ１０９０の入力端子は、起動信号ＰＷＲに接続される。フリップフロップ１１００の第１制御端子は、ＡＮＤゲート１０８０の出力端子に接続され、フリップフロップ１１００の第２制御端子は、インバータ１０９０の出力端子に接続される。フリップフロップ１１００の出力端子は、第２イネーブル信号ＰＥｎを提供するために使用される。

インバータ１１１０の入力端子は、フリップフロップ１０５０の出力端子に接続され、第１イネーブル信号ＡＥｎを受信する。ＮＡＮＤゲート１１２０の第１入力端子は、インバータ１１１０の出力端子に接続され、ＮＡＮＤゲート１１２０の第２入力端子は、フリップフロップ１１００の出力端子に接続され、第２イネーブル信号ＰＥｎを受信する。ＮＡＮＤゲート１１２０の出力端子は、第３イネーブル信号Ｅｎを提供するために使用される。ＡＮＤゲート１１３０の第１入力端子は、ＮＡＮＤゲート１１２０の出力端子に接続され、第３イネーブル信号Ｅｎを受信し、ＡＮＤゲート１１３０の第２入力端子は、第２クロックＲＨＲＣＬＫに接続され、ＡＮＤゲート１１３０の出力端子は、第３クロックＲＨＲＣＬＫＤを生成する。図１３に示した回路配置方式に基づき、ＲＨＲ間引き回路の機能を実現することができる。

図１３Ｂは、本発明の１つの実施形態に係るＲＨＲ間引き回路１０００の動作波形の範例である。図１３Ａおよび図１３Ｂを同時に参照して、本実施形態のリフレッシュ操作について説明する。

図１３Ｂに示すように、電源を投入した時（つまり、時間点Ｔ６）、電源電圧ＶＤＤが上がる。これに反応して、電源投入に関連する信号が活性化される。例えば、電源電圧ＶＤＤが所定の安定電位に達した時、起動信号ＰＷＲは、０から１（有効）になる。続いて、起動信号ＰＷＲが活性化された時、初期化期間に入る。初期動作において、作用中信号ＡＣＴが活性化されなくても、第３イネーブル信号Ｅｎも１に固定されるため、この時、ロウハンマーリフレッシュ（ＲＨＲ）の間引きはまだ開始されない。

続いて、時間点Ｔ７の後、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成し始める。時間点Ｔ８において、フリップフロップ１１００は、第２イネーブル信号ＰＥｎを１に引き上げる。これに反応して、第３イネーブル信号Ｅｎは、１に固定されず、第１イネーブル信号ＡＥｎに反応して動作を開始する。このように、作用中信号ＡＣＴが活性化を停止した時、第３クロックＲＨＲＣＬＫＤの生成も停止するため、これにより、ＲＨＲ割込み率が変化する（図１３Ｂにおいて、例えば、ＲＨＲ割込み率１／（１６＋１）から１／（１８＋１）に低下する）。

説明すべきこととして、１つの実施形態において、ＲＨＲ状態制御回路においてもＲＨＲＳＬＯＴ発生回路を第１ステージとすることができる。図１４は、本発明の１つの実施形態に係るＲＨＲ状態制御回路１２００の概略図である。ＲＨＲＳＬＯＴ発生回路１２１０は、第２クロックＲＨＲＣＬＫに基づいて、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅを生成し、且つ温度信号ＴＳ２および第２リフレッシュ設定情報ＴＭＲＨＲに基づいて、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅの出力間隔を調整する。

ＲＨＲ間引き回路１２２０は、ＲＨＲＳＬＯＴ発生回路１２１０に接続される。ＲＨＲ間引き回路１２２０は、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅ、対応するメモリブロックの作用中信号ＡＣＴ、およびプリチャージ信号ＰＲＥＣに基づいて、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。説明すべきこととして、プリチャージ信号ＰＲＥＣは、例えば、ビット線のプリチャージを開始しようとした時に生成されるパルス信号である。制御信号発生器がプリチャージのコマンドを受信した時、プリチャージ信号ＰＲＥＣを生成することができる。

我々は、再度例を挙げて、ＲＨＲ間引き回路の内部構造について説明する。図１５Ａは、本発明の１つの実施形態に係るＲＨＲ間引き回路１３００の回路概略図である。ＲＨＲ間引き回路１３００の構造は、図１４のＲＨＲ間引き回路１２２０を適用することができる。

ＡＣＫクロック発生器１３１０は、作用中信号ＡＣＴ、プリチャージ信号ＰＲＥＣ、温度信号ＴＳ２、および起動信号ＰＷＲに基づいて、実行信号ＡＣＫを生成することができる。ＷＬ活性時間カウンタ１３２０は、ＡＣＫクロック発生器１３１０に接続される。ＷＬ活性時間カウンタ１３２０は、実行信号ＡＣＫをカウントして、第１イネーブル信号ＡＥｎを生成し、且つリセット信号ＲＥＳＥＴ５において制御され、もう一度カウントを行う。

インバータ１３３０の入力端子は、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅに接続される。遅延回路１３４０の入力端子は、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅに接続される。ＡＮＤゲート１３５０の第１入力端子は、インバータ１３３０の出力端子に接続され、ＡＮＤゲート１３５０の第２入力端子は、遅延回路１３４０の出力端子に接続され、ＡＮＤゲート１３５０の出力端子は、リセット信号ＲＥＳＥＴ５を生成する。

インバータ１３６０の入力端子は、起動信号ＰＷＲに接続される。フリップフロップ１３７０の第１制御端子は、リセット信号ＲＥＳＥＴ５に接続され、フリップフロップ１３７０の第２制御端子は、インバータ１３６０の出力端子に接続される。フリップフロップ１３７０の出力端子は、第２イネーブル信号ＰＥｎを提供するために使用される。

インバータ１３８０の入力端子は、ＷＬ活性時間カウンタ１３２０の出力端子に接続され、第１イネーブル信号ＡＥｎを受信する。ＮＡＮＤゲート１３９０の第１入力端子は、インバータ１３８０の出力端子に接続され、ＮＡＮＤゲート１３９０の第２入力端子は、フリップフロップ１３７０の出力端子に接続され、第２イネーブル信号ＰＥｎを受信する。ＮＡＮＤゲート１３９０の出力端子は、第３イネーブル信号Ｅｎを提供するために使用される。ＡＮＤゲート１４００の第１入力端子は、ＮＡＮＤゲート１３９０の出力端子に接続され、ＡＮＤゲート１４００の第２入力端子は、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅに接続され、ＡＮＤゲート１４００の出力端子は、第２リフレッシュ信号ＲＨＲＳＬＯＴを生成する。図１５Ａに示した回路配置方式に基づき、ＲＨＲ間引き回路の機能を実現することができる

図１５Ｂは、本発明の１つの実施形態に係るＲＨＲ間引き回路１３００の動作波形の範例である。図１５Ａおよび図１５Ｂを同時に参照して、本実施形態のリフレッシュ操作について説明する。

図１５Ｂに示すように、電源を投入した時（つまり、時間点Ｔ９）、電源電圧ＶＤＤが上がる。これに反応して、電源投入に関連する信号が活性化される。例えば、電源電圧ＶＤＤが所定の安定電位に達した時、起動信号ＰＷＲは、０から１（有効）になる。続いて、起動信号ＰＷＲが活性化された時、初期化期間に入る。初期動作において、作用中信号ＡＣＴが活性化されなくても、第３イネーブル信号Ｅｎも１に固定されるため、この時、ロウハンマーリフレッシュ（ＲＨＲ）の間引きはまだ開始されない。

続いて、時間点Ｔ１０の後、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅを生成し始める。時間点Ｔ１１において、フリップフロップ１３７０は、第２イネーブル信号ＰＥｎを１に引き上げる。これに反応して、第３イネーブル信号Ｅｎは、１に固定されないため、第１イネーブル信号ＡＥｎに反応して動作を開始する。このように、ＷＬ活性時間カウンタ１３２０の作用中信号ＡＣＴに対するカウントが設定した閾値に達していない時、第３リフレッシュ信号ＲＨＲＳＬＯＴＰｒｅを受信しても、第２リフレッシュ信号ＲＨＲＳＬＯＴの生成を停止する。

我々は、再度例を挙げてＡＣＫクロック発生器の内部構造について説明する。図１６Ａは、本発明の１つの実施形態に係るＡＣＫクロック発生器１５００の概略図である。ＡＣＫクロック発生器１５００の構造は、図１５のＡＣＫクロック発生器１３１０を適用することができる。

インバータ１５１０の入力端子は、プリチャージ信号ＰＲＥＣに接続される。ＮＡＮＤゲート１５２０の第１入力端子は、インバータ１５１０の出力端子に接続され、ＮＡＮＤゲート１５２０の第２入力端子は、起動信号ＰＷＲに接続される。フリップフロップ１５３０の第１制御端子は、作用中信号ＡＣＴに接続され、フリップフロップ１５３０の第２制御端子は、ＮＡＮＤゲート１５２０の出力端子に接続される。フリップフロップ１５３０の出力端子は、第４イネーブル信号ＥｎＰを提供するために使用される。

インバータ１５４０の入力端子は、フリップフロップ１５３０の出力端子に接続され、第４イネーブル信号ＥｎＰを受信する。ＮＡＮＤゲート１５５０の第１入力端子は、インバータ１５４０の出力端子に接続され、ＮＡＮＤゲート１５５０の第２入力端子は、インバータ１５５２の出力端子に接続される。ＮＡＮＤゲート１５５０の出力端子は、第５イネーブル信号ＥｎＳを提供するために使用される。発振器１５６０の入力端子は、ＮＡＮＤゲート１５５０の出力端子に接続され、第５イネーブル信号ＥｎＳを受信し、発振器１５６０の制御端子は、温度信号ＴＳ２および発振情報ＴＭＲＨＯＳＣに接続され、発振器１５６０の出力端子は、発振信号ＯＳＣを生成し、且つインバータ１５５２の入力端子および遅延回路１５６２の入力端子に接続される。遅延回路１５６２の出力端子は、発振信号ＯＳＣＤを提供するために使用される。

遅延回路１５７０の入力端子は、遅延回路１５６２の出力端子に接続され、発振信号ＯＳＣＤを受信する。インバータ１５８０の入力端子は、遅延回路１５７０の出力端子に接続される。ＮＡＮＤゲート１５９０の第１入力端子は、発振信号ＯＳＣＤに接続され、ＮＡＮＤゲート１５９０の第２入力端子は、インバータ１５８０の出力端子に接続され、ＮＡＮＤゲート１５９０の出力端子は、実行信号ＡＣＫＦを生成することができる。

インバータ１６００の入力端子は、作用中信号ＡＣＴに接続される。ＮＡＮＤゲート１６１０の第１入力端子は、インバータ１６００の出力端子に接続され、ＮＡＮＤゲート１６１０の第２入力端子は、ＮＡＮＤゲート１５９０の出力端子に接続され、実行信号ＡＣＫＦを受信し、ＮＡＮＤゲート１６１０の出力端子は、実行信号ＡＣＫを生成することができる。

図１６Ｂは、本発明の１つの実施形態に係るＡＣＫクロック発生器１５００の動作波形の範例である。図１６Ａおよび図１６Ｂを同時に参照して、本実施形態のリフレッシュ操作について説明する。

図１６Ｂに示すように、時間点Ｔ１２において活性化を指示するコマンド信号ＣＯＭを受信し、且つ時間点Ｔ１３において書き込み操作を指示するコマンド信号ＣＯＭを受信する状況において、フリップフロップ１５３０は、作用中信号ＡＣＴを受信することができる。図１６Ａに示した回路配置により、発振器１５６０は、発振信号ＯＳＣを生成して、ＮＡＮＤゲート１６１０が対応する実行信号ＡＣＫを生成できるようにする。

これに対し、図１６Ｂに示すように、時間点Ｔ１４においてオートリフレッシュを指示するコマンド信号ＣＯＭを受信する状況において、フリップフロップ１５３０は、作用中信号ＡＣＴを受信しない。このようにして、発振器１５６０は、発振信号ＯＳＣを生成せず、ＮＡＮＤゲート１６１０も実行信号ＡＣＫを生成しない。

また、図１６Ｂに示すように、時間点Ｔ１５において活性化を指示するコマンド信号ＣＯＭを受信し、且つ時間点Ｔ１６において読み出し操作を指示するコマンド信号ＣＯＭを受信する状況においても、フリップフロップ１５３０は、作用中信号ＡＣＴを受信することができる。図１６Ａに示した回路配置により、発振器１５６０は、発振信号ＯＳＣを生成して、ＮＡＮＤゲート１６１０が対応する実行信号ＡＣＫを生成できるようにする。

以上のように、本発明の半導体メモリ装置は、リフレッシュ動作信号に基づいて、それぞれＣＢＲリフレッシュ操作を実行するための信号（第１リフレッシュ信号）およびロウハンマーリフレッシュ操作を実行するための信号（第２リフレッシュ信号）を生成することができる。さらに、本発明では、全ての温度範囲内で、必要十分なリフレッシュの機会を提供することを前提として、ＣＢＲリフレッシュ（第１リフレッシュ）およびロウハンマーリフレッシュ（第２リフレッシュ）の実行サイクルを適切に間引きすることができる。これにより、データ保持能力を確保することができ、消費電力を低減することもできる。

１００、６００ 半導体メモリ装置
１１０、６１０ 温度センサ
１２０、６２０ モードレジスタ及びＯＴＰブロック
１３０、３００、４００、７１０ リフレッシュコントローラ
１４０＿ｉ、１４０＿１～１４０＿Ｎ、６４０＿ｉ、６４０＿１～６４０＿Ｎ メモリブロック
１５０、６５０ コマンドデコーダ
１５２、２５０、７５０ アドレスＭＵＸ
１５４、６５４ カラムアドレスカウンタ及びラッチ
１５６、６５６ バンクアドレス制御ロジック
１６１、６６１ アドレス入力バッファ
１６２、６６２ アドレスデコーダ
１６３、６６３ コマンド入力バッファ
１６４、６６４ クロック入力バッファ
１６５、６６５ 内部クロック発生器
１６６、６６６ 内部電源回路
１６７、６６７ ＤＱ入出力バッファ
１７１、６７１ アドレス端子
１７２、６７２ コマンド端子
１７３、６７３ クロック端子
１７４、６７４ データ端子
１７５、６７５ データマスク端子
１７６、１７７、６７６、６７７ 電源供給端子
１８０、６８０ ＧＩＯ及びＧＩＯゲート制御
２１０、７２０ ＯＲゲート
２２０、２３０、３５０、３８０、４５０、４６０、７２２、７３０、７３４、１０８０、１１３０、１３５０、１４００ ＡＮＤゲート
２４０、７４０ ＲＨＲ検出回路
２６０、７６０ ロウデコーダ及びメモリブロック制御
２７０、７７０ カラムデコーダ
２７２、７７２ ＬＩＯゲート制御及びＤＭ制御ロジック
２７４、７７４ センスアンプ
２８０、７８０ ワードドライバ
２９０、７９０ メモリセルアレイ
３９０、８６０、９６０、１０５０、１１００、１３７０、１５３０ フリップフロップ
３１０、４１０、８００ ＣＢＲ間引き回路
３２０、４２０、５００、１２００ ＲＨＲ状態制御回路
３３０、４３０ ＣＢＲカウンタ
３４０、４４０、９７０ バッファゲート
３７０、８４０、８７０、９４０、１０３０、１０６０、１０９０、１１１０、１３３０、１３６０、１３８０、１５１０、１５４０、１５５２、１５８０、１６００ インバータ
４７０、８５０、９５０、１０４０、１１２０、１３９０、１５２０、１５５０、１５９０、１６１０ ＮＡＮＤゲート
５１０、１０００、１２２０、１３００ ＲＨＲ間引き回路
５２０、９００、１２１０ ＲＨＲＳＬＯＴ発生回路
８１０、９１０ 周期カウンタ
８２０、９２０ セット信号発生器
８３０、９３０ リセット信号発生器
１０２０、１０７０、１３４０、１５６３、１５７０ 遅延回路
１３２０ ＷＬ活性時間カウンタ
１３１０、１５００ ＡＣＫクロック発生器
１５６０ 発振器
ＡＥｎ 第１イネーブル信号
ＡＣＫ 実行信号
ＡＣＴ 作用中信号
ＡＤＤ アドレス信号
ＢＡ ブロックアドレス
ＢＳ＿ｉ、ＢＳ＿１～ＢＳ＿Ｎ ブロック選択信号
ＣＫ、ＣＫＢ 外部クロック信号
ＣＯＭ コマンド信号
ＲＦＡ ＣＢＲリフレッシュアドレス
ＢＡＤＤ ブロックアクセスアドレス
ＣＢＲ 選択信号
ＣＢＲＣＬＫ 第１クロック
ＣＢＲＣＮＴ、ＣＢＲＣＮＴＰ カウント信号
ＣＢＲＳＬＯＴ 第１リフレッシュ信号
ＣＮＴ１、ＣＮＴ２ カウント値
ＤＱ 入力／出力データ
ＤＭ データマスク信号
Ｅｎ 第３イネーブル信号
ＥｎＰ 第４イネーブル信号
ＥｎＳ 第５イネーブル信号
ＩＣＬＫ、ＬＣＬＫ 内部クロック信号
ＭＩＯ メイン入出力線
ＭＲＳ モード信号
ＯＳＣ、ＯＳＣＤ 発振信号
Ｐ４０～Ｐ４３、Ｐ５０、Ｐ５１、Ｐ７０、Ｐ７１ パルス
ＰＥｎ 第２イネーブル信号
ＲＤ 読み出し信号
ＰＲＥＣ プリチャージ信号
ＰＷＲ 起動信号
ＲＥＳＥＴ１～ＲＥＳＥＴ５ リセット信号
ＲＦＥＸＥ 有効リフレッシュ信号
ＲＦＩＰ、ＲＦＩＰ＿ｉ リフレッシュ動作信号
ＲＨＡ ロウハンマーリフレッシュアドレス
ＳＥＴ１、ＳＥＴ２ セット信号
ＲＨＲＣＬＫ 第２クロック
ＥＨＥＣＬＫＤ 第３クロック
ＲＨＲＳＬＯＴ 第２リフレッシュ信号
ＲＨＲＳＬＯＴＰｒｅ 第３リフレッシュ信号
ＳＡＥｎ 感知起動信号
ＳＷ モード切換信号
Ｔ１～Ｔ１７ 時間点
ＴＳ、ＴＳ２ 温度信号
ＴＭＲＨＲ 第２リフレッシュ設定情報
ＴＭＲＳ 第１リフレッシュ設定情報
ｔＲＥＦＩ リフレッシュ間隔
ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ 電源供給電圧
ＶＰＰ、ＶＢＢ、ＶＢＬＨ、ＶＯＤ、ＶＩＮＴ 内部電位
ＷＴ 書き込み信号
ＸＡＤＤ アドレスデータ
ＸＡＤＤ１ 第１ロウアドレス
ＸＲＥＤ 予備のロウアドレス
ＹＡＤＤ、ＹＡＤＤ１ カラムアドレス

Claims (14)

1. 前記半導体メモリ装置内部の装置温度を検出して、対応する温度信号を生成するための温度センサと、
   複数の揮発性メモリセルを有するメモリセルアレイおよび複数のワード線をそれぞれ含み、前記ワード線が、それぞれ前記揮発性メモリセルに接続された複数のメモリブロックと、
   前記温度センサおよび前記メモリブロックに接続され、前記ワード線へのアクセスを監視して、所定期間内に所定回数出現したアクセスを検出するとともに、リフレッシュ操作コマンドに対応するリフレッシュ操作を、第１リフレッシュ操作および第２リフレッシュ操作に分配するリフレッシュコントローラと、
   を含む半導体メモリ装置。
2. 前記第１リフレッシュ操作が、前記装置温度の情報に基づいて、間引きして活性化され、前記第２リフレッシュ操作が、前記ワード線へのアクセス量の情報に基づいて、間引きして活性化され、前記第１リフレッシュ操作および前記第２リフレッシュ操作が同一サイクルにあり、且つ同一サイクルにおいて２つの内部リフレッシュを実行することができない時、前記リフレッシュコントローラを用いて前記サイクル中に１つのリフレッシュ操作を実行し、且つ実行していないリフレッシュ操作を次のサイクルに移して実行するよう制御する請求項１に記載の半導体メモリ装置。
3. 前記第１リフレッシュ操作が、ＣＢＲリフレッシュを実行するためのリフレッシュ操作であり、前記第２リフレッシュ操作が、ロウハンマーリフレッシュを実行するためのリフレッシュ操作である請求項１に記載の半導体メモリ装置。
4. 前記リフレッシュコントローラに接続され、モード信号に基づいて、第１リフレッシュ設定情報および第２リフレッシュ設定情報を生成するモードレジスタ及びＯＴＰブロックをさらに含み、
   前記リフレッシュコントローラが、リフレッシュ動作信号に基づいて、それぞれ第１リフレッシュ信号および第２リフレッシュ信号を出力するとともに、前記第１リフレッシュ設定情報および前記温度信号に基づいて、前記第１リフレッシュ信号の出力間隔を調整し、前記第２リフレッシュ設定情報および前記温度信号に基づいて、前記第２リフレッシュ信号の出力間隔を調整し、
   前記メモリブロックが、前記第１リフレッシュ信号に反応して、前記第１リフレッシュ操作を実行し、前記第２リフレッシュ信号に反応して、前記第２リフレッシュ操作を実行し、
   前記リフレッシュコントローラが、前記第１リフレッシュ信号および前記第２リフレッシュ信号に基づいて、ＣＢＲリフレッシュアドレスを生成するとともに、前記第１リフレッシュ信号および対応する前記第２リフレッシュ信号を同時に出力した時、各前記メモリブロックが、前記第１リフレッシュ操作および前記第２リフレッシュ操作のうちの１つを実行する請求項１に記載の半導体メモリ装置。
5. 前記リフレッシュコントローラおよび前記メモリブロックに接続され、データアドレスおよび前記ＣＢＲリフレッシュアドレスを受信し、且つ前記リフレッシュ動作信号に基づいて、前記データアドレスまたは前記ＣＢＲリフレッシュアドレスを第１ロウアドレスとして選択する第１アドレスＭＵＸをさらに含む請求項４に記載の半導体メモリ装置。
6. 各前記メモリブロックが、
   第１入力端子が前記リフレッシュ動作信号に接続され、第２入力端子が前記第２リフレッシュ信号に接続され、且つ出力端子においてロウハンマー信号を生成するＡＮＤゲートと、
   前記ＡＮＤゲートの出力端子に接続され、作用中信号、前記ロウハンマー信号、および第２ロウアドレスに基づいて、ロウハンマーリフレッシュアドレスを生成するＲＨＡ検出回路と、
   第１入力端子が前記第１ロウアドレスに接続され、第２入力端子が前記ロウハンマーリフレッシュアドレスに接続され、且つ前記ロウハンマー信号に基づいて、前記第１ロウアドレスまたは前記ロウハンマーリフレッシュアドレスを第２ロウアドレスとして選択し、出力する第２アドレスＭＵＸと、
   前記ＲＨＡ検出回路および前記第２アドレスＭＵＸに接続され、前記作用中信号に基づいて、前記第２ロウアドレスをブロックアクセスアドレスとしてラッチし、出力するロウデコーダ及びメモリブロック制御と、
   を含む請求項５に記載の半導体メモリ装置。
7. 前記リフレッシュコントローラが、
   第１クロックに基づいて、前記第１リフレッシュ信号を出力し、且つ前記温度信号、前記第１リフレッシュ設定情報、および前記ＣＢＲリフレッシュアドレスに基づいて、前記第１リフレッシュ信号の出力間隔を調整するＣＢＲ間引き回路と、
   前記ＣＢＲ間引き回路に接続され、第２クロックに基づいて、前記第２リフレッシュ信号を出力し、且つ前記温度信号および前記第２リフレッシュ設定情報に基づいて、前記第２リフレッシュ信号の出力間隔を調整するＲＨＲ状態制御回路と、
   前記ＣＢＲ間引き回路および前記ＲＨＲ状態制御回路に接続され、第１カウント信号に基づいて、前記第１リフレッシュ操作の実行回数をカウントし、前記ＣＢＲリフレッシュアドレスを生成するＣＢＲカウンタと、
   を含む請求項４に記載の半導体メモリ装置。
8. 前記ＲＨＲ状態制御回路が、
   前記第２クロック、前記第２リフレッシュ信号、および作用中信号に基づいて、第３クロックを生成するＲＨＲ間引き回路と、
   前記ＲＨＲ間引き回路に接続され、前記第３クロックに基づいて、前記第２リフレッシュ信号を生成し、且つ前記温度信号および前記第２リフレッシュ設定情報に基づいて、前記第２リフレッシュ信号の出力間隔を調整するＲＨＲＳＬＯＴ発生回路と、
   を含む請求項７に記載の半導体メモリ装置。
9. 前記リフレッシュコントローラに接続され、前記リフレッシュ操作コマンドを受信した時に、前記リフレッシュ動作信号を生成し始めるコマンドデコーダをさらに含む請求項１に記載の半導体メモリ装置。
10. 前記半導体メモリ装置内部の装置温度を検出して、対応する温度信号を生成するための温度センサと、
    前記温度センサに接続され、リフレッシュコントローラ、複数の揮発性メモリセルを有するメモリセルアレイ、および複数のワード線をそれぞれ含み、前記ワード線が、それぞれ前記揮発性メモリセルに接続された複数のメモリブロックと、
    を含み、前記リフレッシュコントローラが、対応する前記ワード線へのアクセスを監視して、所定期間内に所定回数出現したアクセスを検出するとともに、リフレッシュ操作コマンドに対応するリフレッシュ操作を、第１リフレッシュ操作および第２リフレッシュ操作に分配する半導体メモリ装置。
11. 前記リフレッシュコントローラに接続され、モード信号に基づいて、第１リフレッシュ設定情報（ＴＭＲＳ）および第２リフレッシュ設定情報（ＴＭＲＨＲ）を生成するモードレジスタ及びＯＴＰブロックをさらに含み、
    各リフレッシュコントローラが、リフレッシュ動作信号に基づいて、それぞれ第１リフレッシュ信号および第２リフレッシュ信号を出力するとともに、前記第１リフレッシュ設定情報および前記温度信号に基づいて、前記第１リフレッシュ信号の出力間隔を調整し、前記第２リフレッシュ設定情報および前記温度信号に基づいて、前記第２リフレッシュ信号の出力間隔を調整し、
    各メモリブロックが、対応する前記第１リフレッシュ信号に反応して、第１リフレッシュ操作を実行し、且つ対応する前記第２リフレッシュ信号に反応して、第２リフレッシュ操作を実行し、
    前記リフレッシュコントローラが、対応する前記第１リフレッシュ信号および前記第２リフレッシュ信号に基づいて、ＣＢＲリフレッシュアドレスを生成するとともに、前記第１リフレッシュ信号および対応する前記第２リフレッシュ信号を同時に出力した時、対応する前記メモリブロックが、前記第１リフレッシュ操作および前記第２リフレッシュ操作のうちの１つを実行する請求項１０に記載の半導体メモリ装置。
12. 各前記メモリブロックが、
    第１入力端子が前記リフレッシュ動作信号に接続され、第２入力端子が前記第２リフレッシュ信号に接続され、且つ出力端子においてロウハンマー信号を生成する第１ＡＮＤゲートと、
    前記ＡＮＤゲートの出力端子に接続され、作用中信号、前記ロウハンマー信号、およびロウアドレスに基づいて、ロウハンマーリフレッシュアドレスを生成するＲＨＡ検出回路と、
    入力端子が前記第２リフレッシュ信号に接続されたインバータと、
    第１入力端子が前記リフレッシュ動作信号に接続され、第２入力端子が前記第１リフレッシュ信号に接続され、第３入力端子が前記インバータの出力端子に接続され、且つ出力端子において選択信号を生成する第２ＡＮＤゲートと、
    第１入力端子が前記ＣＢＲリフレッシュアドレスに接続され、第２入力端子がデータアドレスに接続され、第３入力端子が前記ロウハンマーリフレッシュアドレスに接続され、且つ前記ロウハンマー信号および前記選択信号に基づいて、前記ＣＢＲリフレッシュアドレス、前記データアドレス、および前記ロウハンマーリフレッシュアドレスのうちの1つを前記ロウアドレスとして選択し、出力するアドレスＭＵＸと、
    前記ＲＨＡ検出回路および前記アドレスＭＵＸに接続され、前記作用中信号に基づいて、前記ロウアドレスをブロックアクセスアドレスとしてラッチし、出力するフリップフロップと、
    を含む請求項１１に記載の半導体メモリ装置。
13. 各リフレッシュコントローラが、
    第１クロックに基づいて、前記第１リフレッシュ信号を出力し、且つ前記温度信号、前記第１リフレッシュ設定情報、および前記ＣＢＲリフレッシュアドレスに基づいて、前記第１リフレッシュ信号の出力間隔を調整するＣＢＲ間引き回路と、
    前記ＣＢＲ間引き回路に接続され、第２クロックに基づいて、前記第２リフレッシュ信号を出力し、且つ前記温度信号および前記第２リフレッシュ設定情報に基づいて、前記第２リフレッシュ信号の出力間隔を調整するＲＨＲ状態制御回路と、
    前記ＣＢＲ間引き回路および前記ＲＨＲ状態制御回路に接続され、第１カウント信号に基づいて、前記第１リフレッシュ操作の実行回数をカウントし、前記ＣＢＲリフレッシュアドレスを生成するＣＢＲカウンタと、
    を含む請求項１１に記載の半導体メモリ装置。
14. 前記ＲＨＲ状態制御回路が、
    前記第２クロックに基づいて、第３リフレッシュ信号を生成し、且つ前記温度信号および前記第２リフレッシュ設定情報に基づいて、前記第３リフレッシュ信号の出力間隔を調整するＲＨＲＳＬＯＴ発生回路と、
    前記ＲＨＲＳＬＯＴ発生回路に接続され、前記第３リフレッシュ信号、対応する作用中信号、およびプリチャージ信号に基づいて、前記第２リフレッシュ信号を生成するＲＨＲ間引き回路と、
    を含む請求項１３に記載の半導体メモリ装置。

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