CN117198359A - 刷新地址产生电路及方法、存储器、电子设备 - Google Patents

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CN117198359A CN202210601863.9A CN202210601863A CN117198359A CN 117198359 A CN117198359 A CN 117198359A CN 202210601863 A CN202210601863 A CN 202210601863A CN 117198359 A CN117198359 A CN 117198359A
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Abstract

本公开涉及半导体技术领域，是关于一种刷新地址产生电路及方法、存储器、电子设备，刷新地址产生电路包括：刷新控制电路和地址产生器，刷新控制电路用于顺序接收多个第一刷新指令并分别进行第一刷新操作，当第一刷新操作的次数小于预设数量值时输出第一时钟信号，以及，当第一刷新操作的次数等于预设数量值n时输出第二时钟信号，n为大于或等于1的正整数，地址产生器耦接刷新控制电路，且预存第一地址并接收第一时钟信号或第二时钟信号，在每一次第一刷新操作期间地址产生器响应于第一时钟信号输出第一待刷新地址，第一待刷新地址包括第一地址，以及，地址产生器响应于第二时钟信号改变第一地址。能够提供同一内存块刷新的刷新地址。

Description

刷新地址产生电路及方法、存储器、电子设备
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种刷新地址产生电路及方法、存储器、电子设备。
背景技术
随着技术的发展和进步，在动态随机存储器在刷新时不仅具有全内存块刷新模式(All Bank Refresh)，在一些动态随机存储器还具有同一内存块刷新(Same BankRefresh)模式。在同一内存块刷新模式时，需要对多个内存块中的同一地址进行刷新。这就需要一种能够实现同一内存块刷新的地址产生电路。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种刷新地址产生电路及方法、存储器、电子设备，进而能够在同一内存块刷新模式时提供刷新地址。
根据本公开的第一方面，提供一种刷新地址产生电路，所述刷新地址产生电路包括：
刷新控制电路，用于顺序接收多个第一刷新指令并分别进行第一刷新操作，当所述第一刷新操作的次数小于预设数量值时输出第一时钟信号，以及，当所述第一刷新操作的次数等于所述预设数量值n时输出第二时钟信号，所述n为大于或等于1的正整数；
地址产生器，耦接所述刷新控制电路，且预存第一地址并接收所述第一时钟信号或所述第二时钟信号，在每一次所述第一刷新操作期间所述地址产生器响应于所述第一时钟信号输出第一待刷新地址，所述第一待刷新地址包括所述第一地址，以及，所述地址产生器响应于所述第二时钟信号改变所述第一地址。
根据本公开的一实施方式，所述刷新控制电路包括：
刷新窗口信号生成电路，接收所述第一刷新指令和刷新窗口复位信号，用于根据所述第一刷新指令和所述刷新窗口复位信号生成刷新窗口信号，所述刷新窗口信号的脉冲持续时间为所述刷新控制电路执行一次刷新操作的窗口时间，所述刷新窗口复位信号用于在一次刷新操作结束后对所述刷新窗口信号生成电路进行复位；
时钟脉冲生成电路，耦接所述刷新窗口信号生成电路，用于在所述时钟脉冲生成电路接收的所述第一刷新指令的数量小于或等于n且第n次所述第一刷新操作结束前生成所述第一时钟信号，或在所述时钟脉冲生成电路接收的所述第一刷新指令的数量为n且在第n次所述刷新操作结束后生成所述第二时钟信号。
根据本公开的一实施方式，所述时钟脉冲生成电路包括：
计数电路，接收所述第一刷新指令和计数复位信号，用于对所述第一刷新指令进行计数并输出计数信号，所述计数电路根据所述计数复位信号进行复位；
计数复位信号生成电路，耦接所述计数电路和所述刷新窗口信号生成电路，用于在所述第一刷新指令为n个且在第n次所述第一刷新操作结束后生成所述计数复位信号；
第一脉冲生成子电路，耦接所述计数复位信号生成电路，用于在所述第一刷新指令小于n个时根据所述计数信号生成所述第一时钟信号，或者，在所述第一刷新指令等于n个时根据所述计数复位信号生成所述第二时钟信号。
根据本公开的一实施方式，所述刷新窗口信号生成电路包括：
n个刷新窗口子信号生成电路，每一所述刷新窗口子信号生成电路接收刷新窗口复位信号且依次对应接收多个所述第一刷新指令，所述刷新窗口子信号生成电路根据所述第一刷新指令和刷新窗口复位信号依次输出多个刷新窗口子信号；
刷新窗口子信号处理电路，耦接n个所述刷新窗口子信号生成电路，用于依次接收多个所述刷新窗口子信号并对所述刷新窗口子信号进行逻辑运算输出所述刷新窗口信号。
根据本公开的一实施方式，所述刷新控制电路还接收第二刷新指令以进行第二刷新操作；
其中，多个所述刷新窗口子信号生成电路同时接收一个所述第二刷新指令和所述刷新窗口复位信号，每一所述刷新窗口子信号生成电路用于根据所述第二刷新指令和所述第二刷新窗口复位信号生成相同的所述刷新窗口子信号；
所述刷新窗口子信号处理电路接收多个所述刷新窗口子信号并对所述刷新窗口子信号进行逻辑运算输出所述刷新窗口信号。
根据本公开的一实施方式，所述刷新控制电路还包括：
第二脉冲生成子电路，所述第二脉冲生成子电路耦接所述刷新窗口信号生成电路，用于接收所述刷新窗口信号和地址命令信号，在开始进行所述第一刷新操作或所述第二刷新操作时生成所述第三时钟信号的第一脉冲，并根据所述地址命令信号的第一脉冲输出所述第三时钟信号的第二脉冲，从而输出所述第三时钟信号；
内部刷新窗口信号生成电路，用于根据所述第三时钟信号生成所述内部刷新窗口信号，其中所述内部刷新窗口信号的第一个脉冲在所述第三时钟信号的第一脉冲之后产生且在所述第三时钟信号的第二脉冲产生之前结束，所述内部刷新窗口信号的第二脉冲在所述第三时钟信号的第二脉冲之后产生且在所述刷新窗口信号的脉冲结束之前结束；
地址命令信号生成电路，用于根据预充电信号的有效电平生成所述地址命令信号的第一脉冲和第二脉冲，所述地址命令信号的第一脉冲用于生成所述内部刷新信号的第二脉冲以及所述第三时钟信号的第二脉冲，所述预充电信号的有效电平为响应所述内部刷新窗口信号的下降沿而产生的有效电平；
刷新窗口复位信号生成电路，接收所述预充电信号，用于根据所述预充电信号的第二个脉冲的下降沿生成所述刷新窗口复位信号的脉冲。
根据本公开的一实施方式，所述刷新控制电路还包括：
信号选择电路，耦接所述计数电路、所述第一脉冲生成子电路和所述第二脉冲生成子电路，用于在所述刷新控制电路进行进行所述第一刷新操作时，所述计数信号输出所述第一时钟信号或所述第二时钟信号，或者，在所述刷新控制电路进行所述第二刷新操作时，根据所述计数信号输出所述第三时钟信号。
根据本公开的一实施方式，所述刷新控制电路还包括：
地址标志信号生成电路，用于根据所述地址命令信号的第一个上升沿生成地址标志信号的上升沿，根据所述刷新窗口信号的下降沿生成所述地址标志信号的下降沿；
所述地址产生器包括：
地址计数器，所述地址计数器预存所述第一地址并耦接所述信号选择电路，用于根据所述第二时钟信号改变所述第一地址为第三地址，或根据所述第三时钟信号改变所述第一地址并先后输出第四地址和所述第五地址，所述第一地址、所述第四地址和所述第五地址为依次连续的三个地址；
地址处理电路，连接所述地址计数器和所述刷新窗口子信号生成电路，用于在所述刷新控制电路进行所述第一刷新操作时接收所述地址标志信号，并获取所述第一地址，在所述地址标志信号的上升沿到来前输出所述第一地址，或者，在所述地址标志信号上升沿到来后输出所述第二地址；
所述地址处理电路，还用于在所述刷新控制电路进行所述第二刷新操作时，依次获取所述第四地址和所述第五地址，并根据多个所述刷新窗口子信号依次输出所述第四地址和所述第五地址。
根据本公开的一实施方式，所述地址处理电路包括：
地址运算电路，耦接所述地址计数器，所述地址运算单元用于对所述第一地址进行加法运算或减法运算得到所述第二地址；
地址选择电路，所述地址选择电路分别耦接所述地址计数器、所述地址运算电路和所述刷新窗口子信号生成电路，用于在接收所述第一刷新指令且所述地址标志信号为低电平时输出所述第一地址且在所述地址标志信号为高电平时输出所述第二地址，或在接收所述第二刷新指令时根据多个所述刷新窗口子信号先后输出所述第四地址和所述第三地址。
根据本公开的一实施方式，所述计数电路包括：
n个第一反相器，每个所述第一反相器对应接收一所述第一刷新指令；
n个第一锁存器，n个所述第一锁存器的置位端分别连接一所述第一反相器，n个所述第一锁存器的复位端被配置为接收计数复位信号，n个所述第一锁存器的输出端被配置为输出所述计数信号，当所述第一刷新操作的次数等于预设数量值时，所述计数复位信号对n个所述第一锁存器进行复位。
根据本公开的一实施方式，所述计数复位信号生成电路包括：
第一与门，所述第一与门的输入端接收所述计数信号；
第二反相器，所述第二反相器的输入端连接所述刷新窗口信号生成电路，以对所述刷新窗口信号进行反向；
第二与门，所述第二与门的输入端分别连接所述第一与门的输出端和所述第二反相器的输出端；
第一延时器，所述第一延时器的输入端连接所述第二与门的输出端；
第三反相器，所述第三反相器的输入端连接所述第一延时器的输出端；
第三与门，所述第三与门的输入端分别连接所述第二与门的输出端和所述第三反相器的输出端，以输出所述计数复位信号。
根据本公开的一实施方式，所述第一脉冲生成电路包括：
第二延时器，所述第二延时器的输入端连接所述第三与门的输出端；
第三延时器，所述第三延时器的输入端和所述第二延时器的输出端连接；
第一或门，所述第一或门的输入端分别连接所述第三与门的输出端和所述第三延时器的输出端，所述第一或门的输出端在所述第一刷新指令小于n个时根据所述计数信号输出所述第一时钟信号，或在所述第一刷新指令等于n个时根据所述计数复位信号输出所述第二时钟信号。
根据本公开的一实施方式，所述第二脉冲生成电路包括：
第七延时器，所述第七延时器的输入端连接所述刷新窗口信号生成电路，以接收所述刷新窗口信号；
第七反相器，所述第七反相器得到输入端连接所述第七延时器的输出端；
第六与门，第六与门的输入端分别连接所述刷新窗口信号生成电路和所述第七反相器的输出端；
第八反相器，第八反相器的输入端连接所述地址标志信号生成电路；
第七与门，所述第七与门的输入端分别连接所述第八反相器的输出端和所述地址命令信号生成电路；
第二或非门，第二或非门的输入端分别连接所述第六与门的输出端和所述第七与门的输出端；
第九反相器，所述第九反相器的输入端连接所述第二或非门的输出端，所述第九反相器的输出端连接所述信号选择电路。
根据本公开的一实施方式，所述内部刷新窗口信号生成电路包括：
第四锁存器，所述第四锁存器的置位端连接所述第二或非门的输出端，所述第四锁存器的复位端连接所述地址命令信号生成电路，所述根据所述第三时钟信号生成所述内部刷新窗口信号。
根据本公开的一实施方式，所述地址命令信号生成电路包括：
第五反相器，所述第五反相器的输入端接收预充电信号；
第四延时器，所述第四延时器的输入端连接所述第五反相器的输出端；
第四与门，所述第四与门的输入端分别连接所述第五反相器和所述第四延时器的输出端，输出地址命令信号。
根据本公开的一实施方式，所述地址标志信号生成电路包括：
第六反相器，所述第六反相器的输入端连接所述第四与门的输出端；
第二锁存器，所述第二锁存器的置位端连接所述第六反相器的输出端，所述第二锁存器输出地址标志信号。
根据本公开的一实施方式，所述刷新窗口复位信号生成电路包括：
第五与门，所述第五与门的输入端分别接收所述第二锁存器输出的信号及所述预充电信号；
第六延时器，所述第六延时器的输入端连接所述第五与门的输出端；
第十反相器，所述第十反相器连接所述第六延时器的输出端，并输出所述刷新窗口复位信号。
根据本公开的一实施方式，所述刷新窗口子信号生成电路包括：
第一或非门，所述第一或非门的输入端分别接收所述第一刷新指令和所述第二刷新指令；
第三锁存器，所述第三锁存器的置位端连接所述第一或非门的输出端，所述第三锁存器的复位端连接所述第十反相器的输出端，所述第三锁存器的输出端输出刷新窗口子信号。
根据本公开的一实施方式，所述刷新窗口子信号处理电路包括：
第三或门，所述第三或门的输入端分别连接多个所述第三锁存器的输出端，以输出所述刷新窗口信号。
根据本公开的一实施方式，所述地址选择电路包括：
第九与门，所述第九与门的输入端分别连接多个所述刷新窗口子信号生成电路；
第十一反相器，所述第十一反相器输入端连接所述地址标识信号生成电路，以接收所述地址标识信号；
第四或非门，所述第四或非门的输入端分别连接所述第九与门的输出端和所述第十一反相器的输出端；
多路选择器，所述多路选择器连接所述地址计数器、所述地址运算电路及所述第四或非门，用于响应第四或非门输出的信号在进行所述第一刷新操作时所述第一地址或第二地址；或在进行所述第二刷新操作时，输出所述第四地址或所述第三地址。
根据本公开的一实施方式，所述信号选择电路包括：
第三或非门，所述第三或非门的输入端接收所述计数信号；
第二或门，所述第二或门的输入端分别连接所述第一脉冲产生电路和所述第二脉冲产生电路；
第八与门，所述第八与门的输入端分别连接所述第三或非门的输出端和所述第二或门的的输出端，所述第八与门的输出端和所述地址产生器连接。
根据本公开的第二方面，提供一种刷新地址产生方法，用于上述的电路，所述方法用于同一内存块刷新模式，所述方法包括：
获取刷新控制电路接收的第一刷新指令而执行的第一刷新操作的次数；
当所述刷新控制电路执行的第一刷操作的次数小于预设数量值时，控制地址产生器维持其输出的地址；
当所述刷新控制电路执行的第一刷操作的次数等于预设数量值时，控制地址产生器改变其输出的地址。
根据本公开的一实施方式，所述方法还包括：
当所述刷新控制电路接收第二刷新指令时，控制所述地址产生器输出全内存块刷新地址。
根据本公开的第三方面，提供一种存储器，所述存储器包括上述的刷新地址产生电路。
根据本公开的第四方面，提供一种电子设备，所述电子设备包括上述的存储器。
本公开实施例提供的刷新地址产生电路，包括刷新控制电路和地址产生器，刷新控制电路用于顺序接收多个第一刷新指令并分别进行第一刷新操作，当第一刷新操作的次数小于预设数量值时输出第一时钟信号，当第一刷新操作的次数等于预设数量值n时输出第二时钟信号，地址产生器耦接刷新控制电路，且预存第一地址并接收第一时钟信号或第二时钟信号，地址产生器响应于第一时钟信号输出第一待刷新地址，第一待刷新地址包括第一地址，并且在输出第一待刷新地址后地址产生器响应于第二时钟信号改变第一地址，实现了在同一内存块刷新模式时向存储器提供刷新地址。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
通过参照附图来详细描述其示例实施例，本公开的上述和其它特征及优点将变得更加明显。
图1为本公开示例性实施例提供的第一种刷新地址产生电路的示意图；
图2为本公开示例性实施例提供的第二种刷新地址产生电路的示意图；
图3为本公开示例性实施例提供的第三种刷新地址产生电路的示意图；
图4为本公开示例性实施例提供的第一种刷新窗口信号生成电路的的示意图；
图5为本公开示例性实施例提供的一种地址产生器的示意图；
图6为本公开示例性实施例提供的一种刷新地址产生电路的信号时序图；
图7为本公开示例性实施例提供的第一种刷新地址产生方法的流程图；
图8为本公开示例性实施例提供的第二种刷新地址产生方法的流程图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
在DDR5(Double Data Rate SDRAM 5，第五代双倍速率同步动态随机存储器)中，不仅具有沿袭DDR4的全内存块刷新模式，还具有同一内存块刷新模式。
在全内存块刷新模式中，所有内存块一起刷新，换言之，所有的内存块在同一时间的刷新的地址是相同的。相关技术中，是利用一个计数器的输出为刷新地址产生器。每次一行刷新结束，计数器输出加1，作为下一行刷新的地址。当所有行都刷新结束时，计数器会被复位，然后重新开始计数，开始下一轮的刷新。
在同一内存块刷新模式中，同时对不同内存块组中相同内存块逐行刷新。也即是，不同内存块的同一行，在这种模式无法同时进行刷新，相关技术中的刷新地址产生器会遇到地址产生与保存的问题。
本公开示例性实施例首先提供一种刷新地址产生电路，如图1所示，刷新地址产生电路包括：刷新控制电路100和地址产生器200，刷新控制电路100用于顺序接收多个第一刷新指令Same Bank CMD并分别进行第一刷新操作，当第一刷新操作的次数小于预设数量值时输出第一时钟信号，以及，当第一刷新操作的次数等于预设数量值n时输出第二时钟信号，n为大于或等于1的正整数。地址产生器200耦接刷新控制电路100，且预存第一地址并接收第一时钟信号或第二时钟信号，在每一次第一刷新操作期间地址产生器200响应于第一时钟信号输出第一待刷新地址，第一待刷新地址包括第一地址，以及，地址产生器200响应于第二时钟信号改变第一地址。
本公开实施例提供的刷新地址产生电路，包括刷新控制电路100和地址产生器200，刷新控制电路100用于顺序接收多个第一刷新指令Same Bank CMD并分别进行第一刷新操作，当第一刷新操作的次数小于预设数量值时输出第一时钟信号，当第一刷新操作的次数等于预设数量值n时输出第二时钟信号，地址产生器200耦接刷新控制电路100，且预存第一地址并接收第一时钟信号或第二时钟信号，地址产生器200响应于第一时钟信号输出第一待刷新地址，第一待刷新地址包括第一地址，并且在输出第一待刷新地址后地址产生器200响应于第二时钟信号改变第一地址，实现了在同一内存块刷新模式时向存储器提供刷新地址。
需要说明的是，在本申请实施例中，耦接的方式包括了：直接电连接，以及，通过其他电元件(如电阻、延时器或反相器等)电连接。后文中出现的“耦接”均包括了这些方式，后文不再赘述。
下面将对本公开实施例提供的刷新地址产生电路的各部分进行详细说明：
刷新控制电路100可以包括：刷新窗口信号生成电路120和时钟脉冲生成电路110，刷新窗口信号生成电路120接收第一刷新指令Same Bank CMD和刷新窗口复位信号RefershWindow Reset，用于根据第一刷新指令Same Bank CMD和刷新窗口复位信号RefershWindow Reset生成刷新窗口信号Refersh Window，刷新窗口信号Refersh Window的脉冲持续时间为刷新控制电路100执行一次刷新操作的窗口时间，刷新窗口复位信号RefershWindow Reset用于在一次刷新操作结束后对刷新窗口信号生成电路120进行复位。时钟脉冲生成电路110耦接刷新窗口信号生成电路120，用于在时钟脉冲生成电路110接收的第一刷新指令Same Bank CMD的数量小于或等于n且第n次第一刷新操作结束前生成第一时钟信号，或在时钟脉冲生成电路110接收的第一刷新指令Same Bank CMD的数量为n且在第n次刷新操作结束后生成第二时钟信号。
其中，第一刷新指令Same Bank CMD可以是同一内存块刷新指令，第一刷新指令Same Bank CMD的数量可以和内存块的数量一致。比如，存储器中的内存块组中具有n(n为大于等于2的正整数)个内存块，则第一刷新指令Same Bank CMD的数量可以是n。n个第一刷新指令Same Bank CMD可以依次输入刷新窗口信号生成电路120和时钟脉冲生成电路110。n个第一刷新指令Same Bank CMD依次输入刷新窗口信号生成电路120和时钟脉冲生成电路110之前，时钟脉冲生成电路110保持输出第一时钟信号。n个第一刷新指令Same Bank CMD依次输入刷新窗口信号生成电路120和时钟脉冲生成电路110后，时钟脉冲生成电路110响应n个第一刷新指令Same Bank CMD而输出第二时钟信号。Same Bank刷新时钟信号SameBank CBR CLK则包括了第一时钟信号和第二时钟信号，第二时钟信号为脉冲信号，第一时钟信号则保持低电平。
其中，时钟脉冲生成电路110包括：计数电路111、计数复位信号生成电路112和第一脉冲生成子电路113，计数电路111接收第一刷新指令Same Bank CMD和计数复位信号Bank Couter Reset，用于对第一刷新指令Same Bank CMD进行计数并输出计数信号BankCouter，计数电路111根据计数复位信号Bank Couter Reset进行复位。计数复位信号生成电路112耦接计数电路111和刷新窗口信号生成电路120，用于在第一刷新指令Same BankCMD为n个且在第n次第一刷新操作结束后生成计数复位信号Bank Couter Reset。第一脉冲生成子电路113耦接计数复位信号生成电路112，用于在第一刷新指令Same Bank CMD小于n个时根据计数信号Bank Couter生成第一时钟信号，或者，在第一刷新指令Same Bank CMD等于n个时根据计数复位信号Bank Couter Reset生成第二时钟信号。
刷新窗口信号生成电路120包括n个刷新窗口子信号生成电路121和刷新窗口子信号处理电路122，每一刷新窗口子信号生成电路121接收刷新窗口复位信号Refersh WindowReset且依次对应接收多个第一刷新指令Same Bank CMD，刷新窗口子信号生成电路121根据第一刷新指令Same Bank CMD和刷新窗口复位信号Refersh Window Reset依次输出多个刷新窗口子信号。刷新窗口子信号处理电路122耦接n个刷新窗口子信号生成电路121，用于依次接收多个刷新窗口子信号并对刷新窗口子信号进行逻辑运算输出刷新窗口信号Refersh Window。
由于存储器至少具有同一内存块刷新和全内存块刷新两种刷新模式，因此本公开实施例提供的刷新地址产生电路还用于输出全内存块刷新地址。在此基础上，刷新控制电路100还接收第二刷新指令All Bank CMD以进行第二刷新操作(全内存块刷新操作)；其中，多个刷新窗口子信号生成电路121同时接收一个第二刷新指令All Bank CMD和刷新窗口复位信号Refersh Window Reset，每一刷新窗口子信号生成电路121用于根据第二刷新指令All Bank CMD和第二刷新窗口复位信号Refersh Window Reset生成相同的刷新窗口子信号。刷新窗口子信号处理电路122接收多个刷新窗口子信号并对刷新窗口子信号进行逻辑运算输出刷新窗口信号Refersh Window。
进一步的，刷新控制电路100还包括：第二脉冲生成子电路130、内部刷新窗口信号生成电路140、刷新窗口复位信号生成电路170、地址命令信号SB 2nd ADDR CMD生成电路150、信号选择电路180和地址标志信号SB 2nd ADDR flag生成电路160。
第二脉冲生成子电路130耦接刷新窗口信号生成电路120，用于接收刷新窗口信号Refersh Window和地址命令信号SB 2nd ADDR CMD，在开始进行第一刷新操作或第二刷新操作时生成第三时钟信号的第一脉冲，并根据地址命令信号SB 2nd ADDR CMD的第一脉冲输出第三时钟信号的第二脉冲，从而输出第三时钟信号。
内部刷新窗口信号生成电路140用于根据第三时钟信号生成内部刷新窗口信号Inner ACT Window，其中内部刷新窗口信号Inner ACT Window的第一个脉冲在第三时钟信号的第一脉冲之后产生且在第三时钟信号的第二脉冲产生之前结束，内部刷新窗口信号Inner ACT Window的第二脉冲在第三时钟信号的第二脉冲之后产生且在刷新窗口信号Refersh window的脉冲结束之前结束。
地址命令信号SB 2nd ADDR CMD生成电路150耦接内部刷新窗口信号生成电路140，地址命令信号SB 2nd ADDR CMD生成电路150用于根据预充电信号Inner PRE CMD的有效电平生成地址命令信号SB 2nd ADDR CMD的第一脉冲和第二脉冲，地址命令信号SB 2nd ADDRCMD的第一脉冲用于生成内部刷新信号的第二脉冲以及第三时钟信号的第二脉冲，预充电信号Inner PRE CMD的有效电平为响应所述内部刷新窗口信号Inner ACT Window的下降沿而产生的有效电平。
刷新窗口复位信号生成电路170耦接地址标志信号SB 2nd ADDR flag生成电路160和n个刷新窗口子信号生成电路121，刷新窗口复位信号生成电路170接收预充电信号InnerPRE CMD，用于对根据预充电信号Inner PRE CMD的第二个脉冲的下降沿生成刷新窗口复位信号Refersh Window Reset的脉冲。
信号选择电路180耦接计数电路111、第一脉冲生成子电路113和第二脉冲生成子电路130，用于在刷新控制电路100进行进行第一刷新操作时，计数信号Bank Couter输出第一时钟信号或第二时钟信号，或者，在刷新控制电路100进行第二刷新操作时，根据计数信号Bank Couter输出第三时钟信号。地址标志信号SB 2nd ADDR flag生成电路160耦接地址命令信号SB 2nd ADDR CMD生成电路150，地址标志信号SB 2nd ADDR flag生成电路160用于根据地址命令信号SB 2nd ADDR CMD的第一个上升沿生成地址标志信号SB 2nd ADDR flag的上升沿，根据刷新窗口信号Refersh Window的下降沿生成地址标志信号SB 2nd ADDRflag的下降沿。
地址产生器200包括：地址计数器210和地址处理电路220，地址计数器210预存第一地址并耦接信号选择电路180，用于根据第二时钟信号改变第一地址为第三地址，或根据第三时钟信号改变第一地址并先后输出第四地址和第五地址，第一地址、第四地址和第五地址为依次连续的三个地址。地址处理电路220连接地址计数器210和刷新窗口子信号生成电路121，用于在刷新控制电路100进行第一刷新操作时接收地址标志信号SB 2nd ADDRflag，并获取第一地址，在地址标志信号SB 2nd ADDR flag的上升沿到来前输出第一地址，或者，在地址标志信号SB 2nd ADDR flag上升沿到来后输出第二地址。地址处理电路220还用于在刷新控制电路100进行第二刷新操作时，依次获取第四地址和第五地址，并根据多个刷新窗口子信号依次输出第四地址和第五地址。
其中，地址处理电路220包括：地址运算电路221和地址选择电路222，地址运算电路221耦接地址计数器210，地址运算单元用于对第一地址进行加法运算或减法运算得到第二地址。地址选择电路222分别耦接地址计数器210、地址运算电路221和刷新窗口子信号生成电路121，用于在接收第一刷新指令Same Bank CMD且地址标志信号SB 2nd ADDR flag为低电平时输出第一地址且在地址标志信号SB 2nd ADDR flag为高电平时输出第二地址，或在接收第二刷新指令All Bank CMD时根据多个刷新窗口子信号先后输出第四地址和第三地址。
计数电路111包括：n个第一反相器PI1和n个第一锁存器RS1，每个第一反相器PI1对应接收一第一刷新指令Same Bank CMD；n个第一锁存器RS1的置位端分别连接一第一反相器PI1，n个第一锁存器RS1的复位端被配置为接收计数复位信号Bank Couter Reset，n个第一锁存器RS1的输出端被配置为输出计数信号Bank Couter，当第一刷新操作的次数等于预设数量值时，计数复位信号Bank Couter Reset对n个第一锁存器RS1进行复位。
其中，第一锁存器RS1可以是RS锁存器，n个第一锁存器RS1并联。第一刷新指令Same Bank CMD可以通过刷新指令输出电路输出，刷新指令输出电路可以具有n个输出端，每个输出端输出一个第一刷新指令Same Bank CMD。每个第一锁存器RS1的置位端通过一第一反相器PI1连接一个刷新指令输出电路的输出端。第一锁存器RS1的输出端是指第一锁存器RS1置位端所对应的输出端。
比如，第一刷新指令Same Bank CMD可以是高电平脉冲信号，在第一刷新指令SameBank CMD经过第一反相器PI1后转换为低电平信号。该低电平信号被传输至对应的第一锁存器RS1。
示例的，刷新指令输出电路在t1时刻输出第一刷新指令Same Bank CMD至第一个第一锁存器RS1，刷新指令输出电路在t2时刻输出第一刷新指令Same Bank CMD至第二个第一锁存器RS1，直至刷新指令输出电路在tN时刻输出第一刷新指令Same Bank CMD至第n个第一锁存器RS1。在接收到第一刷新指令Same Bank CMD的触发沿时，第一锁存器RS1输出一个计数信号Bank Couter。n个第一锁存器RS1依次接收第一刷新指令Same Bank CMD，并依次输出计数信号Bank Couter。比如，第一锁存器RS1在接收到对应的第一刷新指令SameBank CMD后，输出高电平信号。
计数复位信号生成电路112包括：第一与门AG1、第二反相器PI2、第二与门AG2、第一延时器D1、第三反相器PI3、第三与门AG3和第四反相器PI4，第一与门AG1的输入端接收计数信号Bank Couter；第二反相器PI2的输入端连接刷新窗口信号生成电路120，以对刷新窗口信号Refersh Window进行反向；第二与门AG2的输入端分别连接第一与门AG1的输出端和第二反相器PI2的输出端；第一延时器D1的输入端连接第二与门AG2的输出端；第三反相器PI3的输入端连接第一延时器D1的输出端；第三与门AG3的输入端分别连接第二与门AG2的输出端和第三反相器PI3的输出端；第四反相器PI4和第三与门AG3的输出端连接，以输出计数复位信号Bank Couter Reset。
其中，第一与门AG1可以具有n个输入端，第一与门AG1的每个输入端对应连接一个第一锁存器RS1。第一与门AG1对n个第一锁存器RS1输出的计数信号Bank Couter进行与运算。比如，当n个第一锁存器RS1均输出计数信号Bank Couter(高电平信号)时，第一与门AG1输出高电平信号。
第二反相器PI2的输入端连接刷新窗口信号生成电路120的输出端，刷新窗口信号生成电路120输出刷新窗口信号Refersh Window，第二反相器PI2用于对刷新窗口信号Refersh Window进行反向。第二与门AG2具有两个输入端，第二与门AG2的两个输入端分别连接第一与门AG1的输出端和第二反相器PI2的输出端。
第一延时器D1对第二与门AG2输出的信号进行第一预设时间的延迟。第三反相器PI3对第一延时器D1输出的信号进行反向。第三与门AG3分别接收第二与门AG2输出信号和第三反相器PI3输出的信号，第三与门AG3对该两个信号进行与运算，形成第一脉冲信号。
第四反相器PI4的输入端连接第三与门AG3，第四反相器PI4的输出端输出计数复位信号Bank Couter Reset。也即是第一脉冲信号被传输至第四反相器PI4，第一脉冲信号经过第四反相器PI4得到计数复位信号Bank Couter Reset。第四反相器PI4的输出端连接至第一锁存器RS1的复位端，当第一锁存器RS1接收到计数复位信号Bank Couter Reset的触发沿时，第一锁存器RS1输出端复位。
示例的，计数复位信号Bank Couter Reset在t5时间输出低电平信号，此时第一锁存器RS1的复位端接收低电平信号，第一锁存器RS1的置位端接收高电平信号，因此在t5时刻之后第一锁存器RS1输出端输出低电平信号，实现输出端复位。
第一脉冲生成子电路113包括：第二延时器D2、第三延时器D3和第一或门OG1，第二延时器D2的输入端连接第三与门AG3的输出端；第三延时器D3的输入端和第二延时器D2的输出端连接；第一或门OG1的输入端分别连接第三与门AG3的输出端和第三延时器D3的输出端，第一或门OG1的输出端在第一刷新指令Same Bank CMD小于n个时根据计数信号BankCouter输出第一时钟信号，或在第一刷新指令Same Bank CMD等于n个时根据计数复位信号Bank Couter Reset输出第二时钟信号。
其中，第二延时器D2连接第三与门AG3的输出端，第一脉冲信号经过第二延时器D2后，延时第二预设时间，得到第二脉冲信号。第二脉冲信号分别被传输至第三延时器D3和第一或门OG1，第二脉冲信号经过第三延时器D3得到第三脉冲信号，第三脉冲信号被传输至第一或门OG1。第二脉冲信号和第二脉冲信号经过或运算得到第二时钟信号。
地址命令信号SB 2nd ADDR CMD生成电路150包括第五反相器PI5、第四延时器D4和第四与门AG4，第五反相器PI5的输入端接收预充电信号Inner PRE CMD；第四延时器D4的输入端连接第五反相器PI5的输出端；第四与门AG4的输入端分别连接第五反相器PI5和第四延时器D4的输出端，输出地址命令信号SB 2nd ADDR CMD。
其中，内部刷新窗口信号Inner ACT Window可以是根据内部刷新窗口信号生成电路140确定，比如，内部刷新窗口信号生成电路140生成内部刷新窗口信号Inner ACTWindow，内部刷新窗口信号Inner ACT Window被传输至内存块控制电路300，内存块控制电路300响应内部刷新窗口信号Inner ACT Window生成预充电信号Inner PRE CMD，且内存块控制电路300根据内部刷新窗口信号Inner ACT Window和待刷新地址对存储块进行刷新。内部刷新窗口信号Inner ACT Window具有两个脉冲，预充电信号Inner PRE CMD在内部刷新窗口信号Inner ACT Window的两个脉冲信号的下降沿形成。预充电信号Inner PRE CMD经过第五反相器PI5后被反向，经过第四延时器D4被延时第四预设时间，该两路信号经过第四与门AG4得到地址命令信号SB 2nd ADDR CMD的第一脉冲和第二脉冲。
地址标志信号SB 2nd ADDR flag生成电路160包括：第六反相器PI6和第二锁存器RS2，第六反相器PI6的输入端连接第四与门AG4的输出端；第二锁存器RS2的置位端连接第六反相器PI6的输出端，第二锁存器RS2输出地址标志信号SB 2nd ADDR flag。
其中，第六反相器PI6接收第地址命令信号SB 2nd ADDR CMD，第六反相器PI6对地址命令信号SB 2nd ADDR CMD进行反向，反向后的地址命令信号SB 2nd ADDR CMD被传输至第二锁存器RS2的置位端。第二锁存器RS2的复位端接收刷新窗口信号Refersh window，第二锁存器RS2在反向后的地址命令信号SB 2nd ADDR CMD的触发沿到来时输出地址标志信号SB2nd ADDR flag，在刷新窗口信号Refersh Window的触发沿到来时进行复位。
刷新窗口复位信号生成电路170包括：第五与门AG5、第六延时器D6和第十反相器PI10，第五与门AG5的输入端分别接收第二锁存器RS2输出的信号及预充电信号Inner PRECMD，根据预充电信号Inner PRE CMD的第二个脉冲的下降沿生成中间脉冲信号；第六延时器D6的输入端连接第五与门AG5的输出端；第十反相器PI10连接第六延时器D6的输出端，中间脉冲信号经过第六延时器D6和第十反相器PI10生成刷新窗口复位信号Refersh WindowReset的脉冲。
第五与门AG5和第二锁存器RS2之间还可以设置有第五延时器D5，第五延时器D5用于对地址标志信号SB 2nd ADDR flag进行第五预设时间的延时。
刷新窗口子信号生成电路121包括：第一或非门NOG1和第三锁存器RS3，第一或非门NOG1的输入端分别接收第一刷新指令Same Bank CMD和第二刷新指令All Bank CMD；第三锁存器RS3的置位端连接第一或非门NOG1的输出端，第三锁存器RS3的复位端连接第十反相器PI10的输出端，第三锁存器RS3的输出端输出刷新窗口子信号。
其中，在第一或非门NOG1接收到第一刷新指令Same Bank CMD时，第三锁存器RS3根据第一或非门NOG1响应第一刷新指令Same Bank CMD输出的信号和刷新窗口复位信号Refersh Window Reset输出刷新窗口子信号。
刷新窗口子信号处理电路122包括第三或门OG3，第三或门OG3的输入端分别连接多个第三锁存器RS3的输出端，以输出刷新窗口信号Refersh Window。
其中，第三或门OG3包括n个输入端，n个输入端分别连接一第三锁存器RS3。在第三或门OG3的任意一输入端接收到刷新窗口子信号时，第三或门OG3输出刷新窗口信号Refersh Window的有效电平。
第二脉冲生成子电路130包括：第七延时器D7、第七反相器PI7、第六与门AG6、第八反相器PI8、第七与门AG7、第二或非门NOG2和第九反相器PI9，第七延时器D7的输入端连接刷新窗口信号生成电路120，以接收刷新窗口信号Refersh Window；第七反相器PI7得到输入端连接第七延时器D7的输出端；第六与门AG6的输入端分别连接刷新窗口信号生成电路120和第七反相器PI7的输出端；第八反相器PI8的输入端连接地址标志信号SB 2nd ADDRflag生成电路160；第七与门AG7的输入端分别连接第八反相器PI8的输出端和地址命令信号SB 2nd ADDR CMD生成电路150；第二或非门NOG2的输入端分别连接第六与门AG6的输出端和第七与门AG7的输出端；第九反相器PI9的输入端连接第二或非门NOG2的输出端，第九反相器PI9的输出端连接信号选择电路180。
其中，刷新窗口信号Refersh window分别被传输至第七延时器D7和第六与门AG6，第七延时器D7对刷新窗口信号Refersh window进行第七预设时间的延时，第七反相器PI7对延时后刷新窗口信号Refersh Window进行反向。第七反相器PI7输出的信号和刷新窗口信号Refersh Window经过第六与门AG6，得到第五脉冲信号Inner 1st ACT CMD。第八反相器PI8接收第五延时器D5输出的信号并对其进行反向，第七与门AG7接收第八反相器PI8和第四与门AG4输出的地址命令信号SB 2nd ADDR CMD，形成第六脉冲信号。第五脉冲信号Inner1st ACT CMD和第六脉冲信号经过第二或非门NOG2得到第七脉冲信号，第七脉冲信号经过第九反相器PI9形成第三时钟信号。
内部刷新窗口信号生成电路140包括第四锁存器RS4，第四锁存器RS4的置位端连接第二或非门NOG2的输出端，第四锁存器RS4的复位端连接地址命令信号SB 2nd ADDR CMD生成电路150，根据第三时钟信号生成内部刷新窗口信号Inner ACT Window。
信号选择电路180包括：第三或非门NOG3、第二或门OG2和第八与门AG8，第三或非门NOG3的输入端接收计数信号Bank Couter；第二或门OG2的输入端分别连接第一脉冲产生电路和第二脉冲产生电路；第八与门AG8的输入端分别连接第三或非门NOG3的输出端和第二或门OG2的的输出端，第八与门AG8的输出端和地址产生器200连接。
其中，第三或非门NOG3的输入端分别连接n个第一锁存器RS1的输出端，第三或非门NOG3接收n个第一锁存器RS1输出的信号。在同一内存块刷新模式时，第三或非门NOG3响应计数信号Bank Couter，在计数电路111接收到预设数量的第一刷新指令Same Bank CMD后输出有效信号。在全内存块刷新模式时，n个第一锁存单元输出低电平信号，第三或非门NOG3持续输出有效信号。第二或门OG2输入端分别连接第一或门OG1的输出端和第九反相器PI9的输出端。第八与门AG8的输入端连接第三或非门NOG3的输出端和第二或门OG2的输出端，第八与门AG8在同一内存块刷新模式时屏蔽计第三时钟信号，也即是在同一内存块刷新模式时第八与门AG8屏蔽第二脉冲生成子电路130输出的信号，并根据计数信号BankCouter输出第一时钟信号或第二时钟信号至地址产生器200。
地址计数器210和第八与门AG8连接，当存储器工作于同一内存块刷新模式时，地址计数器210响应第一时钟信号保持其输出的地址(第一地址)，响应第二时钟信号而改变其输出的地址(第三地址)。当存储器工作于全内存块刷新模式时，地址计数器210响应第三时钟信号而改变器输出的地址(第四地址和第五地址)。
地址选择电路222包括：第九与门AG9、第十一反相器PI11、第四或非门NOG4和多路选择器21，第九与门AG9的输入端分别连接多个刷新窗口子信号生成电路121；第十一反相器PI11输入端连接地址标识信号生成电路，以接收地址标识信号；第四或非门NOG4的输入端分别连接第九与门AG9的输出端和第十一反相器PI11的输出端；多路选择器21连接地址计数器210、地址运算电路221及第四或非门NOG4，用于响应第四或非门NOG4输出的信号在进行第一刷新操作时第一地址或第二地址(在地址标识信号的第一个上升沿输出第一地址，在地址标识信号的第二个上升沿输出第二地址)。或在进行第二刷新操作时，输出第四地址或第五地址(在每个刷新窗口子信号的上升沿时，顺序输出一次第四地址和第五地址)。
地址运算电路221可以包括加法器，加法器和地址计数器210及地址选择电路222连接，加法器用于对地址计数器210输出的地址n做加法运算得到地址n+1，并将运算结果传输至地址选择电路222。或者，地址运算电路221可以包括减法器，减法器和地址计数器210及地址选择电路222连接，减法器用于对地址计数器210输出的地址n做减法运算得到地址n-1，并将运算结果传输至地址选择电路222。
在本公开实施例中，第一延时器D1的第一预设时间可以是1纳秒，第二延时器D2的第二预设时间可以是2纳秒，第三延时器D3的第三预设时间可以是5纳秒，第四延时器D4的第四预设时间可以是1纳秒，第五延时器D5的第五预设时间可以是1纳秒，第六延时器D6的第六预设时间可以是5纳秒，第七延时器D7的第七预设时间可以是2纳秒。当然在实际应用中，各延时器的延时时间也可以是根据刷新地址产生电路的时序所确定的其他时间，本公开实施例并不以此为限。
下面结合图6所示的时序图，以N为4对本公开实施例提供的刷新地址产生电路进行说明，除第一刷新指令Same Bank CMD、计数信号Bank Counter、计数复位信号BankCounter Reset和Same Bank刷新时钟信号Same Bank CBR CLK之外，所有信号均示出了4个周期的波形，其中，每个周期的波形中若包括两个有效脉冲，则时序靠前的有效脉冲为第一脉冲，时序靠后的有效脉冲为第二脉冲。后续附图中的信号波形，也按照类似规则予以划分，后文不再赘述：
在同一内存块刷新模式时，如图6所示，计数电路111和刷新窗口信号生成电路120在t1、t2、t3和t4时刻顺序接收第一刷新指令Same Bank CMD<0>、Same Bank CMD<1>、SameBank CMD<2>和Same Bank CMD<3>。内部刷新窗口信号生成电路140输出内部刷新窗口信号Inner ACT Window，内部刷新窗口信号Inner ACT Window在t11、t12、t21、t22、t31、t32、t41和t42时刻具有下降沿，t11和t12在t1和t2之间，t21和t22在t2和t3之间，t31和t32在t3和t4之间，t41和t42在t4之后。
第一个第一锁存器RS1响应反相的第一刷新指令Same Bank CMD<0>，在t1时刻之后输出计数信号Bank Couter<0>，第二个第一锁存器RS1响应反相的第一刷新指令SameBank CMD<1>，在t2时刻之后输出计数信号Bank Couter<1>，第三个第一锁存器RS1响应反相的第一刷新指令Same Bank CMD<2>，在t3时刻之后输出计数信号BankCouterBankCouter<2>，第四个第一锁存器RS1响应反相的第一刷新指令Same Bank CMD<3>，在t4时刻之后输出计数信号Bank Couter<3>。
第一个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<0>，输出刷新窗口子信号SBREF_WIN<0>，第二个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<1>，输出刷新窗口子信号SBREF_WIN<1>，第三个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<2>，输出刷新窗口子信号SBREF_WIN<2>，第四个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<3>，输出刷新窗口子信号SBREF_WIN<3>。并且第三锁存器RS3响应刷新窗口复位信号Refersh Window Reset而复位。
预充电信号Inner PRE CMD在经过第五反相器PI5、第四延时器D4和第四与门AG4之后，在t13、t14、t23、t24、t33、t34、t43和t44时刻产生地址命令信号SB 2nd ADDR CMD。地址命令信号SB 2nd ADDR CMD经过第六反相器PI6和第二锁存器RS2生成地址标志信号SB2nd ADDR flag。地址标志信号SB 2nd ADDR flag经过第五延时器D5被传输至第五与门AG5，第五与门AG5接收延时的地址标志信号SB 2nd ADDR flag和预充电信号Inner PRE CMD，第五与门AG5输出的信号经过第六延时器D6和第十反相器PI10在t15、t25、t35和t45时刻生成刷新窗口复位信号Refersh window reset。
n个刷新窗口子信号生成电路121分别接收Same Bank CMD<0>、Same Bank CMD<1>、Same Bank CMD<2>和Same Bank CMD<3>，并依次输出刷新窗口子信号SBREF_WIN。刷新窗口子信号处理电路122依次接收多个刷新窗口子信号SBREF_WIN并对刷新窗口子信号SBREF_WIN进行逻辑运算，在t1、t2、t3和t4时刻输出刷新窗口信号Refersh Window。
第一与门AG1接收4个第一锁存器RS1输出的计数信号Bank Couter，而在t4时刻输出第一中间信号，第二与门AG2接收第一中间信号和反向的刷新窗口信号Refersh Window，而输出第二中间信号。第二中间信号经过第一延时器D1、第三反相器PI3和第三与门AG3在t5时刻输出第一脉冲信号。第一脉冲信号经过第二延时器D2、第三延时器D3和第一或门OG1生成第二时钟信号，该第二时钟信号具有两个脉冲。第一脉冲信号经过第四反相器PI4后，输出计数复位信号Bank Couter Reset。
第二时钟信号被传输至地址计数器210，地址计数器210响应第二时钟信号而产生新的刷新地址。第二时钟信号具有两个脉冲时地址计数器210可以跳变两个地址。比如，前一次同一内存块刷新的地址为0000和0001，0000为地址计数器210所输出，0001为地址处理电路220输出。在接收到第二时钟信号时，地址计数器210可以从0000跳变至0010。比如，第一时钟信号和第二时钟信号可以如图6中的Same Bank CBR CLK所示，第一时钟信号为低电平，第二时钟信号为脉冲信号。
第三或非门NOG3接收BankCouter<0>、BankCouter<1>、BankCouter<2>和BankCouter<3>，而在t5时刻之后输出有效电平，通过第八与门AG8和第三或非门NOG3能够屏蔽t5时间之前输出的信号。防止了在同一内存块刷新模式时刷新地址提前跳变，实现了同一内存块刷新时刷新地址的保持。
需要说明的是，在本公开实施例中一次刷新操作指的是刷新控制电路100从第一刷新指令Same Bank CMD开始到刷新控制电路100输出计数复位信号Bank Couter Reset时结束。并且当刷新控制电路100输出计数复位信号Bank Couter Reset时，确定刷新操作次数达到预设数量值。
在全内存块刷新模式时，计数电路111的四个输入端接收的信号均为低电平信号，此时四个第一锁存器RS1输出为低电平信号。n个刷新窗口子信号生成电路121的输入端输入第二刷新指令All Bank CMD。
刷新窗口信号Refersh Window经过第七延时器D7、第七反相器PI7和第六与门AG6分别在t1、t2、t3和t4时刻输出第五脉冲信号Inner 1st ACT CMD。地址标志信号SB 2ndADDR flag经过第五延时器D5和第八反相器PI8生成第三中间信号，第三中间信号和地址命令信号SB 2nd ADDR CMD经过第七与门AG7在t11、t21、t31和t41时刻生成第六脉冲信号，第六脉冲信号和第五脉冲信号Inner 1st ACT CMD经过第二或非门NOG2和第九反相器PI9生成第三时钟信号。
在同一内存块刷新模式时，第三或非门NOG3持续输出高电平信号，第一脉冲生成子电路113持续输出低电平信号，因此第二或门OG2输出的第三时钟信号，第八与门AG8输出第三时钟信号。第三时钟信号包括四组脉冲信号，每组脉冲信号包括两个脉冲。
第三时钟信号被传输至地址计数器210，地址计数器210响应第三时钟信号而产生新的刷新地址，每组第三时钟信号具有两个脉冲时，地址计数器210可以跳变两个地址。示例的，当前的刷新地址为n(地址计数器210所输出)和n+1(地址处理电路220输出)，地址计数器响应第三时钟信号而将刷新地址改变为n+2(地址计数器210所输出)和n+3(地址处理电路220输出)。
本公开实施例提供的刷新地址产生电路，包括刷新控制电路100和地址产生器200，刷新控制电路100用于顺序接收多个第一刷新指令Same Bank CMD并分别进行第一刷新操作，当第一刷新操作的次数小于预设数量值时输出第一时钟信号，当第一刷新操作的次数等于预设数量值n时输出第二时钟信号，地址产生器200耦接刷新控制电路100，且预存第一地址并接收第一时钟信号或第二时钟信号，在每一次第一刷新操作期间地址产生器200响应于第一时钟信号输出第一待刷新地址，第一待刷新地址包括第一地址，并且地址产生器200响应于第二时钟信号改变第一地址，实现了在同一内存块刷新模式时向存储器提供刷新地址，并且在同一内存块刷新时，当多个内存块未全部刷新当前地址时能够实现地址的保持，避免刷新时地址跳变。并且刷新地址产生电路还可以提供全内存块刷新模式的刷新地址，实现了刷新地址产生电路的共用，有利于节约存储器的布件空间和生产成本。
本公开示例性实施例还提供一种刷新地址产生方法，用于上述的电路，方法用于同一内存块刷新模式，如图7所示，该刷新地址产生方法包括如下步骤：
步骤S710，获取刷新控制电路接收第一刷新指令而执行的第一刷新操作的次数；
步骤S670，当刷新控制电路执行的第一刷新操作的数量小于预设数量值时，控制地址产生器维持其输出的地址；
步骤S730，当刷新控制电路执行的第一刷新操作的数量等于预设数量值时，控制地址产生器改变其输出的地址。
本公开实施例提供的刷新地址产生方法，通过获取刷新控制电路100接收的第一刷新指令Same Bank CMD的数量；当刷新控制电路100执行的第一刷操作的数量小于预设数量值时，控制地址产生器200维持其输出的地址；当刷新控制电路100执行的第一刷新操作的数量等于预设数量值时，控制地址产生器200改变其输出的地址。并且在同一内存块刷新时，当多个内存块未全部刷新当前地址时能够实现地址的保持，避免刷新时地址跳变。并且刷新地址产生电路还可以提供全内存块刷新模式的刷新地址，实现了刷新地址产生电路的共用，有利于节约存储器的布件空间和生产成本。
进一步的，如图8所示，本公开实施例提供的刷新地址产生方法还可以包括：
步骤S740，当所述刷新控制电路接收第二刷新指令时，控制所述地址产生器输出全内存块刷新地址。
需要说明的是，在本公开实施例中刷新地址产生电路的实施方式已在电路部分的进行了详细说明，在此不复赘述。
下面本公开实施例提供的刷新地址产生方法的各步骤进行详细说明：
在步骤S710中，可以获取刷新控制电路100接收的第一刷新指令Same Bank CMD的数量。
其中，可以通过计数电路、计数复位信号生成电路和第一脉冲生成子电路实现了对第一刷新指令的计数。
在同一内存块刷新模式时，如图6所示，计数电路111和刷新窗口信号生成电路120在t1、t2、t3和t4时刻顺序接收第一刷新指令Same Bank CMD<0>、Same Bank CMD<1>、SameBank CMD<2>和Same Bank CMD<3>。内部刷新窗口信号生成电路140输出内部刷新窗口信号Inner ACT Window，内部刷新窗口信号Inner ACT Window在t11、t12、t21、t22、t31、t32、t41和t42时刻具有下降沿，t11和t12在t1和t2之间，t21和t22在t2和t3之间，t31和t32在t3和t4之间，t41和t42在t4之后。
第一个第一锁存器RS1响应反相的第一刷新指令Same Bank CMD<0>，在t1时刻之后输出计数信号Bank Couter<0>，第二个第一锁存器RS1响应反相的第一刷新指令SameBank CMD<1>，在t2时刻之后输出计数信号Bank Couter<1>，第三个第一锁存器RS1响应反相的第一刷新指令Same Bank CMD<2>，在t3时刻之后输出计数信号BankCouter<2>，第四个第一锁存器RS1响应反相的第一刷新指令Same Bank CMD<3>，在t4时刻之后输出计数信号Bank Couter<3>。
第一个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<0>，输出刷新窗口子信号SBREF_WIN<0>，第二个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<1>，输出刷新窗口子信号SBREF_WIN<1>，第三个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<2>，输出刷新窗口子信号SBREF_WIN<2>，第四个第三锁存器RS3响应反相的第一刷新指令Same Bank CMD<3>，输出刷新窗口子信号SBREF_WIN<3>。并且第三锁存器RS3响应刷新窗口复位信号Refersh Window Reset而复位。
预充电信号Inner PRE CMD在经过第五反相器PI5、第四延时器D4和第四与门AG4之后，在t13、t14、t23、t24、t33、t34、t43和t44时刻产生地址命令信号SB 2nd ADDR CMD。地址命令信号SB 2nd ADDR CMD经过第六反相器PI6和第二锁存器RS2生成地址标志信号SB2nd ADDR flag。地址标志信号SB 2nd ADDR flag经过第五延时器D5D5被传输至第五与门AG5，第五与门AG5接收延时的地址标志信号SB 2nd ADDR flag和预充电信号Inner PRECMD，第五与门AG5输出的信号经过第六延时器D6和第十反相器PI10在t15、t25、t35和t45时刻生成刷新窗口复位信号Refersh Window Reset。
n个刷新窗口子信号生成电路121分别接收Same Bank CMD<0>、Same Bank CMD<1>、Same Bank CMD<2>和Same Bank CMD<3>，并依次输出刷新窗口子信号SBREF_WIN。刷新窗口子信号处理电路122依次接收多个刷新窗口子信号SBREF_WIN并对刷新窗口子信号SBREF_WIN进行逻辑运算，在t1、t2、t3和t4时刻输出刷新窗口信号Refersh window。
第一与门AG1接收4个第一锁存器RS1输出的计数信号Bank Couter，而在t4时刻输出第一中间信号，第二与门AG2接收第一中间信号和反向的刷新窗口信号Refersh Window，而输出第二中间信号。第二中间信号经过第一延时器D1、第三反相器PI3和第三与门AG3在t5时刻输出第一脉冲信号。第一脉冲信号经过第二延时器D2、第三延时器D3和第一或门OG1生成第二时钟信号，该第二时钟信号具有两个脉冲。第一脉冲信号经过第四反相器PI4后，输出计数复位信号Bank Couter Reset。
第二时钟信号被传输至地址计数器210，地址计数器210响应第二时钟信号而产生新的刷新地址。第二时钟信号具有两个脉冲时地址计数器210可以跳变两个地址。比如，前一次同一内存块刷新的地址为0000和0001，0000为地址计数器210所输出，0001为地址处理电路220输出。在当前次同一内存块刷新时，地址计数器210可以从0000跳变至0010。比如，第一时钟信号和第二时钟信号可以如图6中的Same Bank CBR CLK所示，第一时钟信号为低电平，第二时钟信号为高电平。
在步骤S720中，当刷新控制电路接收的第一刷指令的数量小于预设数量值时，控制地址产生器维持其输出的地址。
其中，当刷新控制电路接收的第一刷指令的数量小于预设数量值时利用地址计数器和地址处理电路维持其输出的地址。
比如，当第一刷新指令的数量小于4时，刷新控制电路输出第一时钟信号(低电平信号)。地址计数器响应第一时钟信号信号而保持输出至地址处理电路的信号不变，因此地址处理电路输出的地址不变。
在步骤S730中，当刷新控制电路100接收的第一刷指令的数量等于预设数量值时，控制地址产生器200改变其输出的地址。
其中，当刷新控制电路接收的第一刷指令的数量等于预设数量值时利用地址计数器和地址处理电路改变其输出的地址。
比如，当第一刷新指令的数量小于4时，刷新控制电路100输出第二时钟信号(至少一个高电平信号)。第二时钟信号被传输至地址计数器，地址计数器响应第二时钟信号而产生新的刷新地址。第二时钟信号具有两个脉冲时地址计数器可以跳变两个地址。比如，前一次同一内存块刷新的地址为0000和0001，0000为地址计数器所输出，0001为地址处理电路输出。在当前次同一内存块刷新时，地址计数器可以从0000跳变至0010。
第三或非门接收BankCouter<0>、BankCouter<1>、BankCouter<2>和BankCouter<3>，而在t5时刻之后输出有效电平，通过第八与门和第三或非门能够屏蔽t5时间之前输出的信号。防止了在同一内存块刷新模式时刷新地址提前跳变，实现了同一内存块刷新时刷新地址的保持。
在步骤S740，当刷新控制电路100接收第二刷新指令All Bank CMD时，控制地址产生器200改变其输出的地址。
其中，在全内存块刷新模式时，计数电路111的四个输入端接收的信号均为低电平信号，此时四个第一锁存器RS1输出为低电平信号。n个刷新窗口子信号生成电路121的输入端输入第二刷新指令All Bank CMD。
刷新窗口信号Refersh Window经过第七延时器D7、第七反相器PI7和第六与门AG6分别在t1、t2、t3和t4时刻输出第五脉冲信号Inner 1st ACT CMD。地址标志信号SB 2ndADDR flag经过第五延时器D5和第八反相器PI8生成第三中间信号，第三中间信号和地址命令信号SB 2nd ADDR CMD经过第七与门AG7在t11、t21、t31和t41时刻生成第六脉冲信号，第六脉冲信号和第五脉冲信号Inner 1st ACT CMD经过第二或非门NOG2和第九反相器PI9生成第三时钟信号。
第三时钟信号被传输至地址计数器，地址计数器响应第三时钟信号而产生新的刷新地址。每组第三时钟信号具有两个脉冲时，地址计数器可以跳变两个地址。比如，前一次全内存块刷新的地址为0000和0001，0000为地址计数器所输出，0001为地址处理电路输出。在当前全内存块刷新时，地址计数器可以从0000跳变至0010。
本公开实施例提供的刷新地址产生方法，通过获取刷新控制电路100执行的第一刷新操作的数量；当第一刷新操作的次数小于预设数量值时输出第一时钟信号，以及当第一刷新操作的次数等于预设数量值输出第二时钟信号，地址产生器200根据第一时钟信号输出待刷新地址，根据第二时钟信号改变第一地址。实现了在同一内存块刷新模式时向存储器提供刷新地址，并且在同一内存块刷新时，当多个内存块未全部刷新当前地址时能够实现地址的保持，避免刷新时地址跳变。并且刷新地址产生电路还可以提供全内存块刷新模式的刷新地址，实现了刷新地址产生电路的共用，有利于节约存储器的布件空间和生产成本。
本公开示例性实施例还提供一种存储器，存储器包括上述的刷新地址产生电路。
其中，刷新地址产生电路包括：刷新地址产生电路包括：刷新控制电路100和地址产生器200，刷新控制电路100用于顺序接收多个第一刷新指令Same Bank CMD并分别进行第一刷新操作，当第一刷新操作的次数小于预设数量值时输出第一时钟信号，以及，当第一刷新操作的次数等于预设数量值n时输出第二时钟信号，n为大于或等于1的正整数。地址产生器200耦接刷新控制电路100，且预存第一地址并接收第一时钟信号或第二时钟信号，地址产生器200响应于第一时钟信号输出第一待刷新地址，第一待刷新地址包括第一地址，以及，在输出第一待刷新地址后地址产生器200响应于第二时钟信号改变第一地址。
进一步的，本公开实施例提供的存储器还可以包括存储单元阵列，存储单元阵列用于存储数据。存储单元阵列可以和控制模块140连接，控制模块140用于控制存储单元阵列中的存储单元的数据写入。存储单元的刷新地址可以通过本公开实施例提供的刷新地址产生电路提供。
存储器具有同一内存块刷新模式和全内存块刷新模式。在同一内存块刷新模式中，存储器中的多个内存块中的同一地址依次刷新，比如，对于N个内存块中地址的地址0000，在刷新时依次刷新每个内存块的0000。在全内存块刷新模式中，存储器中的多个内存块的同一地址同时刷新，比如，对于N个内存块中地址的地址0000，在刷新时同时刷新每个内存块的0000。
本公开实施例提供的存储器可以是第五代双倍速率同步动态随机存储器，当然在实际应用中存储器也可以是其他存储器，比如，第六代双倍速率同步动态随机存储器或者第四代双倍速率同步动态随机存储器，本公开实施例并不以此为限。
本公开实施例提供的存储器包括刷新地址产生电路，在刷新地址产生电路中刷新控制电路100和地址产生器200连接，刷新控制电路100接收第一刷新指令Same Bank CMD而执行第一刷新操作，并被配置为当第一刷新操作的数量小于预设数量值时输出第一时钟信号，以及当第一刷新指操作的数量等于预设数量值输出第二时钟信号，地址产生器200根据第一时钟信号维持其输出的地址，根据第二时钟信号改变其输出的地址，实现了在同一内存块刷新模式时向存储器提供刷新地址并且在同一内存块刷新时，当多个内存块未全部刷新当前地址时能够实现地址的保持，避免刷新时地址跳变。并且刷新地址产生电路还可以提供全内存块刷新模式的刷新地址，实现了刷新地址产生电路的共用，有利于节约存储器的布件空间和生产成本。
本公开示例性实施例还提供一种电子设备，电子设备包括上述的存储器。其中，电子设备可以是手机、平板电脑、个人计算机、服务器、智能手表、智能眼镜、个人数字助理和车载电脑等电子设备。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (25)

1.一种刷新地址产生电路，其特征在于，所述刷新地址产生电路包括：
刷新控制电路，用于顺序接收多个第一刷新指令并分别进行第一刷新操作，当所述第一刷新操作的次数小于预设数量值时输出第一时钟信号，以及，当所述第一刷新操作的次数等于所述预设数量值n时输出第二时钟信号，所述n为大于或等于1的正整数；
地址产生器，耦接所述刷新控制电路，且预存第一地址并接收所述第一时钟信号或所述第二时钟信号，在每一次所述第一刷新操作期间所述地址产生器响应于所述第一时钟信号输出第一待刷新地址，所述第一待刷新地址包括所述第一地址，以及，所述地址产生器响应于所述第二时钟信号改变所述第一地址。
2.如权利要求1所述的刷新地址产生电路，其特征在于，所述刷新控制电路包括：
刷新窗口信号生成电路，接收所述第一刷新指令和刷新窗口复位信号，用于根据所述第一刷新指令和所述刷新窗口复位信号生成刷新窗口信号，所述刷新窗口信号的脉冲持续时间为所述刷新控制电路执行一次刷新操作的窗口时间，所述刷新窗口复位信号用于在一次刷新操作结束后对所述刷新窗口信号生成电路进行复位；
时钟脉冲生成电路，耦接所述刷新窗口信号生成电路，用于在所述时钟脉冲生成电路接收的所述第一刷新指令的数量小于或等于n且第n次所述第一刷新操作结束前生成所述第一时钟信号，或在所述时钟脉冲生成电路接收的所述第一刷新指令的数量为n且在第n次所述刷新操作结束后生成所述第二时钟信号。
3.如权利要求2所述的刷新地址产生电路，其特征在于，所述时钟脉冲生成电路包括：
计数电路，接收所述第一刷新指令和计数复位信号，用于对所述第一刷新指令进行计数并输出计数信号，所述计数电路根据所述计数复位信号进行复位；
计数复位信号生成电路，耦接所述计数电路和所述刷新窗口信号生成电路，用于在所述第一刷新指令为n个且在第n次所述第一刷新操作结束后生成所述计数复位信号；
第一脉冲生成子电路，耦接所述计数复位信号生成电路，用于在所述第一刷新指令小于n个时根据所述计数信号生成所述第一时钟信号，或者，在所述第一刷新指令等于n个时根据所述计数复位信号生成所述第二时钟信号。
4.如权利要求2所述的刷新地址产生电路，其特征在于，所述刷新窗口信号生成电路包括：
n个刷新窗口子信号生成电路，每一所述刷新窗口子信号生成电路接收刷新窗口复位信号且依次对应接收多个所述第一刷新指令，所述刷新窗口子信号生成电路根据所述第一刷新指令和刷新窗口复位信号依次输出多个刷新窗口子信号；
刷新窗口子信号处理电路，耦接n个所述刷新窗口子信号生成电路，用于依次接收多个所述刷新窗口子信号并对所述刷新窗口子信号进行逻辑运算输出所述刷新窗口信号。
5.如权利要求4所述的刷新地址产生电路，其特征在于，所述刷新控制电路还接收第二刷新指令以进行第二刷新操作；
其中，多个所述刷新窗口子信号生成电路同时接收一个所述第二刷新指令和所述刷新窗口复位信号，每一所述刷新窗口子信号生成电路用于根据所述第二刷新指令和所述第二刷新窗口复位信号生成相同的所述刷新窗口子信号；
所述刷新窗口子信号处理电路接收多个所述刷新窗口子信号并对所述刷新窗口子信号进行逻辑运算输出所述刷新窗口信号。
6.如权利要求4所述的刷新地址产生电路，其特征在于，所述刷新控制电路还包括：
第二脉冲生成子电路，所述第二脉冲生成子电路耦接所述刷新窗口信号生成电路，用于接收所述刷新窗口信号和地址命令信号，在开始进行所述第一刷新操作或所述第二刷新操作时生成所述第三时钟信号的第一脉冲，并根据所述地址命令信号的第一脉冲输出所述第三时钟信号的第二脉冲，从而输出所述第三时钟信号；
内部刷新窗口信号生成电路，用于根据所述第三时钟信号生成所述内部刷新窗口信号，其中所述内部刷新窗口信号的第一个脉冲在所述第三时钟信号的第一脉冲之后产生且在所述第三时钟信号的第二脉冲产生之前结束，所述内部刷新窗口信号的第二脉冲在所述第三时钟信号的第二脉冲之后产生且在所述刷新窗口信号的脉冲结束之前结束；
地址命令信号生成电路，用于根据预充电信号的有效电平生成所述地址命令信号的第一脉冲和第二脉冲，所述地址命令信号的第一脉冲用于生成所述内部刷新信号的第二脉冲以及所述第三时钟信号的第二脉冲，所述预充电信号的有效电平为响应所述内部刷新窗口信号的下降沿而产生的有效电平；
刷新窗口复位信号生成电路，接收所述预充电信号，用于根据所述预充电信号的第二脉冲的下降沿生成所述刷新窗口复位信号的脉冲。
7.如权利要求6所述的刷新地址产生电路，其特征在于，所述刷新控制电路还包括：
信号选择电路，耦接所述计数电路、所述第一脉冲生成子电路和所述第二脉冲生成子电路，用于在所述刷新控制电路进行进行所述第一刷新操作时，所述计数信号输出所述第一时钟信号或所述第二时钟信号，或者，在所述刷新控制电路进行所述第二刷新操作时，根据所述计数信号输出所述第三时钟信号。
8.如权利要求7所述的刷新地址产生电路，其特征在于，所述刷新控制电路还包括：
地址标志信号生成电路，用于根据所述地址命令信号的第一个上升沿生成地址标志信号的上升沿，根据所述刷新窗口信号的下降沿生成所述地址标志信号的下降沿；
所述地址产生器包括：
地址计数器，所述地址计数器预存所述第一地址并耦接所述信号选择电路，用于根据所述第二时钟信号改变所述第一地址为第三地址，或根据所述第三时钟信号改变所述第一地址并先后输出第四地址和所述第五地址，所述第一地址、所述第四地址和所述第五地址为依次连续的三个地址；
地址处理电路，连接所述地址计数器和所述刷新窗口子信号生成电路，用于在所述刷新控制电路进行所述第一刷新操作时接收所述地址标志信号，并获取所述第一地址，在所述地址标志信号的上升沿到来前输出所述第一地址，或者，在所述地址标志信号上升沿到来后输出所述第二地址；
所述地址处理电路，还用于在所述刷新控制电路进行所述第二刷新操作时，依次获取所述第四地址和所述第五地址，并根据多个所述刷新窗口子信号依次输出所述第四地址和所述第五地址。
9.如权利要求8所述的刷新地址产生电路，其特征在于，所述地址处理电路包括：
地址运算电路，耦接所述地址计数器，所述地址运算单元用于对所述第一地址进行加法运算或减法运算得到所述第二地址；
地址选择电路，所述地址选择电路分别耦接所述地址计数器、所述地址运算电路和所述刷新窗口子信号生成电路，用于在接收所述第一刷新指令且所述地址标志信号为低电平时输出所述第一地址且在所述地址标志信号为高电平时输出所述第二地址，或在接收所述第二刷新指令时根据多个所述刷新窗口子信号先后输出所述第四地址和所述第五地址。
10.如权利要求3所述的刷新地址产生电路，其特征在于，所述计数电路包括：
n个第一反相器，每个所述第一反相器对应接收一所述第一刷新指令；
n个第一锁存器，n个所述第一锁存器的置位端分别连接一所述第一反相器，n个所述第一锁存器的复位端被配置为接收计数复位信号，n个所述第一锁存器的输出端被配置为输出所述计数信号，当所述第一刷新操作的次数等于预设数量值时，所述计数复位信号对n个所述第一锁存器进行复位。
11.如权利要求10所述的刷新地址产生电路，其特征在于，所述计数复位信号生成电路包括：
第一与门，所述第一与门的输入端接收所述计数信号；
第二反相器，所述第二反相器的输入端连接所述刷新窗口信号生成电路，以对所述刷新窗口信号进行反向；
第二与门，所述第二与门的输入端分别连接所述第一与门的输出端和所述第二反相器的输出端；
第一延时器，所述第一延时器的输入端连接所述第二与门的输出端；
第三反相器，所述第三反相器的输入端连接所述第一延时器的输出端；
第三与门，所述第三与门的输入端分别连接所述第二与门的输出端和所述第三反相器的输出端；
第四反相器，所述第四反相器连接所述第三与门的输出端，以输出所述计数复位信号。
12.如权利要求11所述的刷新地址产生电路，其特征在于，所述第一脉冲生成子电路包括：
第二延时器，所述第二延时器的输入端连接所述第三与门的输出端；
第三延时器，所述第三延时器的输入端和所述第二延时器的输出端连接；
第一或门，所述第一或门的输入端分别连接所述第三与门的输出端和所述第三延时器的输出端，所述第一或门的输出端在所述第一刷新指令小于n个时根据所述计数信号输出所述第一时钟信号，或在所述第一刷新指令等于n个时根据所述计数复位信号输出所述第二时钟信号。
13.如权利要求8所述的刷新地址产生电路，其特征在于，所述第二脉冲生成子电路包括：
第七延时器，所述第七延时器的输入端连接所述刷新窗口信号生成电路，以接收所述刷新窗口信号；
第七反相器，所述第七反相器得到输入端连接所述第七延时器的输出端；
第六与门，第六与门的输入端分别连接所述刷新窗口信号生成电路和所述第七反相器的输出端；
第八反相器，第八反相器的输入端连接所述地址标志信号生成电路；
第七与门，所述第七与门的输入端分别连接所述第八反相器的输出端和所述地址命令信号生成电路；
第二或非门，第二或非门的输入端分别连接所述第六与门的输出端和所述第七与门的输出端；
第九反相器，所述第九反相器的输入端连接所述第二或非门的输出端，所述第九反相器的输出端连接所述信号选择电路。
14.如权利要求13所述的刷新地址产生电路，其特征在于，所述内部刷新窗口信号生成电路包括：
第四锁存器，所述第四锁存器的置位端连接所述第二或非门的输出端，所述第四锁存器的复位端连接所述地址命令信号生成电路，所述第四锁存器用于根据所述第三时钟信号生成所述内部刷新窗口信号。
15.如权利要求14所述的刷新地址产生电路，其特征在于，所述地址命令信号生成电路包括：
第五反相器，所述第五反相器的输入端接收预充电信号；
第四延时器，所述第四延时器的输入端连接所述第五反相器的输出端；
第四与门，所述第四与门的输入端分别连接所述第五反相器和所述第四延时器的输出端，输出地址命令信号。
16.如权利要求15所述的刷新地址产生电路，其特征在于，所述地址标志信号生成电路包括：
第六反相器，所述第六反相器的输入端连接所述第四与门的输出端；
第二锁存器，所述第二锁存器的置位端连接所述第六反相器的输出端，所述第二锁存器输出地址标志信号。
17.如权利要求16所述的刷新地址产生电路，其特征在于，所述刷新窗口复位信号生成电路包括：
第五与门，所述第五与门的输入端分别接收所述第二锁存器输出的信号及所述预充电信号；
第六延时器，所述第六延时器的输入端连接所述第五与门的输出端；
第十反相器，所述第十反相器连接所述第六延时器的输出端，并输出所述刷新窗口复位信号。
18.如权利要求16所述的刷新地址产生电路，其特征在于，所述刷新窗口子信号生成电路包括：
第一或非门，所述第一或非门的输入端分别接收所述第一刷新指令和所述第二刷新指令；
第三锁存器，所述第三锁存器的置位端连接所述第一或非门的输出端，所述第三锁存器的复位端连接所述第十反相器的输出端，所述第三锁存器的输出端输出刷新窗口子信号。
19.如权利要求18所述的刷新地址产生电路，其特征在于，所述刷新窗口子信号处理电路包括：
第三或门，所述第三或门的输入端分别连接多个所述第三锁存器的输出端，以输出所述刷新窗口信号。
20.如权利要求9所述的刷新地址产生电路，其特征在于，所述地址选择电路包括：
第九与门，所述第九与门的输入端分别连接多个所述刷新窗口子信号生成电路；
第十一反相器，所述第十一反相器输入端连接所述地址标识信号生成电路，以接收所述地址标识信号；
第四或非门，所述第四或非门的输入端分别连接所述第九与门的输出端和所述第十一反相器的输出端；
多路选择器，所述多路选择器连接所述地址计数器、所述地址运算电路及所述第四或非门，用于响应第四或非门输出的信号在进行所述第一刷新操作时所述第一地址或第二地址；或在进行所述第二刷新操作时，输出所述第四地址或所述第三地址。
21.如权利要求7所述的刷新地址产生电路，其特征在于，所述信号选择电路包括：
第三或非门，所述第三或非门的输入端接收所述计数信号；
第二或门，所述第二或门的输入端分别连接所述第一脉冲产生电路和所述第二脉冲产生电路；
第八与门，所述第八与门的输入端分别连接所述第三或非门的输出端和所述第二或门的的输出端，所述第八与门的输出端和所述地址产生器连接。
22.一种刷新地址产生方法，其特征在于，用于权利要求1-21任一所述的电路，所述方法用于同一内存块刷新模式，所述方法包括：
获取刷新控制电路接收的第一刷新指令而执行的第一刷新操作的次数；
当所述刷新控制电路执行的第一刷操作的次数小于预设数量值时，控制地址产生器维持其输出的地址；
当所述刷新控制电路执行的第一刷操作的次数等于预设数量值时，控制地址产生器改变其输出的地址。
23.如权利要求22所述的刷新地址产生方法，其特征在于，所述方法还包括：
当所述刷新控制电路接收第二刷新指令时，控制所述地址产生器输出全内存块刷新地址。
24.一种存储器，其特征在于，所述存储器包括权利要求1-21任一所述的刷新地址产生电路。
25.一种电子设备，其特征在于，所述电子设备包括如权利要求24所述的存储器。
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