CN117476070A - 移位寄存器电路及控制方法、电子设备 - Google Patents

移位寄存器电路及控制方法、电子设备 Download PDF

Info

Publication number
CN117476070A
CN117476070A CN202210870368.8A CN202210870368A CN117476070A CN 117476070 A CN117476070 A CN 117476070A CN 202210870368 A CN202210870368 A CN 202210870368A CN 117476070 A CN117476070 A CN 117476070A
Authority
CN
China
Prior art keywords
input end
data
stage
inverter
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210870368.8A
Other languages
English (en)
Inventor
张宏广
林龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210870368.8A priority Critical patent/CN117476070A/zh
Priority to PCT/CN2022/136287 priority patent/WO2024016557A1/zh
Publication of CN117476070A publication Critical patent/CN117476070A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本公开是关于一种移位寄存器电路、移位寄存器电路控制方法及电子设备，涉及集成电路技术领域。该移位寄存器电路包括：m个级联的触发器，第2级至第m级的所述触发器中至少部分所述触发器的时钟输入端设置有时钟控制电路，所述时钟控制电路接收所述初始时钟信号并耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于在第n级所述触发器的数据输入端接收的所述指令信号为有效电平时，控制第n+1级所述触发器进行数据采样；在所述指令信号的有效电平被第n+1级所述触发器输出后，控制第n+1级所述触发器停止数据采样。本公开提供一种可以降低功耗的移位寄存器电路。

Description

移位寄存器电路及控制方法、电子设备
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种移位寄存器电路、移位寄存器电路控制方法及电子设备。
背景技术
DDR5 SDRAM(Double Data Rate Fourth Synchronous Dynamic Random AccessMemory，双数据速率五次同步动态随机存储器)是一种同步的DRAM存储器，其在下发读写命令后，需要在预定的延时时间到达DRAM的pin脚。
DDR5 SDRAM使用移位寄存器电路来实现延时，移位寄存器(Shift Register)是一种在若干相同时间脉冲下工作的以多个触发器为基础的器件。
通常情况下，移位寄存器在传输一个信号的过程中，所有的触发器都会持续工作，然而，对于每一个触发器而言，其只在实际传输信号的时间内有效工作，其他时间均属于空转，如此必然带来不必要的功耗。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种移位寄存器电路、移位寄存器电路控制方法及电子设备，以提供一种降低功耗的移位寄存器电路。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本公开的第一方面，提供一种移位寄存器电路，包括：m个级联的触发器，每一级所述触发器的数据输入端耦接上一级所述触发器的数据输出端，第1级所述触发器的数据输入端接收指令信号，第1级所述触发器的时钟输入端接收初始时钟信号；第2级至第m级的所述触发器中至少部分所述触发器的时钟输入端设置有时钟控制电路，所述时钟控制电路接收所述初始时钟信号并耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于在第n级所述触发器的数据输入端接收的所述指令信号为有效电平时，控制第n+1级所述触发器进行数据采样；在所述指令信号的有效电平被第n+1级所述触发器输出后，控制第n+1级所述触发器停止数据采样；其中，m为大于或等于2的正整数，n为小于m的正整数。
本公开的一种示例性实施方式中，所述时钟控制电路包括：判断电路，所述判断电路的输入端分别耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于根据第n级所述触发器数据输入端的电平和第n+1级所述触发器数据输出端的电平输出判断结果；时钟信号屏蔽电路，耦接所述判断电路，用于根据所述判断结果开始或停止向第n+1级所述触发器的时钟输入端输出所述初始时钟信号。
本公开的一种示例性实施方式中，所述指令信号的有效电平为逻辑低电平；所述判断电路包括：第一开关管、第二开关管、第一或非门、第一反相器和第二反相器；其中，所述第一开关管的栅极耦接第n级所述触发器的数据输入端，所述第一开关管的源级耦接电源电压端，所述第一开关管的漏极耦接所述第二开关管的漏极；所述第一或非门的第一输入端耦接所述第一反相器的输出端，所述第一反相器的输入端耦接第n级所述触发器的数据输入端，所述第一或非门的第二输入端耦接第n+1级所述触发器的数据输出端；所述第二开关管的栅极连接所述第一或非门的输出端，所述第二开关管的源极接地；所述第二反相器的输入端连接所述第一开关管的漏极，所述第二反相器的输出端用于输出所述判断结果。
本公开的一种示例性实施方式中，所述指令信号的有效电平为逻辑高电平；所述判断电路包括：第一开关管、第二开关管、第一或非门、第一反相器、第二反相器和第三反相器；其中，所述第三反相器的输入端耦接第n级所述触发器的数据输入端，所述第三反相器的输出端连接所述第一开关管的栅极，所述第一开关管的源级耦接电源电压端，所述第一开关管的漏极耦接所述第二开关管的漏极；所述第一或非门的第一输入端耦接第n级所述触发器的数据输入端，所述第一或非门的第二输入端耦接所述第一反相器的输出端，所述第一反相器的输入端耦接第n+1级所述触发器的数据输出端；所述第二开关管的栅极连接所述第一或非门的输出端，所述第二开关管的源极接地；所述第二反相器的输入端连接所述第一开关管的漏极，所述第二反相器的输出端用于输出所述判断结果。
本公开的一种示例性实施方式中，所述判断电路还包括：复位电路；其中，所述复位电路连接所述第二反相器的输入端和所述第二反相器的输出端，用于根据复位信号对所述第二反相器的输入端进行复位。
本公开的一种示例性实施方式中，所述复位电路包括：第二或非门；其中，所述第二或非门的第一输入端连接所述第二反相器的输出端，所述第二或非门的第二输入端接入复位信号，所述第二或非门的输出端连接所述第二反相器的输入端。
本公开的一种示例性实施方式中，所述第一开关管为P型MOS管，所述第二开关管为N型MOS管。
本公开的一种示例性实施方式中，所述时钟信号屏蔽电路包括：第三或非门；其中，所述第三或非门的第一输入端接收所述判断结果，所述第三或非门的第二输入端接收所述初始时钟信号，所述第三或非门的输出端用于输出所述初始时钟信号。
本公开的一种示例性实施方式中，所述时钟信号屏蔽电路还包括：第一选择电路；其中，所述第一选择电路用于根据第一选择信号对所述第三或非门输出的信号进行选择输出。
本公开的一种示例性实施方式中，所述第一选择电路包括第一数据选择器；其中，所述第一数据选择器的第一输入端耦接所述第三或非门的输出端，所述第一数据选择器的第二输入端接入低电平信号或高电平信号，所述第一数据选择器的选择端接收所述第一选择信号。
本公开的一种示例性实施方式中，至少部分相邻两级所述触发器之间通过第二选择电路连接；其中，所述第二选择电路用于根据第二选择信号选择输出所述指令信号，或选择输出第n级所述触发器的数据输出端输出的信号至第n+1级所述触发器的数据输入端。
本公开的一种示例性实施方式中，所述第二选择电路包括第二数据选择器，其中，所述第二数据选择器的第一输入端接入所述指令信号，所述第二数据选择器的第二输入端连接第n级所述触发器的数据输出端，所述第二数据选择器的输出端连接第n+1级所述触发器的数据输入端，所述第二数据选择器的选择端接收所述第二选择信号。
本公开的一种示例性实施方式中，所述时钟控制电路和第n+1级所述触发器的数据输出端之间还设置有延时器，所述延时器用于对第n+1级所述触发器的数据输出端的输出信号进行延时。
本公开的一种示例性实施方式中，所述延时器的延时时间大于或等于所述指令信号有效电平的持续时间。
本公开的一种示例性实施方式中，所述延时器的延时时间大于或等于所述初始时钟信号的1个时钟周期。
根据本公开的第二方面，提供一种电子设备，包括上述的移位寄存器电路。
本公开提供的技术方案可以包括以下有益效果：
本公开示例性实施方式提供的移位寄存器电路，通过在第2级至第m级的触发器中至少部分触发器的时钟输入端设置时钟控制电路，该时钟控制电路接收初始时钟信号并耦接第n级触发器的数据输入端和第n+1级触发器的数据输出端，用于在第n级触发器的数据输入端接收的指令信号为有效电平时，控制第n+1级触发器进行数据采样；在指令信号的有效电平被第n+1级触发器输出后，控制第n+1级触发器停止数据采样；通过该时钟控制电路可以控制对应的触发器只在传输有效信号的时间内工作，在其他时间内可以处于关闭状态，从而可以达到节省功耗的目的。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1示意性示出了根据本公开的示例性实施方式中一种D触发器的结构示意图；
图2示意性示出了根据本公开的示例性实施方式的一种移位寄存器电路的结构示意图；
图3示意性示出了根据本公开的示例性实施方式的一种时钟控制电路的结构示意图；
图4示意性示出了根据本公开的示例性实施方式的一种时钟控制电路的框图；
图5示意性示出了根据本公开的示例性实施方式的一种时钟控制电路的电路图；
图6示意性示出了根据本公开的示例性实施方式的另一种时钟控制电路的电路图；
图7示意性示出了根据本公开的示例性实施方式的一种第二数据选择器的结构示意图；
图8示意性示出了根据本公开的示例性实施方式的一种信号传递过程的时序图；
图9示意性示出了根据本公开的示例性实施方式的另一种信号传递过程的时序图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
随着存储器技术的发展，DDR4 SDRAM(Double-Data-Rate Fourth GenerationSynchronous Dynamic Random Access Memory，第四代双数据速率同步动态随机存储器)和DDR5 SDRAM等应运而生，DDR4SDRAM和DDR5 SDRAM均具有较低的供电电压、较高的传输速率，其上的存储单元组(Bank Group)具有独立启动操作读、写等动作的特性。另外，相比于例如DDR3/DDR2的存储器，DDR4和DDR5在具有快速、省电特性的同时，还可以增强信号的完整性，提高了数据传输及存储的可靠性。
DDR4和DDR5均是一种同步的DRAM存储器。也就是说，如果在x tCK时刻下发读命令，那么，DRAM内部数据需要在(x+RL)tCK时刻到达DRAM DQ/DQS的pin上。如果在y tCK时刻下发写命令，那么，需要在(y+WL)tCK时刻将发送的数据送到DRAM DQ/DQS的pin上。可见，在读或写命令下发后，需要有一定的延时来执行这些命令。
为了实现上述的延时，通常可以通过移位寄存器电路来达到。其中，移位寄存器(Shift Register)是一种在若干相同时间脉冲下工作的以触发器为基础的器件。数据可以以并行或串行的方式输入到移位寄存器中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。移位寄存器应用场景广泛，例如，可以利用移位寄存器构成计数器、顺序脉冲发生器、串行累加器、串行数据与并行数据之间转换的数据转换器等。
在移位寄存器中，触发器是具有触发特性的存储单元电路，其中，触发是在时钟脉冲边沿作用下的一种状态刷新。以D触发器为例，如图1所示，D触发器可以捕获时钟CK上升沿的D端数据，并在Q端进行输出，一直维持到下一时钟上升沿到来之前，即D触发器在时钟CK上升沿被触发(trigger)。在此期间，D端的数据变化不会直接影响到Q端的输出。另外，D触发器还会根据复位信号RST实现复位功能，此处不作详述。
对于由多个触发器构成的移位寄存器电路而言，例如，现有的由多个D触发器构成的DFF(D type flip-flop)阵列而言，在实现延时的过程中，在传输一个指令信号CMD_IN的整个过程中，所有的DFF都响应时钟信号被trigger，也就是说，在当前DFF传输信号的有效电平的时候，其他DFF也被trigger，对于其他DFF而言，此种状态属于一种空转的状态，势必带来不必要的功耗。
基于此，本公开示例性实施方式提供了一种移位寄存器电路，该移位寄存器电路不仅可以用于DRAM等存储器中，还可以用于需要进行延时的其他电子设备中，本公开示例性实施方式对此不作特殊限定。
参照图2，示出了本公开示例性实施方式提供的一种移位寄存器电路的结构示意图。如图2所示，该移位寄存器电路200包括：m个级联的触发器210，每一级触发器210的数据输入端耦接上一级触发器210的数据输出端，此处的耦接可以是相邻的两个触发器210直接连接，也可以是相邻的两个触发器210通过其他器件间接连接，本公开示例性实施方式对此不作特殊限定。
在上述m个级联的触发器210中，第1级触发器的数据输入端(即D端)接收指令信号CMD_IN，第1级触发器的时钟输入端(即CK端)接收初始时钟信号CLK。也就是说，第1级触发器会在初始时钟信号CLK触发下持续进行工作。
相对于第1级触发器，本公开示例性实施方式中，第2级至第m级的触发器中至少部分触发器的时钟输入端(即CK端)可以设置时钟控制电路220，通过时钟控制电路220可以控制对应的触发器210只在传输指令信号CMD_IN的有效电平时被trigger进行工作，在其他时间内可以关闭，不进行工作，从而可以达到节省功耗的目的。
在实际应用中，可以在第2级触发器至第m级触发器的所有触发器210中均设置上述的时钟控制电路220，也可以只在部分触发器210上设置上述的时钟控制电路220，本公开示例性实施方式对此不作特殊限定。
在实际应用中，m可以为大于或等于2的任一正整数，m的具体取值可以根据实际所需要的延时大小来确定，如图2所示的移位寄存器电路中，m为6。本公开示例性实施方式对于m的具体取值不作特殊限定。
本公开示例性实施方式中，设置在第2级至第m级的触发器中至少部分触发器的时钟输入端的时钟控制电路220，可以接收初始时钟信号CLK，并耦接第n级触发器的数据输入端和第n+1级触发器的数据输出端。例如，如图2所示，第2级触发器的时钟输入端设置的时钟控制电路220，除接收初始时钟信号CLK外，还耦接第1级触发器的数据输入端和第2级触发器的数据输出端；第3级触发器的时钟输入端设置的时钟控制电路220，除接收初始时钟信号CLK外，还耦接第2级触发器的数据输入端和第3级触发器的数据输出端，以此类推，第6级触发器的时钟输入端设置的时钟控制电路220，除接收初始时钟信号CLK外，还耦接第5级触发器的数据输入端和第6级触发器的数据输出端。需要说明的是，此处的耦接可以是直接连接，也可以是间接连接。
参照图3，示出了本公开示例性实施方式提供的一种时钟控制电路的结构示意图。如图3所示，该时钟控制电路220包括第一数据接入端I1、第二数据接入端I2、时钟输入端CKI和时钟输出端CKO；其中，第一数据接入端I1连接第n级触发器的数据输入端(即D端)，第二数据接入端I2连接第n+1级触发器的数据输出端(即Q端)，时钟输入端CKI用于接收初始时钟信号CLK，时钟输出端CKO连接第n+1级触发器的时钟输入端(即CK端)。该时钟控制电路220用于根据第一数据接入端I1和第二数据接入端I2输入的数据，控制时钟输入端CKI接收的初始时钟信号CLK输出或不输出至时钟输出端CKO，从而实现对第n+1级触发器的时钟输入端所输入时钟信号的控制，进而达到控制第n+1级触发器开关的目的，即达到控制第n+1级触发器进行数据采样或停止数据采样。
具体的，本公开示例性实施方式中，上述的时钟控制电路220用于在第n级触发器的数据输入端(即D端)接收的指令信号为有效电平时，控制第n+1级触发器进行数据采样；另外，在指令信号的有效电平被第n+1级触发器输出后，即被Q端输出后，控制第n+1级触发器停止数据采样。相当于在第n级触发器接收到指令信号时，控制第n+1级触发器打开，在第n+1级触发器输出完指令信号后，控制第n+1级触发器关闭，从而可以实现第n+1级触发器在传输指令信号时工作，在其他时间处于关闭状态，达到节省功耗的目的。
在实际应用中，上述的n为小于m的正整数。
参照图4，示出了本公开示例性实施方式提供的一种时钟控制电路的框图。如图4所示，该时钟控制电路220包括判断电路221和时钟信号屏蔽电路222；其中，
判断电路221的输入端分别耦接第n级触发器的数据输入端(即D端)和第n+1级触发器的数据输出端(即Q端)，用于根据第n级触发器数据输入端的电平和第n+1级触发器数据输出端的电平输出判断结果；也就是说，判断电路221包括第一数据接入端I1和第二数据接入端I2，并根据第一数据接入端I1和第二数据接入端I2输入的信号输出一个判断结果。
时钟信号屏蔽电路222则耦接判断电路221，用于根据判断结果开始或停止向第n+1级触发器的时钟输入端(即CK端)输出初始时钟信号。也就是说，当根据判断结果开始向第n+1级触发器的时钟输入端输出初始时钟信号时，该第n+1级触发器开始采样；当根据判断结果停止向第n+1级触发器的时钟输入端输出初始时钟信号时，该第n+1级触发器停止采样。从而可以实现第n+1级触发器在传输信号时工作，在其他时间处于关闭状态，达到节省功耗的目的。
在实际应用中，根据指令信号的有效电平的不同，判断电路221有所差异。
具体的，如图5所示，在指令信号的有效电平为逻辑低电平时，即指令信号CMD_IN在低电平有效时，上述的判断电路221可以包括：第一开关管2211、第二开关管2212、第一或非门2213、第一反相器2214和第二反相器2215；其中，第一开关管2211的栅极耦接第n级触发器的数据输入端(即第一数据接入端I1)，第一开关管2211的源级耦接电源电压端VDD，第一开关管2211的漏极耦接第二开关管2212的漏极；第一或非门2213的第一输入端耦接第一反相器2214的输出端，第一反相器2214的输入端耦接第n级触发器的数据输入端(即第一数据接入端I1)，第一或非门2213的第二输入端耦接第n+1级触发器的数据输出端(即第二数据接入端I2)。第二开关管2212的栅极连接第一或非门2213的输出端，第二开关管2212的源极接地；第二反相器2215的输入端连接第一开关管2211的漏极，第二反相器2215的输出端用于输出判断结果。
在实际应用中，第一开关管2211和第二开关管2212均可以为MOS管或薄膜晶体管。进一步的，MOS管分为P型MOS管和N型MOS管，薄膜晶体管可为P型薄膜晶体管或为N型薄膜晶体管。由于多晶硅薄膜晶体管的迁移率较高，尤其适用于移位寄存器中。
本公开示例性实施方式中，以第一开关管2211为P型MOS管，第二开关管2212为N型MOS管为例，对上述的判断电路221的工作原理进行详细说明如下：
首先，对于P型MOS管而言，其只有在栅极输入的信号为低电平时导通；对于N型MOS管而言，其只有在栅极输入的信号为高电平时导通。
基于此，对于图5所示的判断电路221，在第一开关管2211的栅极耦接的第n级触发器的数据输入端为逻辑低电平0时，即第一数据接入端I1接收到逻辑低电平0时，第一开关管2211导通；由于第一开关管2211的源级耦接电源电压端VDD，因此，第一开关管2211导通后，第一开关管2211的漏极会输出逻辑高电平1至第二反相器2215的输入端。
此时，由于第一或非门2213的第一输入端耦接的是第n级触发器的数据输入端，也就是说，第一数据接入端I1接收到的逻辑低电平0也会输入至第一或非门2213的第一输入端；又由于第一或非门2213的第一输入端设置有第一反相器2214，进入到第一或非门2213的第一输入端的电平会变为逻辑高电平1，对于第一或非门2213而言，无论其第二输入端接入的电平是逻辑高电平还是逻辑低电平，该第一或非门2213的输出均为逻辑低电平0。也就是说，无论第二数据接入端I2接收到的是逻辑高电平1还是逻辑低电平0，第一或非门2213的输出均为逻辑低电平0。由于第一或非门2213输出的是逻辑低电平0，而作为N型MOS管的第二开关管2212为高电平导通，因此，第二开关管2212不导通。也就是说，在第n级触发器的数据输入端为逻辑低电平0时，即第一数据接入端I1接收到的是逻辑低电平0时，第一开关管2211的漏极会输出逻辑高电平1至第二反相器2215的输入端。
第二反相器2215的输入端在接收到第一开关管2211的漏极输出的逻辑高电平1后，会对该逻辑高电平1进行反相，获得逻辑低电平0，也就是说，第二反相器2215的输出端所输出的判断结果为逻辑低电平0。
本公开示例性实施方式中，在上述判断电路221的基础上，如图5所示，时钟控制电路220所包括的时钟信号屏蔽电路222可以包括第三或非门2221；其中，该第三或非门2221的第一输入端接收上述的判断结果，该第三或非门2221的第二输入端接收初始时钟信号CLK，第三或非门2221的输出端用于选择性输出初始时钟信号CLK。
在判断结果为逻辑低电平0的时候，输入至第三或非门2221的第一输入端的判断结果，不会对接入至第三或非门2221的第二输入端的初始时钟信号CLK产生屏蔽作用。此时，第三或非门2221输出初始时钟信号CLK，也就是说，第n级触发器的数据输入端为逻辑低电平0时，即第一数据接入端I1接收到逻辑低电平0时，无论第二数据接入端I2接收到的是逻辑高电平1还是逻辑低电平0，均向第n+1级触发器的时钟输入端输出初始时钟信号CLK，使该第n+1级触发器处于工作状态，即第n+1级触发器的时钟输入端接收的信号的状态(Status)为翻转(Toggle)状态，如表1的真值表所示。
表1
如表1所示，对于第一数据接入端I1接收到逻辑高电平1，第二数据接入端I2接收到的是逻辑低电平0的情况下，也就是说，在第n级触发器的数据输入端为逻辑高电平1，第n+1级触发器的数据输出端为逻辑低电平0的情况下，对于图5所示的判断电路221和时钟信号屏蔽电路222而言，其第一开关管2211的栅极接入的是逻辑高电平1，由于P型MOS是低电平导通，因此，此时的第一开关管2211不导通。
此时，由于第一数据接入端I1接收到的逻辑高电平1经过第一反相器2214后输入至第一或非门2213的第一输入端，第一或非门2213的第二输入端接收的是第二数据接入端I2接收到的逻辑低电平0，也就是说，输入至第一或非门2213的两个数据均为逻辑低电平0，通过第一或非门2213后，所输出的为逻辑高电平1，此时作为N型MOS管的第二开关管2212导通，又由于第二开关管2212的源极接地，因此，输入至第二反相器2215的为逻辑低电平0，该逻辑低电平0取反后，获得判断结果为逻辑高电平1。
上述判断结果的逻辑高电平1进入到时钟信号屏蔽电路222的第三或非门2221后，会对接入至第三或非门2221的第二输入端的初始时钟信号CLK产生屏蔽作用。此时，第三或非门2221不会输出初始时钟信号CLK，第n+1级触发器的时钟输入端接收不到初始时钟信号CLK，即第n+1级触发器的时钟输入端接收到的信号不再toggle，第n+1级触发器不被trigger，停止工作，处于关闭状态。也就是说，第n级触发器的数据输入端为逻辑高电平1，即第一数据接入端I1接收到逻辑高电平1，第n+1级触发器的数据输出端输出逻辑低电平0，即第二数据接入端I2接收到逻辑低电平0时，停止向第n+1级触发器的时钟输入端输出初始时钟信号CLK，使该第n+1级触发器不被trigger，处于关闭状态，即第n+1级触发器的时钟输入端的状态Status为屏蔽(Block)状态，如表1的真值表所示。
另外，对于第一数据接入端I1接收到逻辑高电平1，第二数据接入端I2接收到的也是逻辑高电平1的情况下，也就是说，在第n级触发器的数据输入端为逻辑高电平1，第n+1级触发器的数据输出端也为逻辑高电平1的情况下，对于图5所示的判断电路221和时钟信号屏蔽电路222而言，由于输入至第一开关管2211栅极的为逻辑高电平1，作为P型MOS管的该第一开关管2211不导通；由于输入至第二开关管2212栅极的为逻辑低电平0，作为N型MOS管的该第二开关管2212也不导通。
此种情况下，可以在判断电路221中设置一个复位电路2216，如图5所示。该复位电路2216连接第二反相器2215的输入端和第二反相器2215的输出端，该复位电路2216用于根据复位信号RST对第二反相器2215的输入端进行复位。另外，还可以根据需要将复位电路2216设置成具有锁存功能的器件，从而可以起到对前一次所输出的判断结果进行锁存的作用。
也就是说，通过复位电路2216可以对第一数据接入端I1接收到的是逻辑高电平1，第二数据接入端I2接收到的是逻辑低电平0的情况下所输出的判断结果进行锁存，对于第一开关管2211和第二开关管2212均不导通的情况下，判断电路221所输出的判断结果依然为逻辑高电平1，最终经过时钟信号屏蔽电路222后，会保持上一状态，不会输出初始时钟信号CLK，即第n+1级触发器的状态Status为保持(Reserved)状态，如表1的真值表所示。
根据真值表表1可以看出，在第一数据接入端I1接收到的是逻辑低电平0的情况下，无论第二数据接入端I2接收到的是逻辑高电平1还是逻辑低电平0，第n+1级触发器的时钟输入端的信号均处于Toggle状态，即第n+1级触发器处于工作状态，也就是说，只要第n级触发器的数据输入端接收到指令信号的有效电平，第n+1级触发器均处于工作状态；在第一数据接入端I1接收到的是逻辑高电平1，第二数据接入端I2接收到的是逻辑低电平0的情况下，第n+1级触发器的时钟信号输入端的信号不再toggle，处于Block状态，即第n+1级触发器不被trigger，进入关闭状态，也就是说，在指令信号的有效电平被第n+1级触发器输出时，第n+1级触发器不被trigger，处于关闭状态；接着，在第一数据接入端I1和第二数据接入端I2接收到的均是逻辑高电平1的情况下，第n+1级触发器的时钟信号输入端的信号将维持上一个阶段的状态，处于Reserved状态，即第n+1级触发器保持前一关闭状态不变。
如此，可以确保第n+1级触发器只在指令信号的有效电平到达第n级触发器以及从第n+1级触发器出来时，处于工作状态，也就是只在其传输指令信号的有效电平时，第n+1级触发器才处于工作状态，其他时间均处于关闭状态，从而可以达到减少功耗，节能的目的。
如图6所示，在指令信号的有效电平为逻辑高电平时，即指令信号CMD_IN在高电平有效时，上述的判断电路221可以包括：第一开关管2211、第二开关管2212、第一或非门2213、第一反相器2214、第二反相器2215和第三反相器2217；其中，第三反相器2217的输入端耦接第n级触发器的数据输入端(即第一数据接入端I1)，第三反相器2217的输出端连接第一开关管2211的栅极，第一开关管2211的源级耦接电源电压端VDD，第一开关管2211的漏极耦接第二开关管2212的漏极；第一或非门2213的第一输入端耦接第n级触发器的数据输入端(即第一数据接入端I1)，第一或非门2213的第二输入端耦接第一反相器2214的输出端，第一反相器2214的输入端耦接第n+1级触发器的数据输出端(即第二数据接入端I2)。第二开关管2212的栅极连接第一或非门2213的输出端，第二开关管2212的源极接地；第二反相器2215的输入端连接第一开关管2211的漏极，第二反相器2215的输出端用于输出判断结果。
与图5中的指令信号的有效电平为逻辑低电平情况下的判断电路相比，图6所示的指令信号的有效电平为逻辑高电平情况下的判断电路只是对I1和I2进行了取反，其之后的电路结构和工作原理相同，此处不再赘述。在指令信号的有效电平为逻辑高电平情况下，所获得的真值表如表2所示：
表2
I1 I2 Status
1 1 Toggle
1 0 Toggle
0 1 Block
0 0 Reserved
本公开示例性实施方式中，复位电路2216可以包括第二或非门，该第二或非门的第一输入端连接第二反相器2215的输出端，第二或非门的第二输入端接入复位信号RST，第二或非门的输出端连接第二反相器2215的输入端。在复位信号RST为高电平1的时候，可以对第n+1级触发器的时钟输入端的电平预设置为高电平或者低电平。
在实际应用中，时钟信号屏蔽电路222还可以包括第一选择电路2222，该第一选择电路2222用于根据第一选择信号SEL1对第三或非门2221输出的信号进行选择输出。具体的，该第一选择电路2222可以包括第一数据选择器，第一数据选择器的第一输入端耦接第三或非门2221的输出端，第一数据选择器的第二输入端接入低电平信号VSS或高电平信号VDD，第一数据选择器的选择端接收第一选择信号SEL1。
如图5所示，在第一数据选择器的第二输入端接入的是低电平信号VSS的情况下，根据复位信号RST和第一选择信号SEL1，可以确定出第一数据选择器的时钟输出端CKO所输出的信号。具体如真值表3所示，在复位信号RST和第一选择信号SEL1均为低电平0的情况下，第一数据选择器的时钟输出端CKO所输出的信号由真值表1或真值表2决定；在复位信号RST为低电平0、第一选择信号SEL1为高电平1的情况下，第一数据选择器的时钟输出端CKO所输出的信号为Low低电平信号；在复位信号RST为高电平1、第一选择信号SEL1为低电平0的情况下，第一数据选择器的时钟输出端CKO所输出的信号为High高电平信号；在复位信号RST为高电平1、第一选择信号SEL1为高电平1的情况下，第一数据选择器的时钟输出端CKO所输出的信号为Low低电平信号。
表3
RST SEL1 CKO
0 0 表1或表2
0 1 Low
1 0 High
1 1 Low
本公开示例性实施方式中，至少部分相邻两级触发器210之间还可以通过第二选择电路230连接，如图2所示。该第二选择电路230用于根据第二选择信号SEL2选择输出指令信号CMD_IN，或选择输出第n级触发器的数据输出端输出的信号至第n+1级触发器的数据输入端。
在实际应用中，上述的第二选择电路230可以包括第二数据选择器，该第二数据选择器的第一输入端用于接入指令信号CMD_IN，该第二数据选择器的第二输入端用于连接第n级触发器的数据输出端，该第二数据选择器的输出端用于连接第n+1级触发器的数据输入端，第二数据选择器的选择端接收第二选择信号SEL2。
参照图7，示出了本公开示例性实施方式中一种第二数据选择器的结构示意图。对于图7所示的第二数据选择器，在第二选择信号SEL2为低电平0的情况下，第二数据选择器选择输出第n级触发器的数据输出端输出的信号，也就是说，指令信号CMD_IN通过触发器进行传递，相当于通过触发器对指令信号CMD_IN进行了延迟；在第二选择信号SEL2为高电平1的情况下，第二数据选择器会直接输出指令信号CMD_IN，也就是说，不对指令信号CMD_IN经过触发器进行延迟。
对于图2所示具有6个触发器210(DFF0-DFF5)的移位寄存器电路而言，假如相邻的两级触发器210之间均设置了如图7所示的第二数据选择器，并且DFF1-DFF5这5个触发器210的时钟输入端均设置有时钟控制电路220，那么，根据第二选择信号SEL2的不同，指令信号CMD_IN的传递方式也有所不同。
在SEL2<N:0>＝<000000>的情况下，由于SEL2<*>＝0时，第n级触发器的数据输出端的输出Q由第n+1级触发器传递下去，从其对应的图8所示的时序图可以看出，第1级触发器DFF0一直处于工作状态，第2级至第6级触发器只在传输有效信号的时候工作，从第1级触发器到第6级触发器指令信号CMD_IN均有延迟。
在SEL2<N:0>＝<110000>的情况下，由于SEL2<*>＝0时，第n级触发器的数据输出端的输出Q由第n+1级触发器传递下去，SEL2<*>＝1的情况下，选择传递的是初始的指令信号CMD_IN，第n级触发器的数据输出端的输出Q不传递下去。结合其对应的时序图图9可以看出，第1级触发器至第3级触发器(DFF0-DFF2)的输入信号D均为指令信号CMD_IN，第4级触发器至第6级触发器(DFF3-DFF5)的输入信号为前一级触发器的输出信号Q，从第3级触发器DFF2的输出开始指令信号CMD_IN在每级均进行了延迟。同样的，第1级触发器DFF0一直处于工作状态，第2级至第6级触发器只在传输有效信号的时候工作。
本公开示例性实施方式中，如图2所示，时钟控制电路220和第n+1级触发器的数据输出端之间还设置有延时器240，延时器240用于对第n+1级触发器的数据输出端的输出信号进行延时，从而可以防止由于第n+1级触发器过早关闭，导致的指令信号CMD_IN的有效电平无法正确传递的情况发生。
在实际应用中，延迟器240的延时时间的大小可以根据实际情况来确定，例如，延时器240的延时时间可以大于或等于指令信号CMD_IN有效电平的持续时间，或者延时器240的延时时间大于或等于初始时钟信号CLK的1个时钟周期。另外，还可以设置延时器240的延时时间小于或等于初始时钟信号CLK的3个时钟周期，以达到节省功耗的目的。
本公开示例性实施方式提供的移位寄存器电路，通过为触发器设置对应的时钟控制电路，可以控制触发器只在传输有效信号的时间内工作，在其他时间均处于关闭状态，从而可以达到节省功耗的目的。
进一步的，本公开示例性实施方式还提供了一种电子设备，该电子设备可以包括上述的移位寄存器电路。其中，移位寄存器电路的具体结构和工作原理已经在前述实施例中进行了详细描述，因此此处不再赘述。
需要说明的是，上述电子设备可以是任一需要用到移位寄存器的设备，例如，DDR4SDRAM、DDR5 SDRAM、各种存储器等。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，DVD)、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。本公开实施例中，计算机可以包括前面所述的装置。
尽管在此结合各实施例对本公开进行了描述，然而，在实施所要求保护的本公开过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本公开进行了描述，显而易见的，在不脱离本公开的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明，且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (16)

1.一种移位寄存器电路，其特征在于，包括：
m个级联的触发器，每一级所述触发器的数据输入端耦接上一级所述触发器的数据输出端，第1级所述触发器的数据输入端接收指令信号，第1级所述触发器的时钟输入端接收初始时钟信号；
第2级至第m级的所述触发器中至少部分所述触发器的时钟输入端设置有时钟控制电路，所述时钟控制电路接收所述初始时钟信号并耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于在第n级所述触发器的数据输入端接收的所述指令信号为有效电平时，控制第n+1级所述触发器进行数据采样；在所述指令信号的有效电平被第n+1级所述触发器输出后，控制第n+1级所述触发器停止数据采样；其中，
m为大于或等于2的正整数，n为小于m的正整数。
2.根据权利要求1所述的移位寄存器电路，其特征在于，所述时钟控制电路包括：
判断电路，所述判断电路的输入端分别耦接第n级所述触发器的数据输入端和第n+1级所述触发器的数据输出端，用于根据第n级所述触发器数据输入端的电平和第n+1级所述触发器数据输出端的电平输出判断结果；
时钟信号屏蔽电路，耦接所述判断电路，用于根据所述判断结果开始或停止向第n+1级所述触发器的时钟输入端输出所述初始时钟信号。
3.根据权利要求2所述的移位寄存器电路，其特征在于，所述指令信号的有效电平为逻辑低电平；
所述判断电路包括：第一开关管、第二开关管、第一或非门、第一反相器和第二反相器；其中，
所述第一开关管的栅极耦接第n级所述触发器的数据输入端，所述第一开关管的源级耦接电源电压端，所述第一开关管的漏极耦接所述第二开关管的漏极；
所述第一或非门的第一输入端耦接所述第一反相器的输出端，所述第一反相器的输入端耦接第n级所述触发器的数据输入端，所述第一或非门的第二输入端耦接第n+1级所述触发器的数据输出端；
所述第二开关管的栅极连接所述第一或非门的输出端，所述第二开关管的源极接地；
所述第二反相器的输入端连接所述第一开关管的漏极，所述第二反相器的输出端用于输出所述判断结果。
4.根据权利要求2所述的移位寄存器电路，其特征在于，所述指令信号的有效电平为逻辑高电平；
所述判断电路包括：第一开关管、第二开关管、第一或非门、第一反相器、第二反相器和第三反相器；其中，
所述第三反相器的输入端耦接第n级所述触发器的数据输入端，所述第三反相器的输出端连接所述第一开关管的栅极，所述第一开关管的源级耦接电源电压端，所述第一开关管的漏极耦接所述第二开关管的漏极；
所述第一或非门的第一输入端耦接第n级所述触发器的数据输入端，所述第一或非门的第二输入端耦接所述第一反相器的输出端，所述第一反相器的输入端耦接第n+1级所述触发器的数据输出端；
所述第二开关管的栅极连接所述第一或非门的输出端，所述第二开关管的源极接地；
所述第二反相器的输入端连接所述第一开关管的漏极，所述第二反相器的输出端用于输出所述判断结果。
5.根据权利要求3或4所述的移位寄存器电路，其特征在于，所述判断电路还包括：复位电路；其中，
所述复位电路连接所述第二反相器的输入端和所述第二反相器的输出端，用于根据复位信号对所述第二反相器的输入端进行复位。
6.根据权利要求5所述的移位寄存器电路，其特征在于，所述复位电路包括：第二或非门；其中，
所述第二或非门的第一输入端连接所述第二反相器的输出端，所述第二或非门的第二输入端接入复位信号，所述第二或非门的输出端连接所述第二反相器的输入端。
7.根据权利要求3或4所述的移位寄存器电路，其特征在于，所述第一开关管为P型MOS管，所述第二开关管为N型MOS管。
8.根据权利要求2-4中任一项所述的移位寄存器电路，其特征在于，所述时钟信号屏蔽电路包括：第三或非门；其中，
所述第三或非门的第一输入端接收所述判断结果，所述第三或非门的第二输入端接收所述初始时钟信号，所述第三或非门的输出端用于输出所述初始时钟信号。
9.根据权利要求8所述的移位寄存器电路，其特征在于，所述时钟信号屏蔽电路还包括：第一选择电路；其中，
所述第一选择电路用于根据第一选择信号对所述第三或非门输出的信号进行选择输出。
10.根据权利要求9所述的移位寄存器电路，其特征在于，所述第一选择电路包括第一数据选择器；其中，
所述第一数据选择器的第一输入端耦接所述第三或非门的输出端，所述第一数据选择器的第二输入端接入低电平信号或高电平信号，所述第一数据选择器的选择端接收所述第一选择信号。
11.根据权利要求1所述的移位寄存器电路，其特征在于，至少部分相邻两级所述触发器之间通过第二选择电路连接；其中，
所述第二选择电路用于根据第二选择信号选择输出所述指令信号，或选择输出第n级所述触发器的数据输出端输出的信号至第n+1级所述触发器的数据输入端。
12.根据权利要求11所述的移位寄存器电路，其特征在于，所述第二选择电路包括第二数据选择器，其中，
所述第二数据选择器的第一输入端接入所述指令信号，所述第二数据选择器的第二输入端连接第n级所述触发器的数据输出端，所述第二数据选择器的输出端连接第n+1级所述触发器的数据输入端，所述第二数据选择器的选择端接收所述第二选择信号。
13.根据权利要求2所述的移位寄存器电路，其特征在于，所述时钟控制电路和第n+1级所述触发器的数据输出端之间还设置有延时器，所述延时器用于对第n+1级所述触发器的数据输出端的输出信号进行延时。
14.根据权利要求13所述的移位寄存器电路，其特征在于，所述延时器的延时时间大于或等于所述指令信号有效电平的持续时间。
15.根据权利要求13或14所述的移位寄存器电路，其特征在于，所述延时器的延时时间大于或等于所述初始时钟信号的1个时钟周期。
16.一种电子设备，其特征在于，包括如权利要求1-15中任一项所述的移位寄存器电路。
CN202210870368.8A 2022-07-22 2022-07-22 移位寄存器电路及控制方法、电子设备 Pending CN117476070A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210870368.8A CN117476070A (zh) 2022-07-22 2022-07-22 移位寄存器电路及控制方法、电子设备
PCT/CN2022/136287 WO2024016557A1 (zh) 2022-07-22 2022-12-02 移位寄存器电路及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210870368.8A CN117476070A (zh) 2022-07-22 2022-07-22 移位寄存器电路及控制方法、电子设备

Publications (1)

Publication Number Publication Date
CN117476070A true CN117476070A (zh) 2024-01-30

Family

ID=89616897

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210870368.8A Pending CN117476070A (zh) 2022-07-22 2022-07-22 移位寄存器电路及控制方法、电子设备

Country Status (2)

Country Link
CN (1) CN117476070A (zh)
WO (1) WO2024016557A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100226484B1 (en) * 1996-12-16 1999-10-15 Hyundai Micro Electronics Co Shift register
JP4288066B2 (ja) * 2002-12-27 2009-07-01 エヌエックスピー ビー ヴィ 回路装置
JP3773941B2 (ja) * 2004-03-01 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置
CN110943714B (zh) * 2019-11-21 2023-03-31 电子科技大学 带时钟门控的数据读出接口电路

Also Published As

Publication number Publication date
WO2024016557A1 (zh) 2024-01-25

Similar Documents

Publication Publication Date Title
US7911862B2 (en) Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
US6327188B1 (en) Synchronous random access memory
US8023339B2 (en) Pipe latch circuit and semiconductor memory device using the same
TWI665683B (zh) 在半導體記憶體中提供內部記憶體命令及控制信號之裝置及方法
US6333895B1 (en) Clock synchronous semiconductor device having a reduced clock access time
US9373371B2 (en) Dynamic burst length output control in a memory
US20020131313A1 (en) High frequency range four bit prefetch output data path
US7283421B2 (en) Semiconductor memory device
WO2023020016A1 (zh) 刷新地址计数电路及方法、刷新地址读写电路、电子设备
US8351282B2 (en) Semiconductor memory apparatus
WO2024073903A1 (zh) 控制电路、控制方法以及半导体存储器
US8199589B2 (en) Shift register providing glitch free operation in power saving mode
US20080290899A1 (en) Integrated circuit and method of detecting a signal edge transition
US7317343B1 (en) Pulse-generation circuit with multi-delay block and set-reset latches
US9183949B2 (en) Semiconductor device
CN117476070A (zh) 移位寄存器电路及控制方法、电子设备
US8068383B2 (en) Semiconductor integrated circuit having address control circuit
Lee et al. A 1.6-Gb/s/pin double data rate SDRAM with wave-pipelined CAS latency control
US6822908B1 (en) Synchronous up/down address generator for burst mode read
US10783980B2 (en) Methods for parity error synchronization and memory devices and systems employing the same
WO2024073909A1 (zh) 一种延时控制电路、方法和半导体存储器
JPH04265598A (ja) 半導体メモリ装置
TWI786005B (zh) 介面變換器和擬多埠儲存裝置
CN117636942B (zh) 刷新控制结构、刷新控制方法及存储器
CN116959518B (zh) 自定时电路与静态随机存取存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination