KR20220094165A - 반도체 기억장치 - Google Patents

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KR20220094165A
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윈본드 일렉트로닉스 코포레이션
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Abstract

[해결 수단] 반도체 기억장치는, 칩 선택 신호에 의한 비활성화가 외부 클록 신호에 대해서 비동기로 행해지고, 칩 선택 신호가 어서트되어 있을 경우에, 외부 클록 신호에 따라서 입력된 기입 데이터를 취득해서 메모리 셀 어레이에 전송하도록 동작하는 DFF(전송부)와, 외부 클록 신호에 따라서 제1 기입 데이터가 입력되어 있는 동안에 칩 선택 신호가 어서트로부터 네게이트로 변화된 경우에, 제1 기입 데이터를 메모리 셀 어레이에 전송하도록 DFF를 동작시키는 CK 버퍼(제어부)를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치에 관한 것이다.
종래의 반도체 기억장치에 있어서, 외부에서 입력되는 외부 클록 신호에 동기해서 동작하는 SDRAM(Synchronous Dynamic Random Access Memory)이 알려져 있다(예를 들어, 특허문헌 1).
또한, 외부에서 입력되는 외부 클록 신호에 대해서 비동기로 동작하는 반도체 기억장치로서, SRAM(Static Random Access Memory)과 호환성을 갖는 인터페이스를 구비한 pSRAM(pseudo-Static Random Access Memory)이 알려져 있다. pSRAM은, DRAM(Dynamic Random Access Memory)을 메모리 셀 어레이로 하여 데이터를 기억하고, DRAM의 액세스 인터페이스를 재설계하고, SRAM의 액세스 인터페이스와 호환성을 갖게 한 것이다. 또, pSRAM은, 데이터 전송 방식으로서 DDR(Double Data Rate)방식을 채용하고 있다. 또한, pSRAM은 액세스 인터페이스로서, 확장 직렬 주변장치 인터페이스(Expanded Serial Peripheral Interface: xSPI)와, HyperBus™ 인터페이스 또는 Xccela™ 인터페이스를 사용할 수 있다.
도 1(a) 및 도 1(b)는 기입 커맨드가 입력된 경우의 종래의 반도체 기억장치 내의 신호의 시간추이를 나타내는 타임 차트이다. 또, 여기에서는, HyperBus™ 인터페이스를 이용한 pSRAM에 대해서 기입 커맨드가 입력된 경우의 신호의 시간추이를 일례로서 나타내고 있다. HyperBus™ 인터페이스를 이용한 pSRAM은, 칩 선택 신호(CS#)가 외부 클록 신호(CK)에 대해서 비동기로 입력되고, 칩 선택 신호(CS#)가 어서트(로 레벨)되어 있을 경우에 기입 동작을 행하도록 구성되어 있다.
또한, 도 1(a) 및 도 1(b)에 나타낸 예에서는, 기입 커맨드 시퀀스에 있어서의 레이턴시 카운트가 3이고, 기입 데이터의 버스트 길이가 4인 경우를 일례로서 나타내고 있다. 예를 들면, 레이턴시 카운트가 3인 경우에는, 칩 선택 신호(CS#)가 네게이트(Negate)(하이 레벨)로 변화되고 나서 시간(tRWR)(반도체 기억장치가 판독 기입 동작으로 복귀하는데 요하는 시간)이 경과하고, 그 후에 외부 클록 신호(CK)가 3 클록 경과한 후의 클록(여기에서는, 제6 클록)의 상승 에지에 있어서 기입 데이터가 입력된다. 또, 여기에서는, 레이턴시 카운트가 3인 경우를 일례로서 나타내고 있지만, 레이턴시 카운트는 외부 클록 신호(CK)의 주파수에 의존한다. 예를 들면, 외부 클록 신호(CK)의 주파수가 높아질수록, 레이턴시 카운트가 커진다.
도 1(a)에 나타낸 예에서는, 칩 선택 신호(CS#)가 네게이트(하이 레벨)로부터 어서트(로 레벨)로 변화된 후의 외부 클록 신호(CK)의 제1 클록으로부터 제3 클록에 따라서, 커맨드(CMD), 행 어드레스(RA) 및 열 어드레스(CA)가 입력된다. 또한, 외부 클록 신호(CK)의 제6 클록에 따라서 기입 데이터(DE6, DO6)가 입력되면, 입력된 기입 데이터(DE6, DO6)가 메모리 셀 어레이에 전송되고, 메모리 셀에 기입된다. 그 다음에, 외부 클록 신호(CK)의 제7 클록에 따라서 기입 데이터(DE7, DO7)가 입력된 경우에는, 입력된 기입 데이터(DE7, DO7)가 마찬가지로 메모리 셀에 기입된다.
그리고, 기입 커맨드 내의 모든 기입 데이터가 입력되면, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화되고, 이것에 의해, 기입 동작이 종료되게 된다.
US 5594704 B
그런데, 외부 클록 신호에 대해서 비동기로 동작하는 반도체 기억장치는, 칩 선택 신호에 의한 반도체 기억장치의 비활성화가 외부 클록 신호에 대해서 비동기로 행해지므로, 도 1(b)에 나타낸 바와 같이, 외부 클록 신호(CK)에 따라서 기입 데이터(도면의 예에서는, 기입 데이터(DE7, DO7))가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화될 경우가 있다. 이 경우, 반도체 기억장치 내의 몇 개의 회로 또는 디바이스가 즉시 동작을 종료함으로써, 입력되어 있는 기입 데이터(DE7, DO7)가 메모리 셀 어레이로 전송되지 않고, 결과로서, 기입 데이터(DE7, DO7)를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 곤란해질 우려가 있었다.
본 발명은 상기 과제를 감안해서 이루어진 것으로, 데이터의 기입 동작 중에 반도체 기억장치의 비활성화가 행해질 경우이어도, 데이터를 적절하게 기입하는 것이 가능한 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은, 칩 선택 신호에 의한 비활성화가 외부 클록 신호에 대해서 비동기로 행해지는 반도체 기억장치로서, 상기 칩 선택 신호가 어서트되어 있을 경우에, 상기 외부 클록 신호에 응해서 입력된 기입 데이터를 취득해서 메모리 셀 어레이에 전송하도록 동작하는 전송부와, 상기 외부 클록 신호에 응해서 제1 기입 데이터가 입력되어 있는 동안에 상기 칩 선택 신호가 어서트로부터 네게이트로 변화된 경우에, 상기 제1 기입 데이터를 상기 메모리 셀 어레이에 전송하도록 상기 전송부를 동작시키는 제어부를 포함하는, 반도체 기억장치를 제공한다.
이러한 발명에 따르면, 외부 클록 신호에 따라서 제1 기입 데이터가 입력되어 있는 동안에 칩 선택 신호가 어서트로부터 네게이트로 변화된 경우이어도, 제1 기입 데이터를 메모리 셀 어레이에 전송할 수 있고, 나아가서는, 제1 기입 데이터를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 가능하게 된다. 이것에 의해, 데이터의 기입 동작 중에 반도체 기억장치의 비활성화가 행해질 경우이어도, 데이터를 적절하게 반도체 기억장치에 기입할 수 있다.
본 발명의 반도체 기억장치에 따르면, 데이터의 기입 동작 중에 반도체 기억장치의 비활성화가 행해질 경우이어도, 데이터를 적절하게 기입할 수 있다.
도 1(a) 내지 (b)는, 기입 커맨드가 입력된 경우의 종래의 반도체 기억장치 내의 신호의 시간추이를 나타내는 타임 차트이다.
도 2는 본 발명의 제1 실시형태에 따른 반도체 기억장치의 입출력 인터페이스(I/O)부 및 제어 로직부의 구성예를 나타내는 블록도이다.
도 3(a)는 클록(CK) 버퍼의 일부의 구성예를 나타내는 도면이고, (b)는 CK 버퍼의 일부에 있어서의 신호의 시간추이를 나타내는 타임 차트이다.
도 4는 기입 커맨드가 입력된 경우의 반도체 기억장치 내의 신호의 시간추이를 나타내는 타임 차트이다.
도5는 본 발명의 제2 실시형태에 따른 반도체 기억장치의 I/O부 및 제어 로직부의 구성예를 나타내는 블록도이다.
도 6(a)는, CK 버퍼의 일부의 구성예를 나타내는 도면이고, (b)는 CK 버퍼의 일부에 있어서의 신호의 시간추이를 나타내는 타임 차트이다.
도 7은 기입 커맨드가 입력된 경우의 반도체 기억장치 내의 신호의 시간추이를 나타내는 타임 차트이다.
도 8은 본 발명의 변형예에 따른 반도체 기억장치의 I/O부 및 제어 로직부의 구성예를 나타내는 블록도이다.
도 9(a)는, 커맨드 디코더의 일부의 구성예를 나타내는 도면이고, (b)는 CK 버퍼의 일부의 구성예를 나타내는 도면이다.
도 10(a) 내지 (b)는 커맨드 디코더의 일부 및 CK 버퍼의 일부에 있어서의 신호의 시간추이를 나타내는 타임 차트이다.
도 11(a)는, 종래의 반도체 기억장치의 사양에 의거하는 칩 선택 신호의 입력 타이밍의 일례를 설명하는 도면이고, (b)는, 종래의 반도체 기억장치에 있어서, 일정한 주파수의 클록 신호를 입력하기 위해서 칩 선택 신호의 입력 타이밍을 조정했을 경우의 일례를 설명하는 도면이고, (c)는, 본 발명의 각 실시형태 및 변형예에 따른 반도체 기억장치에 있어서의 칩 선택 신호의 입력 타이밍의 일례를 설명하는 도면이다.
이하, 본 발명의 실시형태에 따른 반도체 기억장치에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
또, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 표기는, 어떤 구성 요소를 다른 구성 요소와 구별하기 위하여 사용되는 것이며, 해당 구성 요소의 수, 순서 또는 우선도 등을 한정하기 위한 것은 아니다.
(제1 실시형태)
도 2는 본 발명의 제1 실시형태에 따른 반도체 기억장치의 구성예를 나타내는 블록도이다. 본 실시형태에 따른 반도체 기억장치는, 칩 선택 신호(CS#)에 의한 비활성화가 외부 클록 신호(CK)에 대해서 비동기로 행해지는 반도체 기억장치로서, 입출력 인터페이스(I/O)부(10)와, 제어 로직부(20)와, 행렬 형상으로 배열된 복수의 메모리 셀을 갖는 메모리 셀 어레이(도시 생략)를 구비한다.
I/O부(10)는, 외부장치(예를 들어, 메모리 제어기 등)와의 사이에서 신호(예를 들어, 칩 선택 신호(CS#), 데이터 신호(DQ), 외부 클록 신호(CK) 등)의 송수신을 행하도록 구성되어 있다. 또, 제어 로직부(20)는, 외부장치로부터 수신한 커맨드에 의거해서, 메모리 셀 어레이 내의 메모리 셀에 대한 데이터의 판독 또는 기입 동작을 제어하도록 구성되어 있다. 또, I/O부(10), 제어 로직부(20) 및 메모리 셀 어레이의 각각은, 전용의 하드웨어 디바이스나 논리회로에 의해 구성되어도 된다.
본 실시형태에 따른 반도체 기억장치는, 칩 선택 신호(CS#)에 의한 비활성화가 외부 클록 신호(CK)에 대해서 비동기로 행해지는 반도체 기억장치이면, 어떠한 반도체 기억장치(예를 들어, DRAM, pSRAM, SRAM 등)이어도 된다. 또, 본 실시형태에서는, 반도체 기억장치가, HyperBus™ 인터페이스를 이용한 pSRAM일 경우를 일례로서 설명한다. 또한, 본 실시형태에서는, 도 1에 나타낸 예와 마찬가지로, 기입 커맨드 시퀀스에 있어서의 레이턴시 카운트가 3이며, 기입 데이터의 버스트 길이가 4인 경우를 일례로서 설명한다. 또한, 본 실시형태에서는, 도 1에 나타낸 신호와 마찬가지의 신호를 적당히 이용해서 설명한다.
도 2를 참조해서, I/O부(10)의 구성에 대해서 설명한다. I/O부(10)는, 데이터 단자(DQ 단자)에 접속된 수신기(11)와, 데이터 클록(DCK) 버퍼(12)와, 딜레이 플립플롭(DFF)(13)과, 칩 선택 단자(CS# 단자)에 접속된 수신기(14)와, 칩 선택(CS) 버퍼(15)와, 외부 클록 단자(CK 단자)에 접속된 수신기(16)와, 클록(CK) 버퍼(17)를 구비한다. 또, 여기에서는, 설명을 간략화하기 위하여, I/O부(10)에 있어서의 다른 주지의 구성(예를 들어, 다른 신호(데이터 스트로브 신호, 리셋 신호 등)를 송신 또는 수신하는 회로나 디바이스 등)이 표시되어 있지 않다.
수신기(11)는, 수신기(11)를 활성화하기 위한 신호(CSADQX)가 어서트된 상태에서 CS 버퍼(15)로부터 입력되어 있을 경우에, DQ 단자를 개재해서 외부장치로부터 입력된 데이터 신호(DQ)를 수신하도록 구성되어 있다. 여기서, 데이터 신호(DQ)는, 각각 소정의 길이(본 실시형태에서는, 8비트)의 커맨드, 어드레스(행 어드레스, 열 어드레스) 및 기입 데이터를 포함하고, 외부 클록 신호(CK)에 따라서 입력된다. 또한, 수신기(11)는, 입력된 데이터 신호(DQ)를 신호(ADQINX)로서 DFF(13)에 출력한다.
DCK 버퍼(12)는, DCK 버퍼(12)를 활성화하기 위한 신호(신호(ENCADRV) 및 신호(ENDQDRV))가 어서트된 상태에서 커맨드 디코더(21)(후술함)로부터 입력되어 있을 경우에 동작하도록 구성되어 있다.
또, DCK 버퍼(12)는, 신호(ENCADRV)가 어서트되어 있는 동안, CK 버퍼(17)로부터 입력된 내부 클록 신호(CLK1)의 클록의 상승 에지마다, 해당 클록에 대응하는 외부 클록 신호(CK)의 상승 에지에 있어서 입력된 커맨드, 어드레스 및 기입 데이터(신호(ADQINX)에 포함되어 있음)를 취득하기 위한 신호(ACLKE)를 생성하고, DFF(13)에 출력한다. 여기서, 신호(ACLKE)는 내부 클록 신호(CLK1)의 클록과 동상(同相)의 신호이어도 된다.
또한, DCK 버퍼(12)는, 신호(ENCADRV)가 어서트되어 있는 동안, 내부 클록 신호(CLK1)의 클록의 하강 에지마다, 해당 클록에 대응하는 외부 클록 신호(CK)의 하강 에지에 있어서 입력된 커맨드, 어드레스 및 기입 데이터(신호(ADQINX)에 포함되어 있음)를 취득하기 위한 신호(ACLKO)를 생성하고, DFF(13)에 출력한다. 여기서, 신호(ACLKO)는 내부 클록 신호(CLK1)의 클록과 역상의 신호이어도 된다.
또한, DCK 버퍼(12)는, 신호(ENDQDRV)가 어서트되어 있는 동안, 내부 클록 신호(CLK1)의 클록의 하강 에지마다, 해당 클록에 대응하는 외부 클록 신호(CK)에 따라서 입력된 기입 데이터(신호(ADQINX)에 포함되어 있음)를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)를 생성하고, DFF(13)에 출력한다. 여기서, 데이터 클록 신호(DCLK)의 클록의 폭은, 내부 클록 신호(CLK1)의 클록의 폭과 동일해도 되고, 상이해도 된다.
DFF(13)는, 칩 선택 신호(CS#)가 어서트되어 있을 경우에, 외부 클록 신호(CK)에 따라서 입력된 기입 데이터를 취득해서 메모리 셀 어레이에 전송하도록 동작한다. 또한, DFF(13)는, 칩 선택 신호(CS#)가 네게이트(하이 레벨)되어 있을 경우이어도, 신호(ENCADRV) 또는 신호(ENDQDRV)가 어서트되어 있을 경우에 동작하도록 구성되어 있다. 또, DFF(13)는 본 발명에 있어서의 "전송부"의 일례이다.
구체적으로 설명하면, DFF(13)는, 신호(ENCADRV)가 어서트되어 있을 경우에 신호(ACLKE) 및 신호(ACLKO)가 DCK 버퍼(12)로부터 입력될 때마다, 수신기(11)로부터 출력된 신호(ADQINX)를 취득한다. 그리고, DFF(13)는, 신호(ADQINX)에 포함되는 커맨드 및 어드레스를 나타내는 신호(ADD)를, 커맨드 디코더(21) 및 메모리 어레이 제어부(22)(후술함)에 출력한다. 또한, DFF(13)는, 신호(ENDQDRV)가 어서트되어 있을 경우에, 신호(ACLKE) 및 신호(ACLKO)가 DCK 버퍼(12)로부터 입력될 때마다, 수신기(11)로부터 출력된 신호(ADQINX)를 취득하는 동시에, 데이터 클록 신호(DCLK)가 DCK 버퍼(12)로부터 입력될 때마다, 취득한 (ADQINX)에 포함되는 기입 데이터를 병렬 변환해서 격납한다. 그리고, DFF(13)는, 데이터 클록 신호(DCLK)에 따라서, 신호(ADQINX)에 포함되는 기입 데이터를 나타내는 신호(DQ)를 메모리 셀 어레이에 출력(전송)한다.
수신기(14)는, CS 단자를 개재해서 외부장치로부터 입력된 칩 선택 신호(CS#)를 내부 칩 선택 신호(CSINX)로서 CS 버퍼(15)에 출력한다.
CS 버퍼(15)는, 내부 칩 선택 신호(CSINX)가 어서트(로 레벨)되어 있을 경우, 또는 CK 버퍼(17)로부터 입력된 제1 제어 신호(CSACTB)가 어서트(하이 레벨)되어 있을 경우에 동작한다. 구체적으로 설명하면, CS 버퍼(15)는, 수신기(14)로부터 입력된 내부 칩 선택 신호(CSINX)를 논리반전시키고, 반전 칩 선택 신호(CSACT)로서 CK 버퍼(17)에 출력한다. 또한, CS 버퍼(15)는, 신호(CSADQX)를 어서트(하이 레벨)한 상태로 수신기(11)에 출력하는 동시에, 수신기(16)를 활성화하기 위한 신호(CSCLKX)를 어서트(하이 레벨)한 상태에서 수신기(16)에 출력한다.
수신기(16)는, 어서트 된 신호(CSCLKX)가 CS 버퍼(15)로부터 입력되어 있을 경우에, CK 단자를 개재해서 외부장치로부터 입력된 외부 클록 신호(CK)를, 신호(CLKX)로서 CK 버퍼(17)에 출력한다. 한편, 외부 클록 신호(CK)는, 칩 선택 신호(CS#)가 어서트되어 있는지의 여부에 관계없이, 일정한 주파수에서 입력되어도 된다.
CK 버퍼(17)는, 어서트(하이 레벨)된 반전 칩 선택 신호(CSACT)가 CS 버퍼(15)로부터 입력되면, 제1 제어 신호(CSACTB)를 어서트(하이 레벨)해서 CS 버퍼(15) 및 커맨드 디코더(21)에 출력한다. 또, CK 버퍼(17)는 수신기(16)로부터 입력된 신호(CLKX)를 내부 클록 신호(CLK1)로서 DCK 버퍼(12) 및 커맨드 디코더(21)에 출력한다. 또, 내부 클록 신호(CLK1)의 주파수는, 외부 클록 신호(CK)의 주파수와 동일해도 되고, 상이해도 된다. 또한, 내부 클록 신호(CLK1)의 주파수는, 예를 들어, 데이터의 판독 또는 기입 동작을 일시적으로 고속화하기 위하여 경시적으로 변화되어도 된다.
또, CK 버퍼(17)는, 외부 클록 신호(CK)에 따라서 제1 기입 데이터(여기에서는, 기입 데이터(DE7, DO7))가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우에, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송하도록 DFF(13)(전송부)를 동작시킨다. 여기서, CK 버퍼(17)는 본 발명에 있어서의 "제어부"의 일례이다.
또한, 상기 제1 기입 데이터는, 기입 커맨드에 있어서의 최후의 기입 데이터(본 실시형태에서는, 기입 데이터(DE7, DO7))이어도 된다. 이것에 의해, 외부 클록 신호(CK)에 따라서 기입 데이터(DE7, DO7)가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우이어도, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송할 수 있으므로, 기입 데이터(DE7, DO7)를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 가능하게 된다. 이것에 의해, 기입 커맨드에 있어서 입력된 모든 기입 데이터를 적절하게 반도체 기억장치에 기입할 수 있다.
또, CK 버퍼(17)는, 칩 선택 신호(CS#)에 의거해서 생성되는 제1 제어 신호(CSACTB)(제어 신호)로서, DFF(13)(전송부)를 동작시키기 위한 제1 제어 신호(CSACTB)를, 칩 선택 신호(CS#)가 네게이트(하이 레벨)로 변화된 후에 있어서도 어서트(하이 레벨) 상태로 유지함으로써, DFF(13)를 동작시켜도 된다. 이것에 의해, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우이어도 제1 제어 신호(CSACTB)가 어서트(하이 레벨)되어 있으므로, 어서트(하이 레벨)된 제1 제어 신호(CSACTB)에 의거해서 DFF(13)를 동작시키는 것이 가능하게 된다.
또한, CK 버퍼(17)는, 외부 클록 신호(CK)에 의거해서 생성되는 내부 클록 신호(CLK1)로서, 제1 기입 데이터(여기에서는, 기입 데이터(DE7, DO7))를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)를 생성하기 위한 내부 클록 신호(CLK1)가 어서트(하이 레벨)되어 있는 동안, 제1 제어 신호(CSACTB)(제어 신호)의 어서트(하이 레벨) 상태를 유지해도 된다. 이것에 의해, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)가 내부 클록 신호(CLK1)에 의거해서 생성되어 있을 경우에 DFF(13)를 동작시키는 것이 가능하게 되므로, 생성된 내부 클록 신호(CLK1)에 의거해서, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송할 수 있다.
또, CK 버퍼(17)는, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화되고 나서 다음에 어서트(로 레벨)될 때까지의 사이에 DFF(13)(전송부)의 동작을 종료시켜도 된다. 이것에 의해, 칩 선택 신호(CS#)가 다음에 어서트(로 레벨)될(즉, 다음 판독 또는 기입 동작이 시작될) 때까지 DFF(13)의 동작을 종료(DFF(13)를 리셋)시킬 수 있다.
또, CK 버퍼(17)의 상세한 구성에 대해서는 후술한다.
다음에, 제어 로직부(20)의 구성에 대해서 설명한다. 제어 로직부(20)는, 커맨드 디코더(21)와, 메모리 어레이 제어부(22)를 구비한다. 또, 여기에서는, 설명을 간략화하기 위하여, 제어 로직부(20)에 있어서의 다른 주지의 구성(예를 들어, 메모리 셀의 리프레시 동작을 제어하는 회로 또는 디바이스 등)이 도시되어 있지 않다.
커맨드 디코더(21)는, 어서트(하이 레벨)된 제1 제어 신호(CSACTB)가 CK 버퍼(17)로부터 입력되어 있을 경우에, CK 버퍼(17)로부터 입력된 내부 클록 신호(CLK1)의 소정의 클록(도 4에 나타낸 예에서는, 제1 클록)의 상승 에지로부터 소정의 클록(도 4에 나타낸 예에서는, 제3 클록)의 하강 에지까지의 사이에, 어서트(하이 레벨)된 신호(ENCADRV)를 DCK 버퍼(12)에 출력한다. 또한, 커맨드 디코더(21)는, 어서트(하이 레벨)된 제1 제어 신호(CSACTB)가 CK 버퍼(17)로부터 입력되어 있을 경우에, 내부 클록 신호(CLK1)의 소정의 클록(도 4에 나타낸 예에서는, 제6 클록)의 상승 에지로부터 소정의 클록(도 4에 나타낸 예에서는, 제7 클록)의 하강 에지까지의 사이에, 어서트(하이 레벨)된 신호(ENDQDRV)를 DCK 버퍼(12)에 출력한다.
또한, 커맨드 디코더(21)는, DFF(13)로부터 입력된 신호(ADD)에 의거해서 모든 행 어드레스가 입력된 것을 인식한 후에 내부 클록 신호(CLK1)의 클록(도 4에 나타낸 예에서는, 제3 클록)이 입력되면, 입력된 행 어드레스에 의해 선택된 워드선을 활성화하기 위한 열 제어 신호(RAS)를 어서트(하이 레벨)해서 메모리 어레이 제어부(22)에 출력한다.
또한, 커맨드 디코더(21)는, 내부 클록 신호(CLK1)의 소정의 클록(도 4에 나타낸 예에서는, 제6 클록 및 제7 클록의 각각)의 하강 에지에 있어서, 해당 클록에 대응하는 외부 클록 신호(CK)에 따라서 입력된 기입 데이터가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)를 어서트(하이 레벨)해서 메모리 어레이 제어부(22)에 출력한다. 여기서, 메모리 셀의 비트선은 DFF(13)로부터 입력된 신호(ADD)에 포함되는 열 어드레스에 의거해서 선택된다.
또, 커맨드 디코더(21)는, 네게이트(로 레벨)된 제1 제어 신호(CSACTB)가 CK 버퍼(17)로부터 입력되어 있을 경우에, 최후의 기입 데이터(도 4에 나타낸 예에서는, 기입 데이터(DE7, DO7))가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)의 클록(도 4에 나타낸 예에서는, 제7 클록)의 하강 에지에 있어서, 프리차지를 행하기 위한 신호(PRE)를 어서트(하이 레벨)해서 메모리 어레이 제어부(22)에 출력하는 동시에, 열 제어 신호(RAS)를 네게이트(로 레벨)한다.
또한, 커맨드 디코더(21)는, 소정의 프리차지기간이 경과하면, 신호(PRE)를 네게이트(로 레벨)해서 동작을 종료하고, 대기 상태로 이행한다.
메모리 어레이 제어부(22)는, DFF(13)로부터 입력된 신호(ADD)와, 커맨드 디코더(21)로부터 입력된 열 제어 신호(RAS), 열 제어 신호(CASP) 및 신호(PRE)에 의거해서, 메모리 셀 어레이에 대해서 커맨드, 어드레스 및 데이터의 제어를 행한다. 또, 메모리 셀 어레이에 대한 커맨드, 어드레스 및 데이터 제어의 상세에 대해서는 주지의 기술과 마찬가지이므로, 본 실시형태에서는 설명을 생략한다.
다음에, 도 3을 참조해서, CK 버퍼(17)의 일부의 구성 및 동작에 대해서 설명한다. 도 3(a)는 CK 버퍼(17)의 일부의 구성예를 나타낸 도면이며, 도 3(b)는 CK 버퍼(17)의 일부에 있어서의 신호의 시간추이를 나타내는 타임 차트이다.
우선, 도 3(a)를 참조해서, CK 버퍼(17)의 일부의 구성에 대해서 설명한다. CK 버퍼(17)는, P채널형의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)(100)와, N채널형의 MOSFET(101)와, 4개의 인버터(102, 103, 104, 105)와, 지연 회로(106)를 구비한다.
P채널형의 MOSFET(100)의 소스는 고전압전원에 접속되어 있다. 또, MOSFET(100)의 드레인은 인버터(103)의 고전압전원측에 접속되어 있다. 또한, MOSFET(100)의 게이트에는 내부 클록 신호(CLK1)가 입력된다.
N채널형의 MOSFET(101)의 드레인은 인버터(103)의 저전압전원측에 접속되어 있다. 또, MOSFET(101)의 소스는 저전압전원에 접속되어 있다. 또한, MOSFET(101)의 게이트는 인버터(102)의 출력 단자에 접속되어 있다.
인버터(102)의 입력 단자에는 내부 클록 신호(CLK1)가 입력된다. 인버터(102)는, 입력된 내부 클록 신호(CLK1)를 논리반전시키고, 논리반전된 신호를 MOSFET(101)의 게이트에 출력한다.
인버터(103)의 입력 단자에는 반전 칩 선택 신호(CSACT)가 입력된다. 또, 인버터(103)의 출력 단자는, 인버터(104)의 입력 단자에 접속되어 있다. 인버터(103)는, MOSFET(100, 101)의 각각이 온(on) 상태인 경우에 동작한다. 구체적으로 설명하면, 인버터(103)는, 반전 칩 선택 신호(CSACT)를 논리반전시키고, 논리반전된 신호를 인버터(104)에 출력한다.
인버터(104)의 입력 단자는 인버터(103)의 출력 단자에 접속되어 있다. 또, 인버터(104)의 출력 단자는 지연 회로(106)에 접속되어 있다. 인버터(104)는 인버터(103)로부터 출력된 신호를 논리반전시키고, 논리반전된 신호를 지연 회로(106)에 출력한다.
인버터(105)의 입력 단자는, 인버터(104)와 지연 회로(106) 사이의 노드(n01)에 접속되어 있다. 또한, 인버터(105)의 출력 단자는, 인버터(103)와 인버터(104)의 사이의 노드에 접속되어 있다. 인버터(105)는 인버터(104)로부터 출력된 신호를 논리반전시키고, 논리반전된 신호를 인버터(104)에 출력한다.
지연 회로(106)는, 인버터(104)로부터 출력된 신호를 소정시간 지연시켜, 지연한 신호를, 제1 제어 신호(CSACTB)로서 CS 버퍼(15) 및 커맨드 디코더(21)에 출력한다.
다음에, 도 3(b)를 참조해서, 도 3 (a)에 나타낸 CK 버퍼(17)의 일부의 동작에 대해서 설명한다. 또, 여기에서는, 도 4에 나타낸 기입 데이터(DE7, DO7)를 입력하기 위한 외부 클록 신호(CK)의 클록(제7 클록)이 어서트되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우를 일례로서 설명한다. 우선, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)되어 있고, 내부 클록 신호(CLK1)가 네게이트(로 레벨)되어 있을 경우에는, 반전 칩 선택 신호(CSACT)가 인버터(103, 104)를 개재해서 지연 회로(106)에 입력된다. 그리고, 지연 회로(106)에 입력된 신호가 지연되고, 어서트(하이 레벨)된 제1 제어 신호(CSACTB)로서 지연 회로(106)로부터 출력된다.
다음에, 외부 클록 신호(CK)의 제7 클록이 어서트(하이 레벨)되면, 시각 t1에 있어서, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)된다. 이 경우, MOSFET(100, 101)의 각각이 오프 상태가 되므로, 인버터(103)의 동작이 정지되고, 인버터(103)의 출력 단자의 전위가 로 레벨을 유지한다. 이것에 의해, 지연 회로(106)로부터 출력되는 제1 제어 신호(CSACTB)는, 어서트(하이 레벨) 상태를 유지한다.
그리고, 시각 t2에 있어서, 외부 클록 신호(CK)의 제7 클록이 어서트되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화되면, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)로부터 네게이트(로 레벨)로 변화된다. 여기서, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)되어 있으므로, MOSFET(100, 101)의 각각은 오프 상태인 채이다. 따라서, 어서트(하이 레벨)된 제1 제어 신호(CSACTB)가 지연 회로(106)로부터 출력된다.
이와 같이 해서, CK 버퍼(17)는, 외부 클록 신호(CK)에 의거해서 생성되는 내부 클록 신호(CLK1)로서, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)를 생성하기 위한 내부 클록 신호(CLK1)가 어서트되어 있는 동안, 제1 제어 신호(CSACTB)의 어서트 상태를 유지한다.
또, 커맨드 디코더(21)는, 지연 회로(106)로부터 출력된 제1 제어 신호(CSACTB)에 의거해서, 어서트 된 신호(ENDQDRV)를 출력한다. 또한, DCK 버퍼(12)는, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)를 생성하고, DFF(13)에 출력한다. 또한, DFF(13)는, 입력된 신호(ACLKE), 신호(ACLKO) 및 데이터 클록 신호(DCLK)에 따라서 신호(ADQINX)를 취득하고, 신호(ADQINX)에 포함되는 기입 데이터를 나타내는 신호(DQ)를, 메모리 셀 어레이에 출력(전송)한다.
이와 같이 해서, CK 버퍼(17)는, 칩 선택 신호(CS#)에 의거해서 생성되는 제1 제어 신호(CSACTB)로서, DFF(13)를 동작시키기 위한 제1 제어 신호(CSACTB)를, 칩 선택 신호(CS#)가 네게이트(하이 레벨)로 변화된 후에 있어서도 어서트(하이 레벨) 상태로 유지함으로써, DFF(13)를 동작시킨다.
또한, 이와 같이 해서, CK 버퍼(17)는, 외부 클록 신호(CK)에 따라서 기입 데이터(DE7, DO7)가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우에, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송하도록 DFF(13)를 동작시킨다.
다음에, 시각 t3에 있어서, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)로부터 네게이트(로 레벨)로 변화되면, MOSFET(100, 101)의 각각이 온 상태가 된다. 이 경우, 인버터(103)는, 네게이트(로 레벨)된 반전 칩 선택 신호(CSACT)를 논리반전시키고, 논리반전된 신호를 출력한다. 그리고, 인버터(103)로부터 출력된 신호는, 인버터(104)를 개재해서 지연 회로(106)에 입력된다. 그리고, 지연 회로(106)에 입력된 신호가 지연되고, 시각 t4에 있어서, 네게이트(로 레벨)된 제1 제어 신호(CSACTB)가 지연 회로(106)로부터 출력된다.
이때, 커맨드 디코더(21)는, 지연 회로(106)로부터 출력된 제1 제어 신호(CSACTB)에 의거해서, 네게이트(로 레벨)된 신호(ENDQDRV)를 출력한다. 이것에 의해, DCK 버퍼(12)의 동작이 종료되고, 나아가서는, DFF(13)의 동작이 종료된다.
또, 지연 회로(106)에 있어서의 지연 시간은 임의로 설정되어도 되지만, 예를 들어, 반도체 기억장치에 있어서의 판독 또는 기입 동작 간의 칩 선택 신호(CS#)의 네게이트(하이 레벨) 계속 시간(예를 들어, HyperBus™ 인터페이스 사양에 있어서의 tCSHI)보다도 짧은 시간으로 설정되어도 된다. 이 경우, CK 버퍼(17)는, 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화되고 나서 다음에 어서트(로 레벨)될 때까지의 사이에 DFF(13)의 동작을 종료시키는 것이 가능하게 된다.
도 4는 기입 커맨드가 입력된 경우의 본 실시형태의 반도체 기억장치 내의 신호의 시간추이를 나타내는 타임 차트이다. 우선, 칩 선택 신호(CS#)가 네게이트(하이 레벨)로부터 어서트(로 레벨)로 변화되면, 내부 칩 선택 신호(CSINX)가 어서트(로 레벨)되는 것에 의해, CS 버퍼(15)가 동작을 개시한다. 이때, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)되는 것에 의해, CK 버퍼(17)가 동작을 개시한다. 또한, 신호(CSADQX) 및 신호(CSCLKX)가 어서트(하이 레벨)되는 것에 의해, 수신기(11, 16)가 동작을 개시한다. 또한, 제1 제어 신호(CSACTB)가 어서트(하이 레벨)되는 것에 의해, 커맨드 디코더(21)가 동작을 개시하고, 이에 따라서, DCK 버퍼(12), DFF(13) 및 메모리 어레이 제어부(22)가 동작을 개시한다.
다음에, 외부 클록 신호(CK)의 제1 클록의 상승 에지로부터 제3 클록의 하강 에지까지의 사이에 커맨드, 행 어드레스(RA) 및 열 어드레스(CA)가 입력된다. 그리고, 외부 클록 신호(CK)의 제2 클록의 하강 에지에 있어서 모든 행 어드레스가 입력되면, 외부 클록 신호(CK)에 의거해서 생성된 내부 클록 신호(CLK1)의 제3 클록의 상승 에지에 있어서, 입력된 행 어드레스에 의해 선택된 워드선을 활성화하기 위한 열 제어 신호(RAS)가 어서트된다. 이것에 의해, 행 어드레스에 의해 선택된 워드선이 활성화된다.
다음에, 외부 클록 신호(CK)의 제6 클록의 상승 에지 및 하강 에지에 있어서, 기입 데이터(DE6, DO6)가 입력된다. 그리고, 내부 클록 신호(CLK1)의 제6 클록의 하강 에지에 있어서, 외부 클록 신호(CK)의 제6 클록에 의해 입력된 데이터(DE6, DO6)를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)의 클록(제6 클록)이 어서트(하이 레벨)된다. 이 클록에 의해, 기입 데이터(DE6, DO6)가 메모리 셀 어레이에 전송된다.
그리고, 내부 클록 신호(CLK1)의 제6 클록이 네게이트(로 레벨)된 후에, 기입 데이터(DE6, DO6)가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)의 클록(제6 클록)이 어서트(하이 레벨)되고, 열 어드레스에 의해 선택된 비트선이 활성화된다. 이것에 의해, 외부 클록 신호(CK)의 제6 클록에 의해 입력된 기입 데이터(DE6, DO6)가 메모리 셀에 기입된다.
다음에, 외부 클록 신호(CK)의 제7 클록의 상승 에지 및 하강 에지에 있어서, 기입 데이터(DE7, DO7)가 입력된다. 여기서, 외부 클록 신호(CK)의 제7 클록이 어서트(하이 레벨)되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화되면, 내부 칩 선택 신호(CSINX)가 네게이트(하이 레벨)되고, 나아가서는, 반전 칩 선택 신호(CSACT)가 네게이트(로 레벨)된다.
한편, 도 3(b)를 참조해서 설명한 바와 같이, 제1 제어 신호(CSACTB)는 어서트(하이 레벨) 상태를 유지하고 있고, 이에 따라서, 신호(CSADQX) 및 신호(CSCLKX)도 어서트(하이 레벨) 상태를 유지한다. 이 경우, 수신기(11, 16), DCK 버퍼(12), DFF(13), CS 버퍼(15), CK 버퍼(17), 커맨드 디코더(21) 및 메모리 어레이 제어부(22)는, 계속해서 동작한다. 이것에 의해, 내부 클록 신호(CLK1)의 제7 클록의 하강 에지에 있어서, 외부 클록 신호(CK)의 제7 클록에 의해 입력된 데이터(DE7, DO7)를 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호(DCLK)의 클록(제7 클록)이 어서트(하이 레벨)된다. 이 클록에 의해서, 기입 데이터(DE7, DO7)가 메모리 셀 어레이에 전송된다.
그리고, 내부 클록 신호(CLK1)의 제7 클록이 네게이트(로 레벨)된 후에, 기입 데이터(DE7, DO7)가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)의 클록(제7 클록)이 어서트(하이 레벨)되고, 열 어드레스에 의해 선택된 비트선이 활성화된다. 이것에 의해, 외부 클록 신호(CK)의 제7 클록에 의해 입력된 기입 데이터(DE7, DO7)가 메모리 셀에 기입된다.
또, 내부 클록 신호(CLK1)의 제7 클록이 네게이트(로 레벨)되고 나서 소정 시간 경과 후에 제1 제어 신호(CSACTB)가 네게이트(로 레벨)되고, 이에 따라서, 신호(CSADQX) 및 신호(CSCLKX)가 네게이트(로 레벨)된다. 이때, 수신기(11, 16), DCK 버퍼(12), DFF(13), CS 버퍼(15) 및 CK 버퍼(17)는 동작을 종료한다.
또한, 열 제어 신호(CASP)의 제7 클록의 하강 에지에 있어서, 프리차지를 행하기 위한 신호(PRE)가 어서트(하이 레벨)되는 동시에, 열 제어 신호(RAS)가 네게이트(로 레벨)된다. 그리고, 소정의 프리차지기간이 경과하면, 신호(PRE)가 네게이트(로 레벨)된다. 이때, 커맨드 디코더(21) 및 메모리 어레이 제어부(22)는 동작을 종료한다.
이와 같이, 외부 클록 신호(CK)에 따라서 기입 데이터(DE7, DO7)가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우이어도, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송할 수 있고, 나아가서는, 기입 데이터(DE7, DO7)를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 가능하게 된다.
전술한 바와 같이, 본 실시형태에 따른 반도체 기억장치에 따르면, 외부 클록 신호(CK)에 따라서 기입 데이터(DE7, DO7)(제1 기입 데이터)가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우이어도, 기입 데이터(DE7, DO7)를 메모리 셀 어레이에 전송할 수 있고, 나아가서는, 기입 데이터(DE7, DO7)를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 가능하게 된다. 이것에 의해, 데이터의 기입 동작 중에 반도체 기억장치의 비활성화가 행해질 경우이어도, 데이터를 적절하게 반도체 기억장치에 기입할 수 있다.
또한, 본 실시형태에 따른 반도체 기억장치에 따르면, 칩 선택 신호(CS#)가 어서트(로 레벨)되어 있는지의 여부에 관계없이 외부 클록 신호(CK)가 일정한 주파수에서 입력될 경우이어도, 기입 데이터(DE7, DO7)(제1 기입 데이터)를 메모리 셀 어레이에 전송할 수 있고, 나아가서는, 기입 데이터(DE7, DO7)를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 가능하게 된다. 또한, 본 실시형태에 따른 반도체 기억장치에 따르면, 외부장치(예를 들어, 메모리 제어기 등)로부터 반도체 기억장치에 대한 외부 클록 신호(CK)의 공급 타이밍이 제한되는(예를 들어, 외부 클록 신호(CK)의 연속하는 2개의 클록의 간격을 벌리거나 좁히거나 하는 등) 일 없이, 외부 클록 신호(CK)를 일정한 주파수에서 반도체 기억장치에 공급하는 것이 가능하게 되므로, 조작성이 향상된 반도체 기억장치를 실현할 수 있다.
(제2 실시형태)
이하, 본 발명의 제2 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, CK 버퍼(17)(제어부)가, 기입 데이터(DE7, DO7)(제1 기입 데이터)가 메모리 셀 어레이 내의 임의의 메모리 셀에 기입될 때까지 DFF(13)(전송부)를 동작시키는 점에 있어서, 제1 실시형태와 다르다. 이하, 제1 실시형태와 다른 구성에 대해서 설명한다.
도 5에 본 실시형태에 따른 반도체 기억장치의 I/O부(10) 및 제어 로직부(20)의 구성예를 도시한다. 도 5에 나타낸 예에서는, 칩 선택 신호(CS#)에 의거해서 생성되는 제2 제어 신호(CSACTC)(제어 신호)로서, DFF(13)를 동작시키기 위한 제2 제어 신호(CSACTC)가, CK 버퍼(17)로부터 커맨드 디코더(21)에 입력되도록 구성되어 있다.
CK 버퍼(17)는, 어서트(하이 레벨)된 반전 칩 선택 신호(CSACT)가 CS 버퍼(15)로부터 입력되면, 제1 제어 신호(CSACTB)를 어서트(하이 레벨)해서 CS 버퍼(15) 및 커맨드 디코더(21)에 출력한다. 또한, 본 실시형태에서는, CK 버퍼(17)는, 어서트(하이 레벨)된 반전 칩 선택 신호(CSACT)가 CS 버퍼(15)로부터 입력되면, 제2 제어 신호(CSACTC)를 어서트(하이 레벨)해서 커맨드 디코더(21)에 출력한다.
또, 본 실시형태에 있어서, CK 버퍼(17)는, 기입 데이터(DE7, DO7)(제1 기입 데이터)가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)가 어서트(하이 레벨)되어 있는 동안, DFF(13)(전송부)를 동작시키도록 구성되어 있다. 이것에 의해, 기입 데이터(DE7, DO7)가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)이 어서트(하이 레벨)되어 있는 동안, DFF(13)를 동작시키는 것이 가능하게 되므로, 기입 데이터(DE7, DO7)를 보다 확실하게 메모리 셀 어레이에 전송할 수 있다.
본 실시형태에 있어서, 커맨드 디코더(21)는, 어서트(하이 레벨)된 제1 제어 신호(CSACTB) 또는 어서트(하이 레벨)된 제2 제어 신호(CSACTC)가 CK 버퍼(17)로부터 입력되어 있을 경우에, CK 버퍼(17)로부터 입력된 내부 클록 신호(CLK1)의 소정의 클록(여기에서는, 제1 클록)의 상승 에지로부터 소정의 클록(여기에서는, 제3 클록)의 하강 에지까지의 사이에, 어서트(하이 레벨)된 신호(ENCADRV)를 DCK 버퍼(12)에 출력한다. 또한, 커맨드 디코더(21)는, 어서트된 제1 제어 신호(CSACTB)또는 어서트(하이 레벨)된 제2 제어 신호(CSACTC)가 CK 버퍼(17)로부터 입력되어 있을 경우에, 내부 클록 신호(CLK1)의 소정의 클록(여기에서는, 제6 클록)의 상승 에지로부터 소정의 클록(여기에서는, 제7 클록)의 하강 에지까지의 사이에, 어서트(하이 레벨)된 신호(ENDQDRV)를 DCK 버퍼(12)에 출력한다.
다음에, 도 6을 참조해서, 본 실시형태에 있어서의 CK 버퍼(17)의 일부의 구성 및 동작에 대해서 설명한다. 도 6(a)는 CK 버퍼(17)의 일부의 구성예를 나타내는 도면이며, 도 6(b)는 CK 버퍼(17)의 일부에 있어서의 신호의 시간추이를 나타내는 타임 차트이다.
우선, 도 6(a)를 참조해서, CK 버퍼(17)의 일부의 구성에 대해서 설명한다. CK 버퍼(17)는, 지연 회로(200)와, 직렬로 접속된 3개의 인버터(201, 202, 203)와, NAND 회로(204)와, 직렬로 접속된 3개의 인버터(205, 206, 207)와, NOR 회로(208)와, 인버터(209)와, 2개의 NAND 회로(210, 211)를 이용한 RS 플립플롭과, 2개의 인버터(212, 213)와, P채널형의 MOSFET(214)와, N채널형의 MOSFET(215)와, 3개의 인버터(216, 217, 218)를 구비한다.
지연 회로(200)에는 내부 클록 신호(CLK1)가 입력된다. 지연 회로(200)는 입력된 내부 클록 신호(CLK1)를 소정시간 지연시켜, 지연한 신호(CLK1D)를 NAND 회로(204) 및 인버터(201)에 출력한다.
인버터(201)의 입력 단자는 지연 회로(200)와 NAND 회로(204) 사이의 노드에 접속되어 있다. 또한, 인버터(203)는, 인버터(201, 202)를 개재해서 입력된 신호를 논리반전시키고, 논리반전된 신호를 NAND 회로(204)에 출력한다.
NAND 회로(204)의 한쪽 입력 단자에는 지연 회로(200)로부터 출력된 신호(CLK1D)가 입력된다. 또한, NAND 회로(204)의 다른 쪽 입력 단자에는 인버터(203)로부터 출력된 신호가 입력된다. 또한, NAND 회로(204)는, 입력된 신호에 의거해서 NAND 연산을 행하고, 연산 결과가 되는 신호(CLKDRP)를 NAND 회로(210)에 출력한다.
인버터(205)의 입력 단자에는 열 제어 신호(CASP)이 입력된다. 또한, 인버터(207)는 인버터(205, 206)를 개재해서 입력된 신호를 논리반전시키고, 논리반전된 신호를 NOR 회로(208)에 출력한다.
NOR 회로(208)의 한쪽 입력 단자에는 열 제어 신호(CASP)이 입력된다. 또한, NOR 회로(208)의 다른 쪽 입력 단자에는 인버터(207)로부터 출력된 신호가 입력된다. 또한, NOR 회로(208)는, 입력된 신호에 의거해서 NOR 연산을 행하고, 연산 결과가 되는 신호를 인버터(209)에 출력한다.
인버터(209)는 NOR 회로(208)로부터 입력된 신호를 논리반전시키고, 논리반전된 신호를 신호(CASPFP)로서 NAND 회로(211)에 출력한다.
RS 플립플롭의 NAND 회로(210)의 한쪽 입력 단자에는 NAND 회로(204)로부터 출력된 신호(CLK1DRP)가 입력된다. 또한, NAND 회로(210)의 다른 쪽 입력 단자는 NAND 회로(211)의 출력 단자에 접속되어 있다. 또, NAND 회로(210)의 출력 단자는, 인버터(212)의 입력 단자와, NAND 회로(211)의 한쪽 입력 단자에 접속되어 있다. 또한, NAND 회로(211)의 다른 쪽 입력 단자에는 인버터(209)로부터 출력된 신호(CASPFP)가 입력된다.
인버터(212)는, NAND 회로(210)로부터 출력된 신호를 논리반전시키고, 논리반전된 신호를 신호(MASK2)로서 인버터(213) 및 MOSFET(215)에 출력한다.
인버터(213)는, 인버터(212)로부터 출력된 신호(MASK2)를 논리반전시키고, 논리반전된 신호를 신호(MASK1)로서 MOSFET(214)에 출력한다.
또, MOSFET(214, 215) 및 3개의 인버터(216, 217, 218)의 구성은, MOSFET(214)의 게이트에 신호(MASK1)가 입력되는 것과, MOSFET(215)의 게이트에 신호(MASK2)가 입력되는 것과, 도 6(a)에 나타낸 노드(n01)의 신호가 인버터(216)에 입력되는 것과, 인버터(217)로부터 제2 제어 신호(CSACTC)가 출력되는 것을 제외하고, 도 3(a)에 나타낸 MOSFET(100, 101) 및 3개의 인버터(103, 104, 105)의 구성과 마찬가지이다.
다음에, 도 6(b)를 참조해서, 도 6(a)에 나타낸 CK 버퍼(17)의 일부의 동작에 대해서 설명한다. 우선, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)되어 있고, 내부 클록 신호(CLK1)가 네게이트(로 레벨)되어 있고, 열 제어 신호(CASP)가 네게이트(로 레벨)되어 있을 경우에는, 신호(MASK1)가 로 레벨이 되고, 신호(MASK2)가 하이 레벨이 된다. 이것에 의해, 인버터(216)는, 입력된 노드(n01)의 신호를 논리반전시키고, 논리반전된 신호를 인버터(217)에 출력한다. 또한, 인버터(217)는, 입력된 신호를 논리반전시키고, 논리반전된 신호를, 어서트(하이 레벨)된 제2 제어 신호(CSACTC)로서 출력한다.
다음에, 외부 클록 신호(CK)의 제6 클록이 어서트(하이 레벨)되면, 시각 t11에 있어서, 내부 클록 신호(CLK1)의 제6 클록이 어서트(하이 레벨)된다. 그 후, 신호(CLK1D)가 어서트(하이 레벨)되고, 신호(CLK1DRP)가 로 레벨이 된다. 이때, RS 플립플롭이 세트되는 것에 의해, 신호(MASK1)가 하이 레벨이 되고, 신호(MASK2)가 로 레벨이 된다. 이 경우, MOSFET(214, 215)의 각각이 오프 상태가 되므로, 인버터(216)의 동작이 정지되어, 인버터(216)의 출력 단자의 전위가 로 레벨을 유지한다. 이것에 의해, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
다음에, 내부 클록 신호(CLK1)의 제6 클록의 하강 에지로부터 소정시간 경과한 후에 열 제어 신호(CASP)의 클록(제6 클록)이 어서트(하이 레벨)된다. 이것에 의해, 외부 클록 신호(CK)의 제6 클록에 의해 입력된 기입 데이터(DE6, DO6)가 메모리 셀에 기입된다. 그리고, 열 제어 신호(CASP)의 클록(제6 클록)이 네게이트(로 레벨)되면, 시각 t12에 있어서, 신호(CASPFP)가 로 레벨이 된다. 이때, RS 플립플롭이 리셋되는 것에 의해, 신호(MASK1)가 로 레벨이 되고, 신호(MASK2)가 하이 레벨이 된다. 이 경우, MOSFET(214, 215)의 각각이 온 상태가 되고, 인버터(216)는 입력된 노드(n01)의 신호를 논리반전시키고, 논리반전된 신호를 인버터(217)에 출력한다. 여기서, 노드(n01)의 신호의 논리 레벨은, 제1 제어 신호(CSACTB)의 논리 레벨과 같은(이 시점에서는, 하이 레벨) 것이므로, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
다음에, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)된 것에 의거해서, 시각 t13에 있어서, 신호(CLK1DRP)가 로 레벨이 된다. 이 경우, 전술한 바와 같이, RS 플립플롭이 세트되는 것에 의거해서, MOSFET(214, 215)의 각각이 오프 상태가 된다. 이것에 의해, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
다음에, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)되어 있는 동안에 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)로부터 네게이트(로 레벨)로 변화되면, 내부 클록 신호(CLK1)의 제7 클록이 네게이트(로 레벨)되고 나서 소정시간 경과 후에, 제1 제어 신호(CSACTB)가 네게이트(로 레벨)된다.
그리고, 내부 클록 신호(CLK1)의 제7 클록의 하강 에지로부터 소정시간 경과후에 열 제어 신호(CASP)의 클록(제7 클록)이 어서트(하이 레벨)된다. 이것에 의해, 외부 클록 신호(CK)의 제7 클록에 의해 입력된 기입 데이터(DE7, DO7)가 메모리 셀에 기입된다. 그리고, 열 제어 신호(CASP)의 클록(제7 클록)이 네게이트(로 레벨)되면, 시각 t14에 있어서, 신호(CASPFP)가 로 레벨이 된다. 이때, RS 플립플롭이 리셋되는 것에 의해, 신호(MASK1)가 로 레벨이 되고, 신호(MASK2)가 하이 레벨이 된다. 이 경우, MOSFET(214, 215)의 각각이 온 상태가 되고, 인버터(216)는, 입력된 노드(n01)의 신호를 논리반전시키고, 논리반전된 신호를 인버터(217)에 출력한다. 여기서, 노드(n01)의 신호의 논리 레벨은, 제1 제어 신호(CSACTB)의 논리 레벨과 같은(이 시점에서는, 로 레벨) 것이므로, 제2 제어 신호(CSACTC)가 네게이트(로 레벨)된다.
이때, 커맨드 디코더(21)는, 제1 제어 신호(CSACTB) 및 제2 제어 신호(CSACTC)의 각각이 네게이트(로 레벨)되어 있으므로, 네게이트(로 레벨)된 신호(ENDQDRV)를 출력한다. 이것에 의해, DCK 버퍼(12)의 동작이 종료되고, 나아가서는, DFF(13)의 동작이 종료된다.
이와 같이 해서, CK 버퍼(17)는, 기입 데이터(DE7, DO7)가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)가 어서트되어 있는 동안에, DFF(13)를 동작시킬 수 있다.
또, CK 버퍼(17)는, 외부 클록 신호(CK)에 따라서 기입 데이터(DE7, DO7)가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우이어도, 기입 데이터(DE7, DO7)가 메모리 셀 어레이 내의 임의의 메모리 셀에 기입될 때까지 DFF(13)를 동작시킬 수 있다.
또한, 본 실시형태에서는, RS 플립플롭의 세트 및 리셋이 교대로 행해지도록(즉, 내부 클록 신호(CLK1)의 클록(예를 들어, 제6 클록)에 의거해서 생성된 열 제어 신호(CASP)의 클록(예를 들어, 제6 클록)이, 다음의 내부 클록 신호(CLK1)의 지연 신호(CLK1D)의 클록(예를 들어, 제7 클록)이 어서트(하이 레벨)되기 전에 네게이트(로 레벨)되도록), 지연 회로(200)의 지연 시간을 설정할 필요가 있는 것에 유의해야 한다.
도 7은 기입 커맨드가 입력된 경우의 본 실시형태의 반도체 기억장치 내의 신호의 시간추이를 나타내는 타임 차트이다. 또, 여기에서는, 도 4에 나타낸 타임 차트와 다른 부분에 대해서 설명한다.
우선, 칩 선택 신호(CS#)가 네게이트(하이 레벨)로부터 어서트(로 레벨)로 변화되면, 내부 칩 선택 신호(CSINX)가 어서트(로 레벨)되고, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)된다. 이것에 의해, 제1 제어 신호(CSACTB) 및 제2 제어 신호(CSACTC)가 어서트(하이 레벨)된다.
여기서, 도 6(b)를 참조해서 설명한 바와 같이, 제2 제어 신호(CSACTC)는, 기입 데이터(DE7, DO7)가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호(CASP)의 클록(제7 클록)이 네게이트(로 레벨)될 때까지의 사이에, 어서트(하이 레벨) 상태를 유지한다. 이 경우, 도7에 나타낸 바와 같이, 제2 제어 신호(CSACTC)의 어서트(하이 레벨) 상태가 제1 제어 신호(CSACTB)의 어서트(하이 레벨) 상태보다도 길어지므로, 어서트(하이 레벨)된 제2 제어 신호(CSACTC)에 의거해서 DCK 버퍼(12) 및 DFF(13)를 보다 장시간 동작시키는 것이 가능하게 된다. 이것에 의해, 제1 실시형태와 비교해서 데이터 클록 신호(DCLK)의 제7 클록의 폭을 넓힐 수 있으므로, 기입 데이터(DE7, DO7)를 보다 확실하게 메모리 셀 어레이에 전송할 수 있다.
전술한 바와 같이, 본 실시형태에 따른 반도체 기억장치에 따르면, 기입 데이터(DE7, DO7)(제1 기입 데이터)가 메모리 셀에 기입될 때까지 DFF(13)(전송부)를 동작시키는 것이 가능하게 되므로, 기입 데이터(DE7, DO7)(제1 기입 데이터)를 보다 확실하게 메모리 셀 어레이에 전송할 수 있다.
이하, 전술한 제2 실시형태의 변형예에 대해서 설명한다.
(변형예)
본 변형예에서는, CK 버퍼(17)(제어부)가, 기입 데이터(DE7, DO7)(제1 기입 데이터)가 임의의 메모리 셀에 기입되는 것에 의해, 기입 커맨드에 있어서 임의의 메모리 셀에 기입된 기입 데이터의 수가 해당 기입 커맨드에 있어서 입력된 기입 데이터의 수에 도달할 때까지, DFF(13)(전송부)를 동작시키는 점에 있어서, 상기 제2 실시형태와 다르다. 이하, 상기 제2 실시형태와 다른 구성에 대해서 설명한다.
도 8에 본 변형예에 따른 반도체 기억장치의 I/O부(10) 및 제어 로직부(20)의 구성예를 도시한다. 도 8에 나타낸 예에서는, CK 버퍼(17)가 커맨드 디코더(21)로부터 입력된 신호(MASK1)에 의거해서 제2 제어 신호(CSACTC)를 출력하도록 구성되어 있다.
다음에, 도 9를 참조해서, 본 변형예에 있어서의 커맨드 디코더(21) 및 CK 버퍼(17)의 구성예에 대해서 설명한다. 도 9(a)는 커맨드 디코더(21)의 일부의 구성예를 나타낸 도면이며, 도 9(b)는 CK 버퍼(17)의 일부의 구성예를 나타낸 도면이다.
우선, 도 9(a)를 참조해서, 커맨드 디코더(21)의 일부의 구성에 대해서 설명한다. 커맨드 디코더(21)는 제1 카운터(300)와, 제2 카운터(301)와, 비교기(302)과, 인버터(303)와, NAND 회로(304)를 구비한다.
제1 카운터(300)는, 기입 동작 상태인 것을 나타내는 신호(WRSTA)가 어서트(하이 레벨)된 상태에서 입력되어 있는 동안, CK 버퍼(17)로부터 입력된 내부 클록 신호(CLK1)의 클록 중 기입 데이터에 대응하는 클록의 하강 에지마다, 기입 커맨드에 있어서 입력된 기입 데이터의 수를 카운트한다. 그리고, 제1 카운터(300)는 카운트한 값을 나타내는 신호(CNTDIN)를 비교기(302)에 출력한다.
여기서, 신호(WRSTA)는 커맨드 디코더(21)에 의해 생성되어도 된다. 커맨드 디코더(21)는, 외부 클록 신호(CK)에 따라서 입력된 커맨드(CMD)가 기입 커맨드인 것을 나타낼 경우에, 어서트(하이 레벨)된 신호(WRSTA)를 생성해도 된다.
제2 카운터(301)는, 신호(WRSTA)가 어서트(하이 레벨)된 상태에서 입력되어 있는 동안, 커맨드 디코더(21)로부터 입력된 열 제어 신호(CASP)의 클록의 하강 에지마다, 기입 커맨드에 있어서 임의의 메모리 셀에 기입된 기입 데이터의 수를 카운트한다. 그리고, 제2 카운터(301)는 카운트한 값을 나타내는 신호(CNTWR)를 비교기(302)에 출력한다.
비교기(302)는, 제1 카운터(300)로부터 입력된 신호(CNTDIN)와, 제2 카운터(301)로부터 입력된 신호(CNTWR)를 비교한다. 그리고, 비교기(302)는, 각 신호(CNTDIN, CNTWR)에 의해서 표시된 값이 일치할 경우에, 하이 레벨의 신호(WRMTC)를 NAND 회로(304)에 출력한다. 또한, 비교기(302)는, 각 신호(CNTDIN, CNTWR)에 의해서 표시된 값이 일치하지 않을 경우에, 로 레벨의 신호(WRMTC)를 NAND 회로(304)에 출력한다.
인버터(303)는 CK 버퍼(17)로부터 입력된 내부 클록 신호(CLK1)를 논리반전시키고, 논리반전된 신호를 NAND 회로(304)에 출력한다.
NAND 회로(304)의 한쪽 입력 단자에는 비교기(302)로부터 출력된 신호(WRMTC)가 입력된다. 또한, NAND 회로(304)의 다른 쪽 입력 단자에는 인버터(303)로부터 출력된 신호가 입력된다. 또한, NAND 회로(304)는, 입력된 신호에 의거해서 NAND 연산을 행하고, 연산 결과가 되는 신호(MASK1)를 CK 버퍼(17)에 출력한다.
다음에, 도 9(b)를 참조해서, CK 버퍼(17)의 일부의 구성에 대해서 설명한다. CK 버퍼(17)는, P채널형의 MOSFET(400)와, N채널형의 MOSFET(401)와, 4개의 인버터(402, 403, 404, 405)를 구비한다.
또, MOSFET(400, 401) 및 4개의 인버터(402, 403, 404, 405)의 구성은, MOSFET(400)의 게이트에 신호(MASK1)가 입력되는 것과, MOSFET(401)의 게이트에 신호(MASK2)가 입력되는 것과, 인버터(404)로부터 제2 제어 신호(CSACTC)가 출력되는 것을 제외하고, 도 3(a)에 나타낸 MOSFET(100, 101) 및 4개의 인버터(102, 103, 104, 105)의 구성과 마찬가지이다.
도 10을 참조해서, 도 9(a)에 나타낸 커맨드 디코더(21)의 일부와, 도 9(b)에 나타낸 CK 버퍼(17)의 일부의 동작에 대해서 설명한다. 여기서, 도 10(a)는, 내부 클록 신호(CLK1)의 클록(예를 들어, 제6 클록)에 의거해서 생성된 열 제어 신호(CASP)의 클록(예를 들어, 제6 클록)이, 다음의 내부 클록 신호(CLK1)의 클록(예를 들어, 제7 클록)이 어서트(하이 레벨)되기 전에 네게이트(로 레벨)될 경우를 나타내고 있다. 또한, 도 10(b)는, 내부 클록 신호(CLK1)의 클록(예를 들어, 제6 클록)에 의거해서 생성된 열 제어 신호(CASP)의 클록(예를 들어, 제6 클록)이, 다음의 내부 클록 신호(CLK1)의 클록(예를 들어, 제7 클록)이 어서트(하이 레벨)되기 전에 네게이트(로 레벨)되지 않을 경우를 나타내고 있다.
우선, 도 10(a)를 참조하면, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)되어 있고, 내부 클록 신호(CLK1)가 네게이트(로 레벨)되어 있고, 제1 카운터(300) 및 제2 카운터(301)에 의해 카운트된 값이 일치하는(즉, 신호(WRMTC)가 하이 레벨) 경우에는, 신호(MASK1)가 로 레벨이 되고, 신호(MASK2)가 하이 레벨이 된다. 이것에 의해, 인버터(403)는, 입력된 반전 칩 선택 신호(CSACT)를 논리반전시키고, 논리반전된 신호를 인버터(404)에 출력한다. 또한, 인버터(404)는 입력된 신호를 논리반전시키고, 논리반전된 신호를, 어서트(하이 레벨)된 제2 제어 신호(CSACTC)로서 출력한다.
다음에, 외부 클록 신호(CK)의 제6 클록이 어서트(하이 레벨) 되면, 시각 t21에 있어서, 내부 클록 신호(CLK1)의 제6 클록이 어서트(하이 레벨)된다. 이때, 신호(MASK1)가 하이 레벨이 되고, 신호(MASK2)가 로 레벨이 된다. 이 경우, MOSFET(400, 403)의 각각이 오프 상태가 되므로, 인버터(403)의 동작이 정지되고, 인버터(403)의 출력 단자의 전위가 로 레벨을 유지한다. 이것에 의해, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
다음에, 시각 t22에 있어서, 내부 클록 신호(CLK1)의 제6 클록이 네게이트(로 레벨)된다. 이때, 제1 카운터(300)의 카운트 값이 업됨으로써 각 신호(CNTDIN, CNTWR)의 값이 다르므로, 신호(WRMTC)가 로 레벨이 된다. 이 경우, 신호(MASK2)가 로 레벨이기 때문에, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
그리고, 내부 클록 신호(CLK1)의 제6 클록의 하강 에지로부터 소정시간 경과한 후에 열 제어 신호(CASP)의 클록(제6 클록)이 어서트(하이 레벨)된다. 이것에 의해, 외부 클록 신호(CK)의 제6 클록에 의해 입력된 기입 데이터(DE6, DO6)가 메모리 셀에 기입된다. 그리고, 시각 t23에 있어서, 열 제어 신호(CASP)의 클록(제6 클록)이 네게이트(로 레벨)되면, 제2 카운터(301)의 카운트 값이 업된다. 이것에 의해, 각 신호(CNTDIN, CNTWR)의 값이 동등하게 되므로, 신호(WRMTC)가 하이 레벨이 된다. 또한, 신호(MASK1)가 로 레벨이 되고, 신호(MASK2)가 하이 레벨이 되는 것에 의해, 인버터(403)이 동작을 개시한다. 또, 이 시점에 있어서, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지하고 있다.
또한, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화되면, 반전 칩 선택 신호(CSACT)가 어서트(하이 레벨)로부터 네게이트(로 레벨)로 변화된다.
다음에, 시각 t24에 있어서, 내부 클록 신호(CLK1)의 제7 클록이 네게이트(로 레벨)된다. 이때, 제1 카운터(300)의 카운트 값이 업됨으로써 각 신호(CNTDIN, CNTWR)의 값이 다르므로, 신호(WRMTC)가 로 레벨이 된다. 여기서, 신호(MASK2)가 로 레벨이므로, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
[0142]
그리고, 내부 클록 신호(CLK1)의 제7 클록의 하강 에지로부터 소정시간 경과한 후에 열 제어 신호(CASP)의 클록(제7 클록)이 어서트(하이 레벨)된다. 이것에 의해, 외부 클록 신호(CK)의 제7 클록에 의해 입력된 기입 데이터(DE7, DO7)가 메모리 셀에 기입된다. 그리고, 시각 t25에 있어서, 열 제어 신호(CASP)의 클록(제7 클록)이 네게이트(로 레벨)되면, 제2 카운터(301)의 카운트 값이 업된다. 이것에 의해, 각 신호(CNTDIN, CNTWR)의 값이 동등하게 되므로, 신호(WRMTC)가 하이 레벨이 된다. 또한, 신호(MASK1)가 로 레벨이 되고, 신호(MASK2)가 하이 레벨이 되는 것에 의해, 인버터(403)이 동작을 개시한다. 인버터(403)는, 입력된 반전 칩 선택 신호(CSACT)를 논리반전시키고, 논리반전된 신호를 인버터(404)에 출력한다. 여기서, 제1 제어 신호(CSACTB)의 논리 레벨은, 반전 칩 선택 신호(CSACT)의 논리 레벨과 동일(이 시점에서는, 로 레벨)하므로, 제2 제어 신호(CSACTC)는 네게이트(로 레벨)된다.
이때, 커맨드 디코더(21)는, 제1 제어 신호(CSACTB) 및 제2 제어 신호(CSACTC)의 각각이 네게이트(로 레벨)되어 있으므로, 네게이트(로 레벨)된 신호(ENDQDRV)를 출력한다. 이것에 의해, DCK 버퍼(12)의 동작이 종료되고, 나아가서는, DFF(13)의 동작이 종료된다.
이와 같이 해서, CK 버퍼(17)는, 기입 데이터(DE7, DO7)가 임의의 메모리 셀에 기입되는 것에 의해, 기입 커맨드에 있어서 임의의 메모리 셀에 기입된 기입 데이터의 수가 해당 기입 커맨드에 있어서 입력된 기입 데이터의 수에 도달할 때까지, DFF(13)를 동작시킬 수 있다.
다음에, 도 10(b)에 나타낼 경우에 대해서 설명한다. 여기서, 시각 t31 및 시각 t32에 있어서의 각 신호의 상태는, 도 10(a)의 시각 t21 및 시각 t22에 있어서의 각 신호의 상태와 마찬가지이다.
시각 t33에 있어서, 열 제어 신호(CASP)의 클록(제7 클록)이 어서트(하이 레벨)되어 있는 동안에 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)된 경우에는, 각 신호(CNTDIN, CNTWR)의 값이 여전히 다르므로, 신호(WRMTC)가 로 레벨이 된다. 또한, 신호(MASK2)가 로 레벨이므로, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
다음에, 시각 t34에 있어서, 열 제어 신호(CASP)의 클록(제6 클록)이 네게이트(로 레벨)되면, 제2 카운터(301)의 카운트 값이 업된다. 이것에 의해, 각 신호(CNTDIN, CNTWR)의 값이 동등하게 되므로, 신호(WRMTC)가 하이 레벨이 된다. 여기서, 내부 클록 신호(CLK1)의 제7 클록이 어서트(하이 레벨)되어 있으므로, 신호(MASK2)는 여전히 로 레벨이다. 이것에 의해, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
다음에, 시각 t35에 있어서, 내부 클록 신호(CLK1)의 제7 클록이 네게이트(로 레벨)된다. 이때, 제1 카운터(300)의 카운트 값이 업됨으로써 각 신호(CNTDIN, CNTWR)의 값이 다르므로, 신호(WRMTC)가 로 레벨이 된다. 이 경우, 신호(MASK2)가 로 레벨이므로, 제2 제어 신호(CSACTC)는 어서트(하이 레벨) 상태를 유지한다.
또, 시각 t36에 있어서의 각 신호의 상태는, 도 10(a)의 시각 t25에 있어서의 각 신호의 상태와 마찬가지이다.
이와 같이, 본 변형예에 따르면, 내부 클록 신호(CLK1)와 열 제어 신호(CASP) 사이에서 어서트되는 타이밍을 조정하는 일 없이, 상기 제2 실시형태와 마찬가지의 효과를 거둘 수 있다. 또, 기입 커맨드가 입력된 경우의 본 변형예의 반도체 기억장치 내의 신호의 시간 추이에 대해서는 상기 제2 실시형태와 마찬가지이므로, 설명을 생략한다.
전술한 바와 같이, 본 변형예의 반도체 기억장치에 따르면, 기입 커맨드에 있어서 메모리 셀에 기입된 기입 데이터의 수가 기입 커맨드에 있어서 입력된 기입 데이터의 수에 도달할(즉, 기입 데이터(DE7, DO7)(제1 기입 데이터)가 메모리 셀에 기입될) 때까지, DFF(13)(전송부)를 동작시키는 것이 가능하게 되므로, 기입 데이터(DE7, DO7)를 보다 확실하게 메모리 셀 어레이에 전송할 수 있다.
또, 상기 각 실시형태 및 변형예에서는, 반도체 기억장치가, HyperBus™ 인터페이스를 이용한 pSRAM일 경우를 일례로서 설명했지만, 이 경우에는, 이하에 설명하는 더한층의 효과가 발휘된다.
도 11(a)는, 종래의 반도체 기억장치의 사양에 의거하는 칩 선택 신호(CS#)의 입력 타이밍의 일례를 설명하는 도면이다. HyperBus™ 인터페이스 사양에서는, 칩 선택 신호(CS#)에 관한 움직임 특성(AC특성)이 규정되어 있다. 도 11(a)에는, 외부 클록 신호(CK)가 200Mhz인 경우의 각 파라미터의 최소값을 일례로서 나타내고 있다. 여기서, (tCSS)는 다음의 외부 클록 신호(CK)의 상승 에지까지의 칩 선택 신호(CS#)의 셋업 타임이며, (tCSH)는 외부 클록 신호(CK)의 하강 에지 후의 칩 선택 신호(CS#)의 홀드 타임이다. 또한, (tCK)는 클록 사이클이고, (tCKHP)는 클록의 반 사이클이다.
도 11(a)에 나타낸 바와 같이, 각 파라미터에 의거해서 칩 선택 신호(CS#)의 입력 타이밍을 조정했을 경우, 외부 클록 신호(CK)의 제0 클록과 제1 클록의 간격 및 제7 클록과 제8클록의 간격이 다른 클록 간의 간격과 다르기 때문에, 외부 클록 신호(CK)를 일정한 주파수에서 입력하는 것이 곤란하다.
그래서, 도 11(b)에 나타낸 바와 같이, 칩 선택 신호(CS#)가 어서트(로 레벨)되어 있는지의 여부에 관계없이, 외부 클록 신호(CK)를 일정한 주파수에서 입력하는 것이 가능하게 되도록 각 파라미터를 재정의했을 경우에는, (tCSH)의 타이밍 마진의 범위가 약 0.7ns로 좁기 때문에, 예를 들면 200Mhz 등의 고주파의 외부 클록 신호(CK)를 일정하게 입력하는 것이 여전히 곤란하다. 또한, 종래의 반도체 기억장치에서는, 외부 클록 신호(CK)의 클록(여기에서는, 7클록)이 어서트(하이 레벨)되어 있는 동안에 칩 선택 신호(CS#)가 네게이트(하이 레벨)되면, 해당 클록에서 입력되어 있는 기입 데이터가 메모리 셀 어레이에 전송되지 않고, 결과로서, 기입 데이터를 메모리 셀 어레이 내의 메모리 셀에 기입하는 것이 곤란해질 우려가 있다.
또, 도 11(c)에 나타낸 바와 같이, 상기 각 실시형태 및 변형예의 반도체 기억장치에 따르면, 기입 데이터가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트(로 레벨)로부터 네게이트(하이 레벨)로 변화된 경우이어도, 해당 기입 데이터를 메모리 셀 어레이에 전송할 수 있고, 나아가서는, 해당 기입 데이터를 메모리 셀 어레이 내의 메모리 셀에 기입할 수 있으므로, tCSH의 값을 음의 방향으로 크게 하는(예를 들어, -1.5ns) 것이 가능하게 된다. 이것에 의해, (tCSH)의 타이밍 마진의 범위를 약 1.85(=1.5+0.35)ns까지 넓힐 수 있다. 따라서, 상기 각 실시형태 및 변형예의 반도체 기억장치에 따르면, HyperBus™ 인터페이스 사양과의 호환성을 유지하면서, 예를 들면 200Mhz 등의 고주파의 외부 클록 신호(CK)를, 칩 선택 신호(CS#)가 어서트되어 있는지의 여부에 관계없이 계속해서 입력하는 것이 가능하게 된다. 따라서, 외부장치(예를 들어, 메모리 제어기)와 반도체 기억장치를 조합시킨 시스템의 성능을 향상시킬 수 있다.
이상 설명한 각 실시형태 및 변형예는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것일 뿐, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기 각 실시형태 및 변형예에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들면, 전술한 각 실시형태 및 변형예에서는, HyperBus™ 인터페이스가 이용된 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, Xccela™인터페이스를 이용할 수 있을 경우이어도, 전술한 각 실시형태 및 변형예와 마찬가지의 작용 효과가 얻어진다.
또, 전술한 각 실시형태 및 변형예에 있어서, 로 레벨인 경우에 어서트되는 신호는, 하이 레벨인 경우에 어서트되어도 된다. 또한, 하이 레벨인 경우에 어서트되는 신호는, 로 레벨인 경우에 어서트되어도 된다.
또한, 전술한 각 실시형태 및 변형예에서는, CK 버퍼(17)가 제어부일 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 도 3(a), 도 6(a) 및/또는 도 9(b)에 나타낸 구성을 갖는 다른 회로 또는 디바이스가 제어부로서 설치되어도 된다.
또, 전술한 각 실시형태 및 변형예에서는, 커맨드 디코더(21)가 도 9(a)에 나타낸 구성을 갖는 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 도 9(a)에 나타낸 구성이, CK 버퍼(17)에 설치되어도 되고, 다른 회로 또는 디바이스에 설치되어도 된다.
또한, 전술한 각 실시형태 및 변형예에서는, 기입 커맨드에 있어서의 최후의 기입 데이터(기입 데이터(DE7, DO7))가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트로부터 네게이트로 변화된 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 다른 기입 데이터(예를 들어, 기입 데이터(DE6, DO6))가 입력되어 있는 동안에 칩 선택 신호(CS#)가 어서트로부터 네게이트로 변화된 경우이어도, 전술한 각 실시형태 및 변형예와 마찬가지의 작용 효과가 얻어진다.
또, 도 3(a), 도 6(a), 도 9(a) 및 도 9(b)에 나타낸 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
또한, 전술한 각 실시형태 및 변형예에 있어서의 I/O부(10) 및 제어 로직부(20)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 여러 가지 구성이 채용되어도 된다.
13: DFF
17: CK 버퍼
21: 커맨드 디코더
CASP: 열 제어 신호
CK: 외부 클록 신호
CLK1: 내부 클록 신호
CS#: 칩 선택 신호
CSACTB: 제1 제어 신호
CSACTC: 제2 제어 신호
DCLK: 데이터 클록 신호

Claims (9)

  1. 칩 선택 신호에 의한 비활성화가 외부 클록 신호에 대해서 비동기로 행해지는 반도체 기억장치로서,
    상기 칩 선택 신호가 어서트되어 있을 경우에, 상기 외부 클록 신호에 따라서 입력된 기입 데이터를 취득해서 메모리 셀 어레이에 전송하도록 동작하는 전송부; 및
    상기 외부 클록 신호에 따라서 제1 기입 데이터가 입력되어 있는 동안에 상기 칩 선택 신호가 어서트로부터 네게이트로 변화된 경우에, 상기 제1 기입 데이터를 상기 메모리 셀 어레이에 전송하도록 상기 전송부를 동작시키는 제어부
    를 포함하는, 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1 기입 데이터는, 기입 커맨드에 있어서의 최후의 기입 데이터인, 반도체 기억장치.
  3. 제2항에 있어서, 상기 제어부는, 상기 칩 선택 신호에 의거해서 생성되는 제어 신호로서, 상기 전송부를 동작시키기 위한 제어 신호를, 상기 칩 선택 신호가 네게이트로 변화된 후에 있어서도 어서트 상태로 유지함으로써, 상기 전송부를 동작시키는, 반도체 기억장치.
  4. 제3항에 있어서, 상기 제어부는, 상기 외부 클록 신호에 의거해서 생성되는 내부 클록 신호로서, 상기 제1 기입 데이터를 상기 메모리 셀 어레이에 전송하기 위한 데이터 클록 신호를 생성하기 위한 내부 클록 신호가 어서트되어 있는 동안, 상기 제어 신호의 어서트 상태를 유지하는, 반도체 기억장치.
  5. 제4항에 있어서, 상기 제어부는, 상기 제1 기입 데이터가 상기 메모리 셀 어레이 내의 임의의 메모리 셀에 기입될 때까지 상기 전송부를 동작시키는, 반도체 기억장치.
  6. 제5항에 있어서, 상기 제어부는, 상기 제1 기입 데이터가 기입되는 메모리 셀의 비트선을 선택하기 위한 열 제어 신호가 어서트되어 있는 동안, 상기 전송부를 동작시키는, 반도체 기억장치.
  7. 제6항에 있어서, 상기 제어부는, 상기 제1 기입 데이터가 상기 임의의 메모리 셀에 기입되는 것에 의해, 기입 커맨드에 있어서 상기 임의의 메모리 셀에 기입된 기입 데이터의 수가 상기 기입 커맨드에 있어서 입력된 기입 데이터의 수에 도달할 때까지, 상기 전송부를 동작시키는, 반도체 기억장치.
  8. 제7항에 있어서, 상기 제어부는, 상기 칩 선택 신호가 어서트로부터 네게이트로 변화되고 나서 다음에 어서트될 때까지의 사이에 상기 전송부의 동작을 종료시키는, 반도체 기억장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 외부 클록 신호는 일정한 주파수에서 입력되어 있는, 반도체 기억장치.
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