KR20070117248A - 인풋 셋업/홀드 타임 마진을 확보할 수 있는 샘플링 클럭생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리장치 및 메모리 시스템 - Google Patents

인풋 셋업/홀드 타임 마진을 확보할 수 있는 샘플링 클럭생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리장치 및 메모리 시스템 Download PDF

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Abstract

인풋 셋업/홀드 타임 마진을 확보하기 위한 샘플링 클럭 생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리 장치 및 메모리 시스템이 개시된다. 본 발명에 따른 샘플링 클럭 생성 회로는 클럭 입력 버퍼, 레벨 센싱 펄스 생성부, 논리 레벨 래치부, 샘플링 클럭 생성부를 구비한다. 클럭 입력 버퍼는 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성한다. 레벨 센싱 펄스 생성부는 상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성한다. 논리 레벨 래치부는 상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력한다. 샘플링 클럭 생성부는 상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성한다.
샘플링 클럭, 셋업/홀드 타임, 동기형 반도체, 매스킹

Description

인풋 셋업/홀드 타임 마진을 확보할 수 있는 샘플링 클럭 생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리 장치 및 메모리 시스템{Sampling clock generating circuit which guarantees input set-up/hold time margin, method thereof, synchronized semiconductor memory device and memory system which includes the same sampling clock generating circuit}
도 1a는 저속 동작시 커맨드의 셋업 타임/홀드 타임을 나타내는 도면이다.
도 1b는 고속 동작시 커맨드의 셋업 타임/홀드 타임을 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 샘플링 클럭 발생 회로를 나타내는 블럭도이다.
도 3은 샘플링 클럭을 생성하는 과정을 나타내는 흐름도이다.
도 4는 본 발명의 실시예에 따른 동기형 반도체 메모리 장치를 나타내는 블럭도이다.
도 5a는 1T 모드에서의 샘플링 클럭을 나타내는 도면이다.
도 5b는 2T 모드에서의 샘플링 클럭을 나타내는 도면이다.
도 5c는 3T 모드에서의 샘플링 클럭을 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 나타내는 블럭도이다.
도 7은 본 발명의 실시예에 따른 샘플링 클럭 생성 방법을 나타내는 플로우 차트이다.
< 도면의 참조 번호에 대한 설명 >
1 : 반도체 메모리 장치 100 : 샘플링 클럭 생성 회로
110 : 클럭 입력 버퍼 120 : 레벨 센싱 펄스 생성부
130 : 논리 레벨 래치부 140 : 샘플링 클럭 생성부
200 : 커맨드 입력 버퍼 210 : 커매드 디코더
300 : 어드레스 입력 버퍼 310 : 어드레스 디코더
400 : 제1 클럭 입력 버퍼 450 : 제2 클럭 입력 버퍼
500 : 데이터 입력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치로 인가되는 커맨드 또는 어드레스의 셋업/홀드 타임의 마진을 확보할 수 있는 샘플링 클럭 생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
최근 마이크로 프로세서(MPU)의 동작 속도가 빨라지고 있다. 한편 주기억 장치로 사용되는 다이나믹형 반도체 메모리 장치(DRAM) 또한 그 속도가 꾸준히 향상되고 있다. 하지만 DRAM이 MPU의 속도를 따라잡기에는 역부족이다. 이로 인해 액세스 타임과 사이클 타임이 소모되므로 결국 DRAM의 속도가 전체 시스템 성능 개선에 대한 하나의 장해가 된다.
상기 DRAM과 MPU의 속도 갭을 작게 하여, 시스템 성능을 개선하기 위해 시스템 클럭 신호에 동기하여 데이터의 입출력을 행하는 동기형 반도체 메모리 장치(SDRAM)가 이용되고 있다. 이 SDRAM은 외부 클럭 신호에 동기된 내부 클럭 신호를 이용하여 데이터의 입출력을 행한다. 이러한 SDRAM은 클럭 신호에 따라 데이터의 입출력이 행해지기 때문에, 고속으로의 데이터 전송이 가능해진다.
한편 SDRAM에서 정상적으로 데이터를 리드/라이트 하기 위해서는 클럭에 대해 정상적인 셋업 타임과 홀드 타임이 필요하다. 여기서 셋업 타임은 입력되는 신호들이 외부클럭 신호를 기준으로 일정시간 전에 인가되어지는 시간을 의미하고, 홀드 타임은 입력되는 신호들이 외부 클럭 신호를 기준으로 일정시간 유지되는 시간을 의미한다. 따라서 클럭 주파수가 높아지면 높아질수록 셋업/홀드 타임의 마진은 줄어들게 된다.
클럭 주파수를 증가시키는 이유는 데이터를 고속으로 전송하고 처리하기 위해서이다. 즉 클럭 주파수가 높아질수록 매 클럭의 라이징 에지에 동기하여 외부로부터 인가되는 신호를 더 빠른 속도로 처리할 수 있다. 그러나 데이터의 경우는 별론으로 하더라도 커맨드(예를 들어, 칩 선택신호(/CS))는 하이 레벨 상태에서 로우 레벨로 천이함에 따라 활성화되는 신호이므로, 이러한 활성화된 커맨드가 입력되었다는 사실만 인식되면 되므로, 데이터와는 달리 고속 동작이 필요한 것은 아니다. 이는 어드레스(예를 들어, 하나의 어드레스가 8비트를 지정)의 경우도 마찬가지이다.
상기와 같이 커맨드 또는 어드레스는 매 클럭마다 인폼을 받아들일 필요가 없으므로 높은 주파수가 필요하지 않음에도 불구하고 종래에는 클럭의 라이징 에지에 모든 커맨드, 어드레스, 데이터를 동기하여 래치하였다. 이로 인해 커맨드 또는 어드레스의 논리 레벨을 래치할 수 있는 셋업/홀드 타임의 마진이 줄어들게 되어 메모리 시스템 자체가 제대로 동작하지 않는 문제점이 있었다.
본 발명이 이루고자 하는 제1 기술적 과제는 반도체 메모리 장치로 입력되는 커맨드 및 어드레스의 인풋 셋업/홀드 타임의 마진을 충분히 확보하여 고속 동작시에도 원활하게 메모리 시스템을 동작시킬 수 있는 샘플링 클럭 생성 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 제2 기술적 과제는 반도체 메모리 장치로 입력되는 커맨드 및 어드레스의 인풋 셋업/홀드 타임의 마진을 충분히 확보하여 고속 동작시에도 원활하게 메모리 시스템을 동작시킬 수 있는 샘플링 클럭 생성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 제3 기술적 과제는 반도체 메모리 장치로 입력되는 커맨드 및 어드레스의 인풋 셋업/홀드 타임의 마진을 충분히 확보하여 고속 동작시에도 원활하게 메모리 시스템을 동작시킬 수 있는 동기형 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 제4 기술적 과제는 반도체 메모리 장치로 입력되는 커맨드 및 어드레스의 인풋 셋업/홀드 타임의 마진을 충분히 확보하여 고속 동작시 에도 원활하게 메모리 시스템을 동작시킬 수 있는 메모리 시스템을 제공하는 데 있다.
상기 제1 기술적 과제를 달성하기 위한 본 발명에 따른 샘플링 클럭 생성 회로는 클럭 입력 버퍼, 레벨 센싱 펄스 생성부, 논리 레벨 래치부 및 샘플링 클럭 생성부를 구비한다. 클럭 입력 버퍼는 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성한다. 레벨 센싱 펄스 생성부는 상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성한다. 논리 레벨 래치부는 상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력한다. 샘플링 클럭 생성부는 상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성한다.
상기 제2 기술적 과제를 달성하기 위한 본 발명에 따른 동기형 반도체 메모리 장치는 클럭 입력 버퍼, 레벨 센싱 펄스 생성부, 논리 레벨 래치부, 샘플링 클럭 생성부, 커맨드 입력 버퍼 및 어드레스 입력 버퍼를 구비한다. 클럭 입력 버퍼는 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성 한다. 레벨 센싱 펄스 생성부는 상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성한다. 논리 레벨 래치부는 상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력한다. 샘플링 클럭 생성부는 상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성한다. 커맨드 입력 버퍼는 상기 제2 내부 클럭 신호의 상승에 동기하여 외부로부터 인가된 외부 커맨드 신호를 수신하고, 내부 커맨드 신호를 생성한다. 어드레스 입력 버퍼는 상기 제2 내부 클럭 신호의 상승에 동기하여 외부로부터 인가된 외부 어드레스 신호를 수신하고, 내부 어드레스 신호를 생성한다.
상기 제3 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 시스템은 클럭 입력 버퍼, 레벨 센싱 펄스 생성부, 논리 레벨 래치부, 샘플링 클럭 생성부 및 동기형 반도체 메모리 장치를 구비한다. 상기 클럭 입력 버퍼는 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성한다. 상기 레벨 센싱 펄스 생성부는 상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성한다. 상기 논리 레벨 래치부는 상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상 기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력한다. 상기 샘플링 클럭 생성부는 상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성한다. 동기형 반도체 메모리 장치는 상기 외부 클럭 신호를 입력받는 제1 클럭 핀과 상기 제2 내부 클럭 신호를 입력받는 제2 클럭 핀을 구비한다.
상기 제4 기술적 과제를 달성하기 위한 본 발명에 따른 샘플링 클럭 생성 방법은 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성하는 단계, 상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성하는 단계, 상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력하는 단계, 상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한 다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1a는 저속 동작시 커맨드의 셋업 타임/홀드 타임을 나타내는 도면이고, 도 1b는 고속 동작시 커맨드의 셋업 타임/홀드 타임을 나타내는 도면이다.
입력 신호가 인식되기 위해서는 클럭의 라이징 에지 이전에 셋업 타임(tS)을, 클럭의 라이징 에지 이후에 홀드 타임(tH)을 만족해야 한다. 즉, 셋업 타임은 입력을 신호로 제대로 인식하기 위해 클럭 라이징 에지 이전에 입력 신호가 들어와야 하는 값을 정의하는 것이고, 홀드 타임은 신호가 클럭 라이징 에지로부터 지속적으로 유지되어야 하는 값을 정의하는 것이다.
도 1에 도시된 외부 클럭(CLK) 주파수가 200MHz라고 가정할 때, 셋업 타임(tS)와 홀드 타임(tH)는 모두 2.5ns이다. 도 1에서는 듀티 싸이클이 50%로 동일한 경우를 예시로 들었지만 외부 환경에 의한 스큐로 인해 듀티 싸이클은 달라질 수 있다. 한편 도 2에 도시된 외부 클럭(CLK) 주파수가 800MHz라고 가정할 때, 셋업 타임(tH)와 홀드 타임(tH)는 모두 1.25ns이다. 즉 셋업 타임(tS)와 홀드 타임(tH)이 도 1에 비해 절반 수준이다.
데이터가 고속으로 전송될수록, 즉 전송 주파수가 높아질수록 클럭 주파수 또한 높아질 수밖에 없으므로 갈수록 셋업/홀드 타임은 줄어들어 입력되는 신호의 논리 레벨을 인식하기가 어려워진다. 이와 같은 문제점은 어드레스 또는 커맨드의 경우 더 커질 수 있다.
도 2는 본 발명의 실시예에 따른 샘플링 클럭 발생 회로를 나타내는 블럭도이다.
도 2를 참조하면, 본 발명에 따른 샘플링 클럭 발생 회로는 클럭 입력 버퍼(110), 레벨 센싱 펄스 생성부(120), 논리 레벨 래치부(130) 및 샘플링 클럭 생성부(140)를 구비한다.
클럭 입력 버퍼(110)는 외부로부터 입력되는 외부 클럭을 버퍼처리하여 제1 내부 클럭을 발생한다. 상기 외부 클럭은 클럭 발생기(Clock generator)로부터 발생된 클럭으로서 동기형 반도체 메모리 장치에서 신호들을 인식하기 위해서 반드시 필요하다. 클럭 입력 버퍼(110)는 복수 개의 인버터로 구성되어 입력되는 외부 클럭을 소정 시간 지연시켜 새로운 제1 내부 클럭을 생성한다. 상기 제1 내부 클럭은 커맨드 입력 버퍼, 어드레스 입력 버퍼 등에 직접 입력되지 않고 레벨 센싱 펄스 생성부(120)로 입력된다.
레벨 센싱 펄스 생성부(120)는 클럭 입력 버퍼(110)로부터 제1 내부 클럭 신호를 입력받고, 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스(PCLK_Sx)들을 생성한다. 단위 센싱 펄스(PCLK_Sx)들은 제1 내부 클럭 신호의 각 펄스에 동기된 신호들로서, 제1 내부 클럭 신호의 펄스들의 수만큼 생성된다. 예를 들어 제1 내부 클럭 신호가 N개의 펄스를 갖는 신호라면, 단위 센싱 펄스(PCLK_S)는 N개가 생성된다. 단위 센싱 펄스는 후술하는 칩 선택 신호의 논리 레벨을 센싱하기 위해 논리 레벨 래치부(130)로 입력된다.
논리 레벨 래치부(130)는 레벨 센싱 펄스 생성부(120)로부터 복수 개의 단위 센싱 펄스(PCLK_Sx)를 입력받고, 메모리 컨트롤러(미도시)로부터 칩 선택 신호(/CS)를 입력받아, 상기 단위 센싱 펄스(PCLK_Sx)를 이용해 칩 선택 신호(/CS)의 논리 레벨을 래치한다. 상기 칩 선택 신호(/CS)는 논리 로우 레벨에서 활성화되어 반도체 메모리 칩을 선택하는 신호이다.
일반적으로 반도체 메모리 장치에는 칩 선택 신호(/CS)가 가장 먼저 입력되고 다른 커맨드(예를 들어, /RAS, /CAS, /WE) 등이 입력되기 때문에 칩 선택 신호(/CS)이 인에이블되는 시점을 이용해 새로운 샘플링 클럭을 생성한다. 논리 레벨 래치부(130)는 칩 선택 신호(/CS)의 논리 레벨을 래치하여 이를 신호(CSLL)로 출력한다. 이러한 논리 레벨 신호(CSLL)는 샘플링 클럭 생성부(140)로 입력된다.
샘플링 클럭 생성부(140)는 논리 레벨 래치부(130)로부터 칩 선택 신호(/CS)의 논리 레벨을 감지한 신호를 입력받고, 상기 제1 내부 클럭 신호와 제어신호(MRS_NT)를 추가적으로 입력받는다. 칩 선택 신호(/CS)는 논리 로우에서 활성화되는 신호이므로 논리 레벨이 하이에서 로우로 바뀌는 시점이 존재한다. 칩 선택 신호(/CS)의 논리 레벨이 로우로 천이하면 상기 제어신호(MRS_NT)에 의해 상기 제1 내부 클럭 신호가 N주기로 매스킹되어 제2 내부 클럭 신호로 출력된다. 여기서 제2 내부 클럭 신호는 상술한 샘플링 클럭 신호와 동일한 의미로 사용된다. 상기 칩 선택 신호(/CS)는 원래의 신호에 비해 N배 주기로 인가되는 신호이다.
샘플링 클럭 생성부(140)는 상기 제어신호(MRS_NT)에 따라 제1 내부 클럭 신호를 매스킹하여 제2 내부 클럭 신호를 생성한다. 상기 제어신호는 MRS(Mode register set)에 저장되어 출력되는 신호로서 1T 모드인 경우 1주기마다, 2T 모드인 경우 2주기 마다, NT 모드인 경우 N주기마다 제1 내부 클럭 신호를 매스킹하여 출력한다. 따라서 제2 내부 클럭 신호는 제1 내부 클럭 신호에 비해 주파수가 N배만큼 줄어들게 된다. 즉 클럭 펄스 주기가 N배만큼 길어진다. 이로 인해 커맨드가 클럭에 동기되어 입력될 때 훨씬 큰 셋업/홀드 타임을 확보할 수 있다.
도 3은 샘플링 클럭을 생성하는 과정을 나타내는 흐름도이다.
도 3을 참조하면, 제1 내부 클럭(PCLK)는 인가된 외부 클럭(ex_CLK)에 비해 소정의 지연시간을 갖는 신호로서 외부 클럭에 동기된 신호이다. 제1 단위 레벨 센싱 펄스(PCLK_SO)는 상기 제1 내부 클럭 신호(PCLK)의 첫번째 라이징 에지에 응답하여 생성되는 신호로서 소정의 듀레이션(Duration)을 갖는 신호이다. 마찬가지로 제2 단위 레벨 센싱 펄스(PCLK_S1)내지 제N 단위 레벨 센싱 펄스(PCLK_Sn-1)도 이와 같은 과정을 통해 생성된다. 따라서 각각의 단위 레벨 센싱 펄스([PCLK_Sx)는 일정한 시간 간격을 가지고 계속적으로 생성되는 신호이다.
상기 단위 레벨 센싱 펄스는 칩 선택 신호(/CS)가 인가되면 그 논리 레벨을 래치하여 출력한다. 칩 선택 신호(/CS)는 논리 하이에서 논리 로우로 천이하는 신호이기 때문에 그 논리 레벨 형태는 예를 들어 HLL‥과 같이 될 수 있다. 이 경우 제1 단위 레벨 센싱 신호(PCLK_S0)는 논리 하이를, 제2 단위 레벨 센싱 신호(PCLK_S1)는 논리 로우를 센싱하고 이는 순차적으로 출력된다.
출력된 논리 레벨 신호가 논리 로우 상태로 되면, 샘플링 클럭 생성부(140)는 제어신호(MRS_NT)에 따라 제1 내부 클럭 신호를 매스킹하여 출력한다. 상기 제 어 신호는 사용자의 설정에 따라 달라질 수 있는 신호로서, 예를 들어 2T 모드로 설정한 경우 논리 레벨 신호가 로우로 되는 시점부터 2주기마다 제1 내부 클럭 신호를 매스킹하여 제2 내부 클럭 신호(samp_PCLK)를 출력한다. 이 경우 제2 내부 클럭 신호(samp_PCLK)의 주파수는 제1 내부 클럭 신호 주파수의 반이 된다.
제2 내부 클럭 신호(samp_PCLK), 즉 샘플링 클럭은 커맨드 입력 버퍼 또는 어드레스 입력 버퍼의 메인 내부 클럭으로 사용되기 때문에 메모리가 커맨드 또는 어드레스를 수신하는 경우 셋업 타임(tS) 또는 홀드 타임(tH)을 N배 만큼 늘릴 수 있다. 따라서 충분한 셋업/홀드 타임의 마진을 확보할 수 있다.
도 4는 본 발명의 실시예에 따른 동기형 반도체 메모리 장치를 나타내는 블럭도이다.
도 4를 참조하면, 샘플링 클럭 발생 회로(100)는 반도체 메모리 장치(1)의 내부에 설치되어 외부 클럭(ex_CLK), 칩 선택 신호(/CS) 및 제어 신호(MRS_NT)를 입력받고 제2 내부 클럭 신호(samp_PCLK)를 생성한다. 상기 제2 내부 클럭 신호(samp_PCLK)의 생성 과정은 상기에서 기술하였으므로 구체적인 설명은 생략한다.
제2 내부 클럭 신호(samp_PCLK)는 커맨드 입력 버퍼(200)와 커맨드 디코더(210)으로 입력된다. 상기 커맨드 입력 버퍼(200)는 외부 커맨드(예를 들어, /CS, /RAS, /CAS, /WE)를 상기 제2 내부 클럭 신호에 동기하여 수신하고 내부 커맨드를 생성한다. 생성된 내부 커맨드는 커맨드 디코더(210)로 입력되어 디코딩된다.
또한, 제2 내부 클럭 신호(samp_PCLK)는 어드레스 입력 버퍼(300)와 어드레스 디코더(310)으로 입력된다. 상기 어드레스 입력 버퍼(300)는 외부 어드레스를 상기 제2 내부 클럭 신호에 동기하여 수신하고 내부 어드레스를 생성한다. 생성된 내부 어드레스는 어드레스 디코더(310)로 입력되어 디코딩된다.
제1 클럭 입력 버퍼(400)로 입력된 외부 클럭(ex_CLK)는 메모리 장치 내의 동작 타이밍 제어를 위한 내부 클럭(int_CLK)으로 변환되고 데이터 입력 버퍼(500)로 입력된다. 데이터 입력 버퍼(500)는 입력되는 데이터를 상기 내부 클럭(int_CLK)에 동기하여 수신한다. 데이터 입력 버퍼(500)의 출력 신호는 I/O 제어회로 등에 입력되어 센스 증폭기를 통해 메모리 셀(미도시)에 저장된다.
상기와 같이 커맨드 입력 버퍼(200) 또는 어드레스 입력 버퍼(300) 등으로 인가되는 클럭은 내부 클럭 발생 회로(100)에 의해 생성된 제2 내부 클럭 신호이기 때문에, 커맨드 또는 어드레스를 수신시 충분한 셋업/홀드 타임의 마진을 확보할 수 있다. 반면 데이터의 경우는 종래와 마찬가지로 내부 클럭(int_CLK)에 동기하여 수신하기 때문에 고속 데이터 처리가 가능하다. 여기서 상기 제1 클럭 입력 버퍼(400)는 샘플링 클럭 발생 회로(100)의 내부 입력 버퍼(110)와 동일한 구성을 가지거나 서로 공유될 수 있다.
도 5a는 1T 모드에서의 샘플링 클럭 신호를 나타내는 도면이고, 도 5b는 2T 모드에서의 샘플링 클럭 신호를 나타내는 도면이며, 도 5c는 3T 모드에서의 샘플링 클럭 신호를 나타내는 도면이다.
상술한 바와 같이 제어 신호(MRS_NT)는 사용자의 설정에 따라 달라질 수 있는 신호이다. 만일 사용자가, 도 1에 도시된 바와 같이, 1T 모드로 설정한 경우 제어 신호(MRS_1T)는 제1 내부 클럭 신호를 매 주기마다 매스킹하여 제2 내부 클럭 신호(samp_PCLK)를 생성한다. 이 경우는 종래에 비해 증가된 인풋/셋업 타임 마진을 가지지 않는다.
만일 사용자가, 도 2 또는 도 3에서 도시된 바와 같이, 2T 모드 또는 3T 모드로 설정한 경우 제어 신호(MRS_2T 또는 MRS_3T)는 제1 내부 클럭 신호를 2주기 또는 3주기 마다 매스킹하여 제2 내부 클럭 신호(samp_PCLK)를 생성한다. 이 경우는 종래에 비해 2배 또는 3배 증가된 인풋/셋업 타임 마진을 갖는다. 상술한 바와 같이 제2 내부 클럭 신호는 샘플링 클럭 신호를 나타낸다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 나타내는 블럭도이다.
샘플링 클럭 생성 회로(100)는 반도체 메모리 장치(1)의 외부에 설치된다. 상기 반도체 메모리 장치(1)는 두 개의 클럭 핀을 구비한다. 제1 클럭 핀은 상기 외부 클럭(ex_CLK)를 입력받고, 제2 클럭 핀은 샘플링 클럭 발생 회로(100)를 통해 생성된 제2 내부 클럭 신호(samp_CLK)을 입력받는다.
클럭 발생기(Clock generator)를 통해 생성된 외부 클럭(ex_CLK)는 반도체 메모리 장치(1)의 제1 클럭 핀으로 입력되고, 제1 클럭 입력 버퍼(400)를 통해 데이터 입력 버퍼(500)에 인가된다. 한편 샘플링 클럭 생성 회로(100)를 통해 생성된 제2 내부 클럭 신호(samp_CLK)는 반도체 메모리 장치(1)의 제2 클럭 핀으로 입력되고 제2 클럭 입력 버퍼(450)를 통해 내부 클럭 신호(samp2_CLK)로 변환되어 커맨드 입력 버퍼(200) 및 어드레스 입력 버퍼(300)로 인가된다. 여기서 상기 제2 클럭 입력 버퍼(450)는 생략될 수 있다.
도 7은 본 발명의 실시예에 따른 샘플링 클럭 발생 방법을 나타내는 플로우 차트이다.
외부로부터 외부 클럭 신호가 인가되면 이를 버퍼 처리하여 제1 내부 클럭 신호를 생성한다(S1). 생성된 제1 내부 클럭 신호를 이용하여 단위 센싱 펄스들을 생성한다(S2). 상기 단위 센싱 펄스들은 제1 내부 클럭 신호에 응답하여 소정의 듀레이션을 갖는 신호로서 제1 내부 클럭 신호에 동기된 신호이다. 단위 센싱 펄스들은 칩 선택 신호(/CS)의 논리 레벨을 래치하고(S3) 이는 신호로 출력된다. 출력된 논리 레벨 신호가 로우로 될 때까지 계속 칩 선택 신호의 논리 레벨을 래치한다(S4).
칩 선택 신호의 논리 레벨이 논리 로우가 되면 제1 내부 클럭 신호와 제어 신호(MRS_NT)를 입력받고(S5), 상기 제어 신호(MRS_NT)에 따라 제1 내부 클럭 신호를 매스킹하여(S6) 제2 내부 클럭 신호로 생성한다(S7). 생성된 제2 내부 클럭 신호는 반도체 메모리 장치의 커맨드 입력 버퍼 또는 어드레스 입력 버퍼 등에 인가된다.
상술한 바와 같이 본 발명에 따른 샘플링 클럭 생성 회로, 샘플링 클럭 생성 방법, 동기형 반도체 메모리 장치 및 메모리 시스템은,
고속 동작시에도 커맨드 또는 어드레스의 셋팅 타임 또는 홀드 타임의 마진을 충분히 확보할 수 있으므로 메모리 시스템의 성능을 향상시킬 수 있다.
또한 반도체 메모리 장치로 입력되는 외부 클럭을 커맨드/어드레스, 데이터용 2가지를 사용하므로 클럭 주파수가 높아지더라도 시스템의 효율적인 운영이 가 능하다.

Claims (12)

  1. 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성하는 클럭 입력 버퍼;
    상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성하는 레벨 센싱 펄스 생성부;
    상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력하는 논리 레벨 래치부; 및
    상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성하는 샘플링 클럭 생성부를 구비하는 것을 특징으로 하는 샘플링 클럭 생성 회로.
  2. 제1항에 있어서, 상기 샘플링 클럭 생성 회로는,
    동기형 반도체 메모리 장치의 내부에 설치되어 상기 동기형 반도체 메모리 장치의 커맨드 버퍼 또는 어드레스 버퍼에 상기 제2 내부 클럭 신호를 공급하는 것을 특징으로 하는 샘플링 클럭 생성 회로.
  3. 제1항에 있어서, 상기 칩 선택 신호는,
    원래의 신호에 비해 N배 주기로 인가되는 신호인 것을 특징으로 하는 샘플링 클럭 생성 회로.
  4. 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성하는 클럭 입력 버퍼;
    상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성하는 레벨 센싱 펄스 생성부;
    상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력하는 논리 레벨 래치부; 및
    상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성하는 샘플링 클럭 생성부;
    상기 제2 내부 클럭 신호의 상승에 동기하여 외부로부터 인가된 외부 커맨드 신호를 수신하고, 내부 커맨드 신호를 생성하는 커맨드 입력 버퍼; 및
    상기 제2 내부 클럭 신호의 상승에 동기하여 외부로부터 인가된 외부 어드레스 신호를 수신하고, 내부 어드레스 신호를 생성하는 어드레스 입력 버퍼를 구비하 는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 외부 커맨드 신호에는,
    칩 선택 신호가 포함되는 것을 특징으로 하는 동기형 반도체 메모리 장치.
  6. 제4항에 있어서, 외부 커맨드 신호 또는 외부 어드레스 신호는,
    원래의 신호에 비해 N배 주기로 인가되는 신호인 것을 특징으로 하는 동기형 반도체 메모리 장치.
  7. 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성하는 클럭 입력 버퍼;
    상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성하는 레벨 센싱 펄스 생성부;
    상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력하는 논리 레벨 래치부; 및
    상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성하 는 샘플링 클럭 생성부;
    상기 외부 클럭 신호를 입력받는 제1 클럭 핀과 상기 제2 내부 클럭 신호를 입력받는 제2 클럭 핀을 구비하는 동기형 반도체 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 칩 선택 신호는,
    원래의 신호에 비해 N배 주기로 인가되는 신호인 것을 특징으로 하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 제1 내부 클럭 신호는 상기 동기형 반도체 메모리 장치의 데이터 입력 버퍼로 인가되고, 상기 제2 내부 클럭 신호는 상기 동기형 반도체 메모리 장치의 커맨드 입력 버퍼 또는 어드레스 입력 버퍼로 인가되는 것을 특징으로 하는 메모리 시스템.
  10. 외부로부터 인가된 외부 클럭 신호를 버퍼 처리하여 제1 내부 클럭 신호를 생성하는 단계;
    상기 제1 내부 클럭 신호를 입력받고, 상기 제1 내부 클럭 신호의 각 라이징 에지에 응답하여 소정의 듀레이션을 갖는 단위 센싱 펄스들을 생성하는 단계;
    상기 단위 센싱 펄스들 및 칩 선택 신호를 입력받고, 상기 단위 센싱 펄스들 을 이용하여 상기 입력된 칩 선택 신호의 논리 레벨을 래치하며, 상기 래치된 논리 레벨을 신호로 출력하는 단계;
    상기 논리 레벨 신호, MRS_NT 제어신호 및 상기 제1 내부 클럭 신호를 입력받고, 상기 논리 레벨 신호가 논리 로우 상태가 되면, 상기 MRS_NT 제어신호에 따라 상기 제1 내부 클럭 신호를 N주기마다 매스킹하여 제2 내부 클럭 신호를 생성하는 단계로 이루어진 것을 특징으로 하는 샘플링 클럭 생성 방법.
  11. 제10항에 있어서,
    상기 제1 내부 클럭 신호는 동기형 반도체 메모리 장치의 데이터 입력 버퍼로 인가되고, 상기 제2 내부 클럭 신호는 상기 동기형 반도체 메모리 장치의 커맨드 입력 버퍼 또는 어드레스 입력 버퍼로 인가되는 것을 특징으로 하는 샘플링 클럭 생성 방법.
  12. 제10항에 있어서, 상기 칩 선택 신호는,
    원래의 신호에 비해 N배 주기로 인가되는 신호인 것을 특징으로 하는 샘플링 클럭 생성 방법.
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