KR100845783B1 - 반도체 메모리 장치의 클럭 동기 회로 - Google Patents

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Abstract

본 발명은 제어 신호에 응답하여 클럭을 제어하는 제어부, 및 상기 제어부의 출력 신호에 따라 외부 신호를 상기 클럭에 동기시켜 내부 신호로서 출력하거나 그 레벨을 유지하는 동기부를 구비하는 클럭 동기 수단, 및 오토 리프레쉬 동작시 인에이블되는 상기 제어 신호를 생성하는 제어 신호 생성 수단을 포함한다.
오토 리프레쉬, 외부 신호, 내부 신호

Description

반도체 메모리 장치의 클럭 동기 회로{Circuit for Synchronizing Clock of Semiconductor Memory Apparatus}
도 1은 종래 반도체 메모리 장치의 클럭 동기 회로의 블록도,
도 2는 도 1의 클럭 동기 수단의 상세 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 클럭 동기 회로의 블록도,
도 4는 도 3의 제어 신호 생성 수단의 상세 회로도,
도 5는 도 3의 클럭 동기 수단의 상세 회로도,
도 6은 본 발명에 따른 클럭 동기 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 증폭 수단 20: 지연 수단
300: 클럭 동기 수단 400: 제어 신호 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 클럭 동기 회로에 관한 것이다.
반도체 메모리 장치는 반도체 메모리 장치의 외부에서 입력되는 외부 신호를 클럭에 동기시켜 동작한다. 이때, 클럭에 동기시킨 외부 신호를 내부 신호라 한다.
도 1은 종래 반도체 메모리 장치의 클럭 동기 회로의 블록도이다.
종래의 반도체 메모리 장치는 외부 신호(Signal_E)를 입력 받아 외부 신호(Signal_E)를 시모스 레벨(CMOS level)로 증폭시켜 증폭 신호(Signal_p)로서 출력하는 증폭 수단(10), 상기 증폭 신호(Signal_p)를 일정 시간 지연시켜 지연 신호(Signal_d)로서 출력하는 지연 수단(20), 및 상기 지연 신호(Signal_d)를 클럭(CLK)과 동기 시켜 내부 신호(Signal_I)를 생성하는 클럭 동기 수단(30)을 포함한다.
상기 증폭 수단(10)은 클럭 인에이블 신호(CKE)에 응답하여 상기 외부 신호(Signal_E)의 레벨과 기준 전압(Vref)의 레벨을 비교하고 상기 외부 신호(Signal_E)의 레벨이 상기 기준 전압(Vref)보다 높으면 상기 외부 신호(Signal_E)를 시모스 레벨(CMOS level)인 하이로 증폭시키고 낮으면 시모스 레벨 로우로 증폭시킨다.
상기 지연 수단(20)은 소정 지연 시간만큼 상기 증폭 신호(Signal_p)를 지연시켜 상기 지연 신호(Signal_d)로서 출력한다.
상기 클럭 동기 수단(30)은 상기 클럭(CLK)이 입력되면 상기 지연 신호(Signal_d)를 상기 클럭(CLK)에 동기시켜 상기 내부 신호(Signal_I)로서 출력한다. 이때, 상기 외부 신호(Signal_E)는 외부에서 입력되는 신호로서 칩 선택 신호(CS), 로우 어드레스 스트로브 신호(RAS), 컬럼 어드레스 스트로브 신호(CAS), 라이트 인에이블 신호(WE), 및 어드레스(ADD<0:15>)등이 있으며, 상기 내부 신 호(signal_I)는 상기 외부 신호(signal_E)를 상기 클럭(CLK)에 동기시킨 신호이다.
도 2는 도 1의 클럭 동기 수단의 상세 회로도이다.
상기 클럭 동기 수단(30)은 상기 클럭(CLK)을 반전시키는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)의 출력 신호를 반전시키는 제 2 인버터(IV2), 상기 지연 신호(Signal_d)를 입력 받아 반전시키는 제 1 제어 인버터(IVC1), 상기 제 1 제어 인버터(IVC1)의 출력 신호를 반전시켜 상기 내부 신호(Signal_I)로서 출력하는 제 3 인버터(IV3), 상기 제 3 인버터(IV3)의 출력 신호를 입력 받아 상기 제 3 인버터(IV3)의 입력단에 피드백 시키는 제 2 제어 인버터(IVC2)를 포함한다. 이때, 상기 제 1 제어 인버터(IVC1)의 제 1 제어단에는 상기 제 1 인버터(IV1)의 출력 신호가, 제 2 제어단에는 상기 제 2 인버터(IV2)의 출력 신호가 입력된다. 또한 상기 제 2 제어 인버터(IVC2)의 제 1 제어단에는 상기 제 2 인버터(IV2)의 출력 신호가 입력되며 제 2 제어단에는 상기 제 1 제어 인버터(IVC1)에 입력된다.
이와 같이 구성된 상기 클럭 동기 수단(30)은 다음과 같이 동작하여 상기 외부 신호(Signal_E)를 상기 클럭(CLK)과 동기시킨다.
상기 클럭(CLK)의 레벨이 하이면 상기 제 1 인버터(IV1)는 로우를, 상기 제 2 인버터(IV2)는 하이 레벨을 출력한다. 상기 제 1 제어 인버터(IVC1)는 턴온되고 상기 제 2 제어 인버터(IVC2)는 턴오프한다.
따라서 상기 지연 신호(Signal_d)는 상기 제 1 제어 인버터(IVC1)와 상기 제 3 인버터(IV3)를 통하여 상기 내부 신호(Signal_I)로서 출력한다.
한편, 상기 클럭(CLK)의 레벨이 로우면 상기 제 1 인버터(IV1)는 하이를, 상 기 제 2 인버터(IV2)는 로우 레벨을 출력한다. 상기 제 1 제어 인버터(IVC1)는 턴오프되고 상기 제 2 제어 인버터(IVC2)는 턴온된다.
따라서 상기 지연 신호(Signal_d)는 상기 제 1 제어 인버터(IVC1)를 통과하지 못하며 이전 동작에서 출력했던 신호가 상기 제 2 제어 인버터(IVC2)와 상기 제 3 인버터(IV3)를 통하여 그 레벨이 유지되며 상기 내부 신호(Signal_I)로서 출력된다.
결국, 상기 클럭 동기 수단(30)은 상기 클럭(CLK)의 라이징 타이밍마다 상기 외부 신호(Signal_E)를 상기 내부 신호(Signal_I)로서 출력하고 상기 클럭(CLK)의 폴링 타이밍마다 그 레벨을 유지시킨다.
반도체 메모리 장치는 반도체 메모리 셀이 데이터를 잃어버리지 않게 하기 위하여 리프레쉬 동작을 수행한다. 리프레쉬 동작은 오토 리프레쉬 동작과 셀프 리프레쉬 동작으로 나누어 지는 데, 오토 리프레쉬 동작은 외부 명령에 의해 수행되어지는 동작이며, 셀프 리프레쉬 동작은 외부에서 명령이 일정시간 입력되지 않으면 수행되어 지는 동작이다.
반도체 메모리 장치의 오토 리프레쉬 동작을 예로 설명한다.
반도체 메모리 장치는 오토 리프레쉬를 수행한 다음 라이트 또는 리드 동작을 수행하고 프리차지 동작을 수행함으로써 한 싸이클(cycle)의 동작을 수행한다. 오토 리프레쉬 동작에는 다른 명령과 어드레스는 필요하지 않다. 그럼에도 불구하고 기존의 반도체 메모리 장치의 클럭 동기 회로는 클럭(CLK)을 계속적으로 입력 받아 도 2에 도시된 인버터(IV1~IV3)와 제어 인버터(IVC1~IVC2)를 계속적으로 턴온 과 턴오프를 반복시킨다. 이로 인해 종래의 반도체 메모리 장치는 오토 리프레쉬 동작을 수행할 경우 불필요한 전류 소모를 한다. 도 2에 도시된 인버터(IV1~IV3)와 제어 인버터(IVC1~IVC2)의 개수는 5개지만 반도체 메모리 장치에는 도 2와 같은 클럭 동기 회로가 여러 개 있다. 따라서 오토 리프레쉬 동작에 대한 인버터와 제어 인버터의 동작은 불필요한 전류 소모를 발생시키고 특히 이러한 전류 소모는 저전력 메모리 소자에서 심각한 문제가 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치가 오토 리프레쉬 동작을 수행할 경우 불필요한 전류 소모를 제거한 클럭 동기 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 클럭 동기 회로는 제어 신호에 응답하여 클럭을 제어하는 제어부, 및 상기 제어부의 출력 신호에 따라 외부 신호를 상기 클럭에 동기시켜 내부 신호로서 출력하거나 그 레벨을 유지하는 동기부를 구비하는 클럭 동기 수단, 및 오토 리프레쉬 동작시 인에이블되는 상기 제어 신호를 생성하는 제어 신호 생성 수단을 포함한다.
또한 본 발명에 따른 다른 실시예로서 반도체 메모리 장치의 클럭 동기 회로는 제어 신호에 응답하여 상기 제어 신호에 동기시킨 외부 신호를 내부 신호로서 출력 및 유지하는 내부 신호 생성 수단, 및 오토 리프레쉬 동작시 일정한 레벨의 신호를 상기 제어 신호로서 출력하고 소정시간 이후 클럭을 상기 제어 신호로서 출력하는 제어 신호 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 클럭 동기 회로의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 클럭 동기 회로의 블록도이다.
증폭 수단(10)은 외부 신호(Signal_E)를 기준 전압(Vref) 레벨과 비교하여 상기 외부 신호(Signal_E)의 레벨이 상기 기준 전압(Vref)보다 높으면 상기 외부 신호(Signal_E)를 시모스(CMOS) 레벨인 하이로 증폭시키고 상기 외부 신호(Signal_E)의 레벨이 상기 기준 전압(Vref)보다 낮으면 상기 외부 신호(Signal_E)를 시모스(CMOS) 레벨인 로우로 증폭시켜 증폭 신호(Signal_p)로서 출력한다.
지연 수단(20)은 상기 증폭 신호(Signal_p)를 지연시켜 지연 신호(Signal_d)로서 출력한다.
상기 클럭 동기 수단(300)은 제어 신호(ctrl)에 응답하여 상기 지연 신호(Signal_d)를 클럭(CLK)에 동기시켜 상기 내부 신호(Signal_I)로서 출력하고 그 레벨을 유지한다.
상기 제어 신호 생성 수단(400)은 오토 리프레쉬 신호(AREF)와 뱅크 액티브 신호(BA)에 응답하여 상기 제어 신호(ctrl)를 출력한다. 상기 오토 리프레쉬 신호(AREF)와 상기 뱅크 액티브 신호(BA)가 모두 인에이블되면 상기 제어 신호(ctrl)를 로우로 인에이블된다. 또한 상기 오토 리프레쉬 신호(AREF)는 인에이블되고 상기 뱅크 액티브 신호(BA)만 디스에이블되면 상기 제어 신호(ctrl)는 하이로 디스에이블된다. 이때, 상기 외부 신호(Signal_E)는 외부에서 입력되는 신호로서 그 예를 들자면, 칩 선택 신호(CS), 컬럼 어드레스 스트로브 신호(CAS), 로우 어드레스 스트로브 신호(RAS), 라이트 인에이블 신호(WE), 및 어드레스(ADD<0:15>)등이 있다. 또한 상기 외부 신호(Signal_E)를 상기 클럭(CLK)에 동기시킨 신호를 상기 내부 신호(Signal_I)라 한다.
도 4는 도 3의 제어 신호 생성 수단의 상세 회로도이다.
제어 신호 생성 수단(400)은 오토 리프레쉬 신호(AREF)와 뱅크 액티브 신호(BA)가 모두 인에이블되어야만 제어 신호(ctrl)를 로우로 인에이블 시킨다.
따라서, 상기 제어 신호 생성 수단(400)은 상기 오토 리프레쉬 신호(AREF)와 상기 뱅크 액티브 신호(BA)를 입력으로 하는 낸드 게이트(ND41)를 포함한다. 이때, 상기 오토 리프레쉬 신호(AREF)의 인에이블 구간에는 반도체 메모리 장치가 오토 리프레쉬 동작을 실제로 수행하는 시간 즉, 뱅크가 활성화되어 있는 시간(tRAS)과 활성화된 뱅크가 프리차지되는 시간(tRP)이 포함된다. 상기 뱅크 액티브 신호(BA)의 인에이블 구간은 뱅크가 활성화되어 있는 시간(tRAS)과 동일하다.
도 5는 도 3의 클럭 동기 수단의 상세 회로도이다.
클럭 동기 수단(300)은 제어 신호(ctrl)가 하이로 디스에이블되면 클럭(CLK)에 응답하여 지연 신호(Signal_d)를 내부 신호(Signal_I)로서 출력하고 그 레벨을 유지한다.
또한 상기 클럭 동기 수단(300)은 제어 신호(ctrl)가 로우로 인에이블되면 상기 클럭(CLK) 및 상기 외부 신호(Signal_E)와는 무관하게 상기 내부 신호(Signal_I) 레벨을 유지한다.
상기 클럭 동기 수단(300)이 상기 클럭(CLK)에 응답하는 동작을 자세히 설명한다.
상기 제어 신호(ctrl)가 하이인 경우 상기 클럭 동기 수단(300)은 상기 클럭(CLK)이 하이로 천이하는 타이밍에 상기 지연 신호(Signal_d)를 상기 내부 신호(Signal_I)로서 출력하고 상기 클럭(CLK)이 로우로 천이하는 타이밍에 상기 내부 신호(Signal_I)의 레벨을 유지한다. 따라서 상기 클럭 동기 수단(300)은 상기 제어 신호(ctrl)가 하이로 디스에이블되면 상기 클럭(CLK)이 천이하는 타이밍에 맞추어 동작하고 상기 제어 신호(ctrl)가 로우로 인에이블되면 상기 클럭(CLK)이 로우로 천이하는 타이밍에 하는 동작 즉, 상기 외부 신호와는 상관없이 상기 내부 신호(Signal_I)의 레벨을 유지하는 동작을 한다.
상기 클럭 동기 수단(300)은 상기 클럭(CLK)과 상기 제어 신호(ctrl)를 입력으로 하는 제어부(31), 상기 제어부(31)의 출력 신호에 응답하여 상기 지연 신호(Signal_d)를 상기 클럭(CLK)에 동기시켜 상기 내부 신호(Signal_I)로서 출력하거나 상기 내부 신호(Signal_I)를 유지케 하는 동기부(32)를 포함한다.
상기 동기부(32)는 상기 제어부(31)의 출력 신호에 따라 상기 지연 신호(Signal_d)를 반전시켜 출력하기 위한 스위칭부(32-1), 및 상기 스위칭부(32-1)의 출력 신호를 반전시켜 상기 내부 신호(Signal_I)로서 출력하고 상기 제어부(31)의 출력 신호에 따라 상기 내부 신호(Signal_I)의 레벨을 유지하는 래치부(32-2)를 포함한다. 이때, 상기 클럭 동기 수단(300)은 상기 제어부(31)의 출력 신호를 반전시키는 제 1 인버터(IV11)를 더 포함한다.
상기 제어부(31)는 상기 클럭(CLK)과 상기 제어 신호(ctrl)를 입력으로 하는 낸드 게이트(ND21)를 포함한다.
상기 스위칭부(32-1)는 상기 제어부(31)와 상기 제 1 인버터(IV11)의 출력 신호에 응답하여 턴온과 턴오프가 결정된다. 또한 상기 스위칭부(32-1)가 턴온되었을 경우에는 상기 지연 신호(Signal_d)를 반전시켜 출력한다.
상기 스위칭부(32-1)는 제 1 제어단에 상기 제어부(31)의 출력 신호를 입력받고 제 2 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력받으며 입력단에 상기 지연 신호(Signal_d)를 입력받는 제 1 제어 인버터(IVC11)를 포함한다.
상기 래치부(32-2)는 상기 스위칭부(32-1)의 출력 신호를 반전시켜 상기 내부 신호(Signal_I)로서 출력하는 동작을 수행하고, 상기 제어부(31)와 상기 제 1 인버터(IV11)의 출력 신호에 응답하여 상기 내부 신호(Signal_I)를 유지하는 동작을 수행한다.
상기 래치부(32-2)는 상기 스위칭부(32-1)의 출력 신호를 반전 시켜 상기 내부 신호(Signla_I)로서 출력하는 제 2 인버터(IV12), 및 제 1 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력받고 제 2 제어단에 상기 제어부(31)의 출력 신호를 입력받으며 입력단에 상기 제 2 인버터(IV12)의 출력 신호를 입력받고 출력단이 상기 제 2 인버터(IV12)의 입력단에 연결된 제 2 제어 인버터(IVC12)를 포함한다.
도 6은 본 발명에 따른 클럭 동기 회로의 타이밍도이다. 이때, 편의상 외부 신호(Signal_E)가 증폭되고 지연된 신호(Signal_p, Signal_d)도 외부 신호(Signal_E)라 한다. 이유는 클럭(CLK)과 동기된 신호가 아니기 때문이다.
반도체 메모리 장치가 오토 리프레쉬 동작을 수행하면 오토 리프레쉬 신호(AREF)가 하이로 인에이블되고 동시에 뱅크 액티브 신호(BA)도 하이로 인에이블된다. 모두 하이 레벨인 상기 오토 리프레쉬 신호(AREF)와 상기 뱅크 액티브 신호(BA)가 제어 신호 생성 수단(400)에 입력되어 로우 레벨인 제어 신호(ctrl)가 출력된다.
로우 레벨인 상기 제어 신호(ctrl)가 클럭 동기 수단(300)에 입력되면 제어부(31)는 하이 레벨의 신호를 출력한다. 따라서 상기 클럭 동기 수단(300)의 래치부(32-2)가 턴온되어 내부 신호(Signal_I)의 레벨을 유지시킨다. 이때, 스위칭부(32-1)는 턴오프되어 상기 외부 신호(Signal_E)를 입력 받지 않는다.
상기 오토 리프레쉬 신호(AREF)가 하이로 유지되는 동안 상기 뱅크 액티브 신호(BA)가 로우로 천이하면 상기 제어 신호 생성 수단(400)은 하이 레벨의 상기 제어 신호(ctrl)를 출력한다.
하이 레벨인 상기 제어 신호(ctrl)가 상기 클럭 동기 수단(300)에 입력되면 상기 제어부(31)는 클럭(CLK)을 반전시켜 출력한다. 따라서 상기 스위칭부(32-1)와 상기 래치부(32-2)는 상기 제어부(31)의 출력 신호에 응답하여 동작한다. 상기 스위칭부(32-1)는 상기 제어부(31)의 출력 신호 레벨이 로우일 때, 상기 외부 신호(Signal_E)를 반전시켜 출력한다. 상기 래치부(32-2)의 제 2 인버터(IV12)가 상기 스위칭부(32-1)의 출력 신호를 반전시켜 상기 내부 신호(Signal_I)로서 출력한다. 한편, 상기 래치부(32-2)는 상기 제어부(31)의 출력 신호 레벨이 하이 레벨일 때, 상기 내부 신호(Signal_I)의 레벨을 유지한다.
상기 제어 신호 생성 수단(400)은 상기 오토 리프레쉬 신호(AREF)와 상기 뱅크 액티브 신호(BA)를 입력으로 하여 상기 제어 신호(ctrl)를 생성하는 낸드 게이트(ND41)이다. 따라서 상기 오토 리프레쉬 신호(AREF)와 상기 뱅크 액티브 신호(BA)가 모두 인에이블되어야만 로우 레벨인 상기 제어 신호(ctrl)가 출력된다. 따라서 반도체 메모리 장치가 오토 리프레쉬 동작을 수행할 경우 뱅크가 활성화 되어 있는 동안만 로우로 인에이블된 상기 제어 신호(ctrl)를 생성한다. 결국, 로우 레벨인 상기 제어 신호(ctrl)를 입력 받는 상기 제어부(31)는 상기 클럭(CLK)과는 무관하게 하이 레벨의 신호만을 출력한다. 결국, 상기 제 1 인버터(IV11)는 하이 레벨의 신호를 입력받아 로우 레벨만을 출력하고, 상기 래치부(32-2) 또한 일정한 레벨의 상기 내부 신호(Signal_I)를 유지한다. 상기 제어부(31)와 상기 제 1 인버터(IV11)의 출력 신호를 입력받는 상기 제 1 제어 인버터(IVC11)는 턴오프된다.
따라서 본 발명에 따른 클럭 동기 회로는 오토 리프레쉬 동작시 뱅크가 활성화되어 있는 시간동안 상기 클럭 동기 회로를 구성하는 인버터(IV11, IV12) 및 제어 인버터(IVC11, IVC12)의 온 오프(on off)로인한 전력 소모를 제거하고 오토 리프레쉬 동작이 끝나면 클럭(CLK)에 동기하여 온 오프동작을 할 수 있도록 구현하였다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 오토 리프레쉬 동작시 클럭에 응답하여 턴온과 턴오프를 반복하는 소자들을 제어하여 반도체 메모리 장치의 전력 소모를 줄이는 효과가 있다.

Claims (14)

  1. 제어 신호에 응답하여 클럭을 제어하는 제어부, 및 상기 제어부의 출력 신호에 따라 외부 신호를 상기 클럭에 동기시켜 내부 신호로서 출력하거나 그 레벨을 유지하는 동기부를 구비하는 클럭 동기 수단; 및
    오토 리프레쉬 동작시 인에이블되는 상기 제어 신호를 생성하는 제어 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제어부는
    상기 제어 신호에 따라 반전된 상기 클럭을 상기 제어부의 출력 신호로서 출력하거나, 일정한 레벨의 신호를 상기 제어부의 출력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  5. 제 4 항에 있어서,
    상기 제어부는
    상기 제어 신호와 상기 클럭을 입력으로 하는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  6. 제 1 항에 있어서,
    상기 동기부는
    상기 제어 신호가 디스에이블되면 상기 외부 신호를 상기 클럭에 동기시켜 상기 내부 신호로서 출력함을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  7. 제 1 항에 있어서,
    상기 동기부는
    상기 제어 신호가 인에이블되면 상기 외부 신호와는 상관없이 상기 내부 신호를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  8. 제 1 항에 있어서,
    상기 동기부는
    상기 제어 신호에 응답하여 턴온과 턴오프가 결정되고 상기 외부 신호를 입력으로 하는 스위칭부, 및
    상기 제어 신호에 따라 상기 내부 신호를 유지시키는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  9. 제 8 항에 있어서,
    상기 스위칭부는
    상기 제어부의 출력 신호에 응답하여 상기 외부 신호를 반전시켜 출력하는 제 1 제어 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  10. 제 8 항에 있어서,
    상기 래치부는
    상기 스위칭부의 출력 신호를 반전시켜 상기 내부 신호로서 출력하고 상기 제어부의 출력 신호에 응답하여 상기 내부 신호를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  11. 제 10 항에 있어서,
    상기 래치부는
    상기 스위칭부의 출력 신호를 반전시키는 인버터, 및
    상기 제어부의 출력 신호에 응답하여 턴온과 턴오프가 결정되며, 출력단이 상기 인버터의 출력단에 연결되고 입력단이 상기 인버터의 출력단에 연결된 제 2 제어 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  12. 제 9 항 또는 제 11 항에 있어서,
    상기 제 1 제어 인버터와 상기 제 2 제어 인버터는
    턴온과 턴오프되는 시점이 서로 다른 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  13. 제 1 항에 있어서,
    상기 제어 신호 생성 수단은
    오토 리프레쉬 신호와 뱅크 액티브 신호에 응답하여 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
  14. 제 13 항에 있어서,
    상기 제어 신호 생성 수단은
    낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 클럭 동기 회로.
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