KR20050100262A - 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ - Google Patents
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Abstract
본 발명은 동기 또는 비동기 모드에서 모드 레지스터를 세팅할 수 있는 모드 레지스터 세트(mode register set; 이하 MRS)를 포함하는 PSRAM에 관한 것으로, 동작 모드를 설정하는 MRS와, MRS의 동작을 제어하는 모드 레지스터 제어수단과, 외부제어신호를 버퍼링하는 다수의 제어신호 버퍼와, 어드레스 신호를 버퍼링하는 어드레스 버퍼와, 클럭 신호를 버퍼링하는 클럭 버퍼와, 클럭 버퍼로부터 출력된 내부 클럭을 감지하여 모드 레지스터 제어수단을 제어하는 비동기 제어신호를 발생하는 동기 및 비동기 감지수단을 포함하는데, 모든 버퍼는 비동기 모드일 경우 칩 선택 신호에 의해 제어되고, 동기 모드일 경우 상기 칩 선택 신호와 상관없이 클럭 버퍼로부터 출력된 내부 클럭에 동기하여 동작하는 것을 특징으로 한다.
Description
본 발명은 의사 SRAM(pseudo SRAM)에 관한 것으로, 보다 상세하게는 동기 또는 비동기 모드에서 모드 레지스터를 세팅할 수 있는 모드 레지스터 세트(mode register set; 이하 MRS)를 포함하는 PSRAM에 관한 것이다.
일반적으로 다이나믹 랜덤 액세스 메모리 DRAM은 캐패시터에 전하의 형태로 정보를 기억하고, 이 캐패시터의 축적 전하를 액세스 트랜지스터를 거쳐서 대응하는 비트 라인에 판독한 후, 감지 증폭기에 의해 증폭하여 데이터를 판독한다.
이러한 DRAM에 있어서는 메모리 셀은 1개의 트랜지스터와 1개의 캐패시터로 구성되기 때문에, 그의 점유 면적이 작아 큰 기억 용량의 메모리를 적은 면적으로 실현할 수 있다.
한편, 최근의 메모리 장치의 고속 동작, 소비 전류의 저감 및 처리 시스템의 소형화 등의 목적을 위해서, 메모리 장치의 소자의 미세화가 실행된다. 이 소자의 미세화에 따라 메모리 셀 캐패시터의 면적도 작아지고, 따라서 메모리 셀 캐패시터의 용량 값이 작아진다. 메모리 셀 캐패시터의 용량 값이 작아지면, 캐패시터에 대해서 동일 전압 레벨의 데이터를 기입하더라도 유지 전하량이 저감된다.
이러한 유지전하량의 저감을 보상하기 위해서, 주기적으로 리프레쉬 동작이 실행된다. 이 리프레쉬 동작에 있어서 메모리 셀 캐패시터에 저장된 데이터를 비트 라인에 판독한 후 감지 증폭기에 의해 증폭하고, 이 증폭 데이터를 본래의 메모리 셀 캐패시터에 재기입한다.
따라서, 미세화된 소자에 있어서 데이터 유지 특성이 열화한 경우, 이러한 데이터 유지 특성의 열화를 보상하기 위해서는 리프레쉬 주기를 짧게 할 필요가 있다. 그러나, 리프레쉬 주기를 짧게 한 경우, 리프레쉬 동작 동안에 외부의 처리 장치는 이 DRAM으로 액세스할 수 없어 처리 시스템의 성능이 저하한다.
또한, 리프레쉬 간격이 짧아진 경우, 리프레쉬 동작을 위한 소비 전류가 증가된다. 특히, 배터리 구동형 휴대 기기 등의 데이터 유지 모드에 있어서 요구되는 낮은 대기(standby) 전류 조건을 만족시킬 수 없고, 이러한 저소비 전류가 요구되는 배터리 구동형의 휴대 기기 등의 용도로 적용할 수 없게 된다.
이러한 DRAM의 리프레쉬의 문제를 해소하는 방법의 하나로서 DRAM을 SRAM(Static Random Access Memory)과 같이 동작시키는 의사(pseudo) SRAM(이하 PSRAM)이 알려져 있다.
PSRAM에 있어서는 메모리 액세스 사이클 중 1사이클 내에서 통상의 데이터의 리드 및 라이트를 실행하는 사이클과 리프레쉬를 실행하는 리프레쉬 사이클이 연속해서 실행된다. 1개의 액세스 사이클 시에 리프레쉬가 실행되기 때문에, 외부 액세스에 대해서 리프레쉬를 숨길 수 있어 DRAM을 외관상 SRAM으로서 동작시킬 수 있다.
도 1은 종래 기술에 따른 PSRAM의 주요 부분을 나타낸 블록도이다.
PSRAM은 MRS(mode register set)(2), 모드 레지스터 제어부(4), CRE 버퍼(6), /CS1 버퍼(8), /WE 버퍼(10) 및 어드레스 버퍼(12)를 포함한다.
모드 레지스터 제어부(4)는 CRE 버퍼(6)로부터 출력된 CRE, /CS1 버퍼(8)로부터 출력된 칩 선택 신호 CSB 및 /WE 버퍼(10)로부터 출력된 라이트 활성화 신호 WEB를 이용하여 어드레스 버퍼 제어신호 REGADDIN, MRS 라이트신호 REGWR 및 MRS 업데이트(update)신호 REGUP를 출력한다.
어드레스 버퍼(12)는 모드 레지스터 제어부(4)로부터 출력된 어드레스 버퍼 제어신호 REGADDIN에 따라 입력된 어드레스를 어드레스 스트로브 래치(address strobe latch) 없이 직접 출력한다.
도 2는 도 1에 도시된 MRS(2)를 나타낸 상세 회로도이다.
MRS(2)는 직렬 연결된 두 개의 레지스터(14, 16)로 구성되고, MRS 라이트신호 REGWR 및 인버터 IV1에 의해 반전된 신호에 의해 제어되어 어드레스 버퍼(12)로부터 출력된 어드레스 ADDREG를 제 1 레지스터(14)로 선택적으로 전송하는 전송 게이트 TG1 및 MRS 업데이트신호 REGUP 및 인버터 IV2에 의해 반전된 신호에 의해 제어되어 제 1 레지스터(14)로부터 출력된 어드레스를 제 2 레지스터(16)로 선택적으로 전송하는 전송 게이트 TG2를 포함한다. 여기서, 레지스터(14, 16)는 각각 두 개의 인버터 IV3, IV4 및 IV5, IV6을 포함하는 반전 래치 형태를 갖는다.
도 3은 도 1에 도시된 모드 레지스터 제어부(4)를 나타낸 상세 회로도이다.
모드 레지스터 제어부(4)는 인버터 IV7, IV8 및 IV9, 낸드게이트 ND1, 노아 게이트 NR1 및 두 개의 하이 펄스 발생기(18, 20)를 포함한다.
어드레스 버퍼 제어신호 REGADDIN는 칩 선택 신호 CSB가 로우 레벨로 활성화되고, 라이트 활성화 신호 WEB가 로우 레벨로 활성화된 상태에서 CRE 신호가 하이 레벨로 활성화되면 하이 레벨로 활성화된다. 즉, 낸드게이트 ND1은 칩 선택 신호 CSB 및 라이트 활성화 신호 WEB가 모두 로우 레벨일 때 로우 레벨을 갖는 신호를 출력하고, 노아 게이트 NR1은 CRE가 하이 레벨일 때 로우 레벨을 갖는 낸드게이트 ND1로부터 출력된 신호에 의해 하이 레벨의 어드레스 버퍼 제어신호 REGADDIN를 출력한다.
MRS 라이트 신호 REGWR는 CRE 신호를 이용하여 하이 펄스 발생기(18)로부터 생성된다. 즉, 어드레스 버퍼 제어신호 REGADDIN가 하이 레벨로 활성화된 후 제 1 하이 펄스 발생기(18)의 지연시간동안 지연되어 하이 펄스를 갖는 MRS 라이트 신호 REGWR가 생성되어 제 1 레지스터(14)에 어드레스 버퍼(12)로부터 출력된 어드레스 REGADD<0:x>를 라이트 한다.
MRS 업데이트 신호 REGUP는 어드레스 버퍼 제어신호 REGADDIN를 이용하여 하이 펄스 발생기(20)로부터 생성된다. 즉, CRE 신호가 로우 레벨로 비활성화될 때 제 2 하이 펄스 발생기(20)는 하이 펄스를 갖는 MRS 업데이트 신호 REGUP를 생성하여 제 1 레지스터(14)에 저장된 어드레스를 제 2 레지스터(16)로 업데이트한다.
현재 제품시장에서 요구하는 사양을 만족하기 위해서는 다품종 소량 생산으로써 생산성을 고려할 경우 동기, 비동기, 동기 및 비동기 범용 등 여러 모드를 동시에 지원할 수 있어야 한다. 그러나, 종래 기술에 따른 PSRAM은 비동기에서 동작하기 때문에 동기 또는 동기 및 비동기 범용 등의 모드에서는 사용될 수 없는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 동기 및 비동기 감지 회로를 사용하여 동기 및 비동기 범용 모드에서 모드 레지스터 세팅이 가능하여 생산성을 향상시키는 것이다.
상기 문제점을 해결하기 위한 본 발명의 다른 목적은 동기 및 비동기 범용이면서 단일 칩에 구현하여 레이아웃 면적을 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 동기 및 비동기 병용 모드 레지스터 세트를 포함하는 PSRAM는 동작 모드를 설정하는 MRS; 상기 MRS의 동작을 제어하는 모드 레지스터 제어수단; 외부제어신호를 버퍼링하는 다수의 제어신호 버퍼; 어드레스 신호를 버퍼링하는 어드레스 버퍼; 클럭 신호를 버퍼링하는 클럭 버퍼; 및 상기 클럭 버퍼로부터 출력된 내부 클럭을 감지하여 상기 모드 레지스터 제어수단을 제어하는 비동기 제어신호를 발생하는 동기 및 비동기 감지수단을 포함하는데, 상기 모든 버퍼는 비동기 모드일 경우 칩 선택 신호에 의해 제어되고, 동기 모드일 경우 상기 칩 선택 신호와 상관없이 상기 클럭 버퍼로부터 출력된 내부 클럭에 동기하여 동작하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 PSRAM의 주요 부분을 나타낸 블록도이다. 여기서 동일한 구성요소에는 동일한 도면 부호를 사용하여 설명한다.
PSRAM은 MRS(22), 모드 레지스터 제어부(24), CRE 버퍼(26), /CS1 버퍼(28), /WE 버퍼(30), 어드레스 버퍼(32), CLK 버퍼(34), /ADV 버퍼(36) 및 동기 및 비동기 감지부(38)를 포함한다. 여기서, 모든 버퍼는 비동기 모드일 경우 /CS1 버퍼(28)로부터 출력된 신호 CSB에 의해 제어되고, 동기 모드일 경우 CSB과 상관없이 CLK 버퍼(34)로부터 출력된 내부 클럭 CLKIN에 동기하여 동작한다.
상기한 바와 같이 구성된 PSRAM은 MRS(22)로부터 출력된 레지스터 출력 값인 비동기 세트 신호 MRSASYNC에 따라 비동기 또는 동기로 동작한다. 즉 비동기 세트 신호 MRSASYNC가 로우 레벨이면 비동기로 동작하고, 하이 레벨이면 클럭 CLK에 동기하여 동작한다.
또한, PSRAM이 동기 및 비동기 혼용일 경우 비동기 세트 신호 MRSASYNC가 로우 레벨인 동기 상태에서 라이트 동작은 비동기, 리드 동작은 클럭 CLK에 동기되어 동작한다.
동기 및 비동기 감지부(38)는 클럭 CLK에 대한 칩 선택신호의 셋업 시간의 최대 값 tCSmax(예를 들어 20ns) 이전에 클럭 CLK가 입력되면 모드 레지스터 세팅이 동기로 동작하고, 입력되지 않으면 비동기 세트 신호 MRSASYNC가 로우 레벨로 설정되어 동기 모드일지라도 비동기로 동작한다.
또한, 동기 및 비동기 감지부(38)는 클럭 버퍼(22)로부터 출력된 펄스 클럭 CLKP4Z, 칩 선택 신호 버퍼(28) 및 비동기 세트 신호 MRSASYNC를 이용하여 비동기 제어신호 ASYNC를 출력하는데, 비동기 제어신호 ASYNC는 비동기 세트 신호 MRSASYNC가 하이 레벨이면 항상 하이 레벨로 설정되고, 로우 레벨이면 클럭 CLK가 클럭 CLK에 대한 칩 선택신호의 셋업 시간의 최대 값 tCSmax 이전에 입력되면 로우 레벨로 설정되고, 입력되지 않으면 하이 레벨로 설정된다.
도 5는 도 4에 도시된 /ADV 버퍼(36)를 나타낸 상세 회로도이다.
/ADV 버퍼(36)는 유효 어드레스 검출신호 /ADV 및 비동기 세트 신호 MRSASYNC를 부정 논리 합하는 노아 게이트 NR11과, 노아 게이트 NR11로부터 출력된 신호를 반전하는 인버터 IV12와, 인버터 IV12로부터 출력된 신호를 클럭 버퍼(34)로부터 출력된 내부 클럭 CLKIN 및 인버터 IV13에 의해 반전된 신호에 의해 제어되어 선택적으로 전송하는 전송 게이트 TG11과, 전송 게이트 TG11을 통해 전송된 신호를 래치하는 래치부(40)와, 클럭 버퍼(34)로부터 출력된 펄스 클럭 CLKP4Z 및 래치부(40)에 래치된 신호를 부정 논리 곱하는 낸드 게이트 ND11과, 낸드게이트 ND11로부터 출력된 신호를 반전하여 펄스 유효 어드레스 검출신호 ADVPZ를 발생하는 인버터 IV16을 포함한다. 여기서, 래치부(40)는 반전 래치 형태이며, 서로의 출력단자가 입력단자에 접속된 인버터 IV14, IV15를 포함한다.
또한, /ADV 버퍼(36)는 노아 게이트 NR11로부터 출력된 신호를 반전하여 버퍼링 유효 어드레스 검출신호 ADVB2를 출력하는 인버터 IV11과, 래치부(40)의 입력단자를 파워 업 신호 PWRUP에 따라 하이 레벨로 풀업 하는 리셋 PMOS 트랜지스터 PT11을 포함한다.
도 6은 도 4에 도시된 동기 및 비동기 감지부(38)를 나타낸 상세 블록도이다.
동기 및 비동기 감지부(38)는 칩 선택 신호 감지부(42), 비동기 검출부(44), 동기 검출부(46) 및 비동기 제어신호 발생부(48)를 포함한다.
칩 선택 신호 감지부(42)는 클럭 CLK에 대한 칩 선택 신호 /CS1의 최대 셋업 시간 값 tCSmax을 감지한 펄스 신호 MIXDETPZ를 출력한다.
비동기 검출부(44)는 칩 선택 신호 감지부(42)로부터 출력된 펄스 신호 MIXDETPZ를 이용하여 비동기 설정을 감지한 비동기 검출 신호 MIXDET를 출력한다.
동기 검출부(46)는 클럭 버퍼(34)로부터 출력된 펄스 클럭 CLKP4Z를 이용하여 동기 설정을 감지한 동기 검출 신호 NOMIXB를 출력한다.
비동기 제어신호 발생부(48)는 비동기 검출신호 MIXDET 및 동기 검출 신호 NOMIXB를 이용하여 비동기 세트 신호 MRSASYNC에 따라 비동기 제어신호 ASYNC를 발생한다.
도 7은 도 6에 도시된 칩 선택 신호 감지부(42)를 나타낸 상세 블록도이다.
칩 선택 신호 감지부(42)는 칩 선택 신호 버퍼(28)로부터 출력된 신호 CSB를 소정 시간 지연하는 지연기(50) 및 지연기(50)로부터 출력된 신호를 이용하여 하이 펄스 신호 MIXDETPZ를 발생하는 하이 펄스 발생기(52)를 포함한다. 여기서, 지연기(50)의 지연 시간은 클럭 CLK에 대한 칩 선택 신호 /CS1의 최대 셋업 시간 값 tCSmax에 해당하는 시간이다.
따라서, 칩 선택 신호 CSB가 소정 시간 tCSmax 동안 클럭 CLK가 입력되지 않는 경우 하이 펄스 신호 MIXDETPZ를 발생한다.
도 8은 도 6에 도시된 비동기 검출부(44)를 나타낸 상세 회로도이다.
비동기 검출부(44)는 칩 선택 신호 CSB가 인버터 IV17에 의해 반전된 신호에 따라 노드 N1을 풀업 하는 PMOS 트랜지스터 PT12와, 칩 선택 신호 감지부(42)로부터 출력된 신호 MIXDETPZ 및 인버터 IV17로부터 출력된 신호에 따라 노드 N1을 풀다운 하는 NMOS 트랜지스터 NT11, NT12와, 노드 N1의 전위를 래치하는 래치부(54)와, 래치부(54)로부터 출력된 신호를 반전하여 비동기 검출 신호 MIXDET를 출력하는 인버터 IV18과, 파워 업 신호 PWRUP에 따라 노드 N1의 전위를 하이 레벨로 초기화하는 PMOS 트랜지스터 PT13을 포함한다. 여기서, 래치부(54)는 반전 래치 형태이며, 서로의 출력단자가 입력단자에 접속된 인버터 IV19, IV20을 포함한다.
도 9는 도 6에 도시된 동기 감지부(46)를 나타낸 상세 회로도이다.
동기 감지부(46)는 칩 선택 신호 CSB가 인버터 IV21에 의해 반전된 신호에 따라 노드 N2를 풀업 하는 PMOS 트랜지스터 PT14와, 클럭 버퍼(34)로부터 출력된 펄스 클럭 CLKP4Z 및 인버터 IV21로부터 출력된 신호에 따라 노드 N2를 풀다운 하는 NMOS 트랜지스터 NT13, NT14와, 노드 N2의 전위를 래치하는 래치부(56)와, 래치부(56)로부터 출력된 신호를 반전하여 동기 검출 신호 NOMIXB를 출력하는 인버터 IV22와, 파워 업 신호 PWRUP에 따라 노드 N2의 전위를 하이 레벨로 초기화하는 PMOS 트랜지스터 PT15를 포함한다. 여기서, 래치부(56)는 반전 래치 형태이며, 서로의 출력단자가 입력단자에 접속된 인버터 IV23, IV24를 포함한다.
도 10은 도 6에 도시된 비동기 제어신호 발생부(48)를 나타낸 상세 회로도이다.
비동기 제어신호 발생부(48)는 칩 선택 신호 CSB가 인버터 IV25에 의해 반전된 신호에 따라 노드 N3을 풀업 하는 PMOS 트랜지스터 PT16과, 동기 검출 신호 NOMIXB가 인버터 IV25에 의해 반전된 신호 및 비동기 검출 신호 MIXDET를 부정 논리 합하는 노아 게이트 NR12와, 노아 게이트 NR12로부터 출력된 신호 및 인버터 IV25로부터 출력된 신호에 따라 노드 N3을 풀다운 하는 NMOS 트랜지스터 NT15, NT16과, 노드 N3의 전위를 래치하는 래치부(58)와, 래치부(58)로부터 출력된 신호를 반전하는 인버터 IV27과, 비동기 세트 신호 MRSASYNC 및 인버터 IV28에 의해 반전된 신호에 의해 제어되어 인버터 IV27로부터 출력된 신호를 선택적으로 전송하는 전송 게이트 TG12와, 전송 게이트 TG12를 통해 전송된 신호를 반전하여 비동기 제어신호 ASYNC를 출력하는 인버터 IV29와, 파워 업 신호 PWRUP에 따라 노드 N3의 전위를 하이 레벨로 초기화하는 PMOS 트랜지스터 PT17과, 비동기 세트 신호 MRSASYNC에 따라 노드 N4의 전위를 로우 레벨로 초기화하는 NMOS 트랜지스터 NT17을 포함한다. 여기서, 래치부(58)는 반전 래치 형태이며, 서로의 출력단자가 입력단자에 접속된 인버터 IV30, IV31을 포함한다.
도 11은 도 4에 도시된 모드 레지스터 제어부(24)를 나타낸 상세 회로도이다.
모드 레지스터 제어부(24)는 모드 레지스터 세트 라이트신호 발생부(60) 및 모드 레지스터 세트 업데이트 신호 발생부(62)를 포함한다.
모드 레지스터 세트 라이트신호 발생부(60)는 칩 선택 신호 CSB가 인버터 IV32에 의해 반전된 신호에 따라 노드 N5를 풀업 하는 PMOS 트랜지스터 PT18과, 유효 어드레스 검출신호 버퍼(36)로부터 출력된 펄스 신호 ADVPZ, CRE 버퍼(26)로부터 출력된 신호 CRE 및 라이트 활성화 신호 WEB가 인버터 IV33에 의해 반전된 신호에 따라 노드 N5를 칩 선택 신호 CSB를 인가하는 직렬 연결된 NMOS 트랜지스터 NT18, NT19, 및 NT20과, 비동기 제어신호 ASYNC에 따라 노드 N5를 노드 N6에 연결하는 NMOS 트랜지스터 NT21과, 노드 N5의 전위를 래치하는 래치부(64)와, 래치부(64)로부터 출력된 신호를 소정시간 지연하는 지연부(66)와, 지연부(66)로부터 출력된 신호 MRSSET를 이용하여 하이 펄스를 갖는 모드 레지스터 세트 라이트 신호 REGWR를 출력하는 하이 펄스 발생기(68)를 포함한다. 여기서, 래치부(64)는 반전 래치 형태이며, 서로의 출력단자가 입력단자에 접속된 인버터 IV34, IV35를 포함한다.
모드 레지스터 세트 업데이트 신호 발생부(62)는 칩 선택 신호 CSB 및 지연기(74)로부터 출력된 신호를 부정 논리 곱하는 낸드게이트 ND12와, 낸드게이트 ND12로부터 출력된 신호에 따라 노드 N7을 풀업 하는 PMOS 트랜지스터 PT20과, 라이트 활성화 신호 WEB를 이용하여 하이 펄스를 발생하는 하이 펄스 발생기(70)와, 비동기 제어신호 ASYNC, 하이 펄스 발생기(70)로부터 출력된 신호 및 모드 레지스터 세트 라이트신호 발생부(60)의 지연기(66)로부터 출력된 신호 MRSSET에 따라 노드 N7을 접지에 접속하는 직렬 연결된 NMOS 트랜지스터 NT22, NT23 및 NT24와, 비동기 제어신호 ASYNC가 인버터 IV36에 의해 반전된 신호 및 모드 레지스터 세트 라이트 신호 REGWR에 따라 노드 N7을 접지에 접속하는 직렬 연결된 NMOS 트랜지스터 NT25, NT26과, 노드 N7의 전위를 래치하는 래치부(72)와, 래치부(72)로부터 출력된 신호를 소정시간 지연하는 지연부(74)와, 지연부(74)로부터 출력된 신호 REGUPD 및 칩 선택 신호 CSB를 부정 논리 곱하는 낸드게이트 ND13과, 낸드게이트 ND13으로부터 출력된 신호를 반전하는 인버터 IV37과, 인버터 IV37로부터 출력된 신호를 이용하여 하이 펄스를 갖는 모드 레지스터 세트 업데이트 신호 REGUP를 출력하는 하이 펄스 발생기(76)를 포함한다. 여기서, 래치부(72)는 반전 래치 형태이며, 서로의 출력단자가 입력단자에 접속된 인버터 IV38, IV39를 포함한다.
도 12는 도 4에 도시된 PSRAM의 동작을 나타낸 타이밍도이다.
먼저, 비동기 모드 T1에서 모드 레지스터를 세팅하는 경우를 설명하면 다음과 같다.
비동기 모드 T1에서는 비동기 세트 신호 MRSASYNC가 하이 레벨이기 때문에 비동기 제어신호 ASYNC는 항상 하이 레벨이 된다.
이때 CRE 신호가 하이 레벨로 인에이블 되고, 칩 선택 신호 CSB와 라이트 활성화 신호 WEB가 로우 레벨로 활성화되면 모드 레지스터 세트 라이트신호 발생부(60)의 지연기(66)로부터 출력된 신호 MRSSET가 하이 레벨이 된다.
따라서, 하이 펄스를 갖는 모드 레지스터 세트 라이트신호 REGWR가 발생하고, 모드 레지스터 세트(22)의 제 1 레지스터(14)에 어드레스 버퍼(32)로부터 출력된 어드레스 REGADD가 라이트 된다.
또한, CSB와 WEB가 하이 레벨이 되면 모드 레지스터 세트 업데이트 신호 REGUP가 발생하여 모드 레지스터 세트(22)의 제 1 레지스터(14)에 저장된 어드레스가 제 2 레지스터(16)에 업데이트된다.
동기 모드 T2에서는 비동기 세트 신호 MRSASYNC가 로우 레벨이고 CSB가 하이 레벨이기 때문에 비동기 제어신호 ASYNC가 로우 레벨이 된다.
CSB 및 WEB가 클럭 CLK에 동기하여 발생하고, /ADV 버퍼(36)는 펄스 클럭 CLKP4Z에 동기된 하이 펄스를 갖는 스트로브 신호 ADVPZ를 발생하여 모드 레지스터 세트 라이트 신호 REGWR가 하이 레벨이 된다.
모드 레지스터 세트 라이트 신호 REGWR가 하이 레벨이 되면, 지연기(74)에 의해 지연된 신호 REGUPD가 하이 레벨이 되고, CSB가 하이 레벨이 되면 하이 펄스를 갖는 모드 레지스터 세트 업데이트 신호 REGUP가 발생하여 레지스터 값을 최종적으로 업데이트한다.
한편, 동기 및 비동기 혼용 모드 T3에서는 /CS1이 로우 레벨로 활성화된 후에 클럭 CLK이 입력되지 않으면 펄스 클럭 CLKP4Z가 발생하지 않기 때문에 동기 검출 신호 NOMIXB는 하이 레벨을 유지한다.
/CS1이 로우 레벨로 활성화되고 소정시간(20ns) 지연된 후 하이 펄스를 갖는 칩 선택 신호 셋업 시간 감지 신호 MIXDETPZ가 발생하여 비동기 검출 신호 MIXDET는 로우 레벨이 된다.
이때 동기 검출 신호 NOMIXB가 하이 레벨이기 때문에 비동기 제어신호 ASYNC는 하이 레벨이 되고, 모드 레지스터 제어부(24)의 지연기(66)로부터 출력된 신호 MRSSET는 하이 레벨이 되어 하이 펄스를 갖는 모드 레지스터 세트 라이트신호 REGWR가 발생하여 모드 레지스터 세트(22)의 제 1 레지스터(14)에 어드레스 REGADD를 라이트하고, WEB 및 CSB가 하이 레벨이 되면 하이 펄스를 갖는 모드 레지스터 세트 업데이트 신호 REGUP가 발생하여 제 1 레지스터(14)에 저장된 어드레스가 제 2 레지스터(16)에 최종적으로 업데이트된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 PSRAM은 동기 및 비동기 감지 회로를 사용하여 동기 및 비동기 범용 모드에서 모드 레지스터 세팅이 가능하여 생산성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 동기 및 비동기 범용이면서 단일 칩에 구현 가능하여 레이아웃 면적을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 PSRAM의 주요 부분을 나타낸 블록도.
도 2는 도 1에 도시된 MRS를 나타낸 상세 회로도.
도 3은 도 1에 도시된 모드 레지스터 제어부를 나타낸 상세 회로도.
도 4는 본 발명에 따른 PSRAM의 주요 부분을 나타낸 블록도.
도 5는 도 4에 도시된 /ADV 버퍼를 나타낸 상세 회로도.
도 6은 도 4에 도시된 동기 및 비동기 감지부를 나타낸 상세 블록도.
도 7은 도 6에 도시된 칩 선택 신호 감지부를 나타낸 상세 블록도.
도 8은 도 6에 도시된 비동기 검출부를 나타낸 상세 회로도.
도 9는 도 6에 도시된 동기 감지부를 나타낸 상세 회로도.
도 10은 도 6에 도시된 비동기 제어신호 발생부를 나타낸 상세 회로도.
도 11은 도 4에 도시된 모드 레지스터 제어부를 나타낸 상세 회로도.
도 12는 도 4에 도시된 PSRAM의 동작을 나타낸 타이밍도.
Claims (21)
- 동작 모드를 설정하는 MRS;상기 MRS의 동작을 제어하는 모드 레지스터 제어수단;외부제어신호를 버퍼링하는 다수의 제어신호 버퍼;어드레스 신호를 버퍼링하는 어드레스 버퍼;클럭 신호를 버퍼링하는 클럭 버퍼; 및상기 클럭 버퍼로부터 출력된 내부 클럭을 감지하여 상기 모드 레지스터 제어수단을 제어하는 비동기 제어신호를 발생하는 동기 및 비동기 감지수단을 포함하는데,상기 모든 버퍼는 비동기 모드일 경우 칩 선택 신호에 의해 제어되고, 동기 모드일 경우 상기 칩 선택 신호와 상관없이 상기 클럭 버퍼로부터 출력된 내부 클럭에 동기하여 동작하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 1 항에 있어서, 상기 다수의 제어신호 버퍼는CRE 신호를 버퍼링하는 CRE 버퍼;칩 선택 신호 /CS1를 버퍼링 하는 /CS1 버퍼;라이트 활성화 신호 /WE를 버퍼링하는 /WE 버퍼; 및유효 어드레스 검출 신호 /ADV를 버퍼링하는 /ADV 버퍼를 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 1 항에 있어서, 상기 모드 레지스터 제어수단은상기 MRS에 상기 어드레스 버퍼로부터 출력된 어드레스 신호를 저장하는 MRS 라이트 신호를 발생하는 모드 레지스터 세트 라이트신호 발생부; 및상기 MRS에 저장된 어드레스를 업데이트하는 MRS 업데이트 신호를 발생하는 모드 레지스터 세트 업데이트 신호 발생부를 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 3 항에 있어서,상기 모드 레지스터 세트 라이트 신호 발생부는 상기 /CS1 버퍼, 상기 /ADV 버퍼, 상기 CRE 버퍼, 및 /WE 버퍼로부터 출력된 신호들에 의해 제어되어 상기 비동기 제어신호에 따라 상기 MRS 라이트 신호를 발생하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 4 항에 있어서,상기 모드 레지스터 세트 라이트 신호 발생부는 출력 단자의 전위를 유지하는 래치 수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 4 항 또는 제 5 항에 있어서,상기 모드 레지스터 세트 라이트 신호 발생부는 출력 단자의 전위가 변하는 시점에서 펄스를 발생하는 펄스 발생기를 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 3 항에 있어서,상기 모드 레지스터 세트 업데이트 신호 발생부는 상기 /CS1 버퍼 및 상기 /WE 버퍼로부터 출력된 신호, 상기 비동기 제어신호, 및 상기 모드 레지스터 세트 라이트 신호에 의해 제어되어 상기 MRS 업데이트 신호를 발생하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 7 항에 있어서,상기 모드 레지스터 세트 업데이트 신호 발생부는 출력단자의 전위를 유지하는 래치수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 7 항 또는 제 8 항에 있어서,상기 모드 레지스터 세트 업데이트 신호 발생부는 출력단자의 전위가 변하는 시점에서 펄스를 발생하는 펄스 발생기를 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 8 항에 있어서,상기 모드 레지스터 세트 업데이트 신호 발생부는 상기 /WE 버퍼로부터 출력된 신호의 상태가 변하는 시점에서 펄스를 발생하는 펄스 발생기를 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 1 항에 있어서, 동기 및 비동기 감지수단은/CS1 버퍼로부터 출력된 신호의 최대 셋업 시간을 검출하는 칩 선택신호 셋업 시간 감지부;비동기 모드 시에 비동기 검출 신호를 발생하는 비동기 검출부;동기 모드 시에 동기 검출 신호를 발생하는 동기 검출부; 및상기 비동기 검출 신호 및 상기 동기 검출 신호를 이용하여 상기 비동기 제어신호를 발생하는 비동기 제어신호 발생부를 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 11 항에 있어서,상기 칩 선택 신호 셋업 시간 감지부는 상기 최대 셋업 시간만큼의 지연시간을 갖는 지연수단을 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 12 항에 있어서,상기 칩 선택 신호 셋업 시간 감지부는 상기 지연수단으로부터 출력된 신호의 상태가 변하는 시점에서 펄스를 발생하는 펄스 발생기를 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 11 항에 있어서,상기 비동기 검출부는 상기 /CS1 버퍼로부터 출력된 신호 및 상기 칩 선택 신호 셋업 시간 감지부로부터 출력된 신호를 이용하여 상기 비동기 검출 신호를 발생하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 14 항에 있어서,상기 비동기 검출부는 출력단자의 전위를 유지하는 래치수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 11 항에 있어서,상기 동기 검출부는 상기 /CS1 버퍼 및 상기 클럭 버퍼로부터 출력된 신호들을 이용하여 상기 동기 검출 신호를 발생하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 16 항에 있어서,상기 동기 검출부는 출력단자의 전위를 유지하는 래치수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 11 항에 있어서,상기 비동기 제어신호 발생부는 상기 /CS1 버퍼로부터 출력된 신호, 상기 비동기 검출 신호 및 상기 동기 검출 신호를 이용하여 상기 비동기 제어신호를 발생하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 18 항에 있어서,상기 비동기 제어신호 발생부는 출력단자의 전위를 유지하는 래치수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 19 항에 있어서,상기 비동기 제어신호 발생부는 상기 MRS로부터 출력된 신호에 따라 상기 래치수단으로부터 출력된 신호를 선택적으로 전송하는 전송 수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
- 제 18 항 내지 제 20 항 중 어는 한 항에 있어서,상기 비동기 제어신호 발생부는 상기 MRS로부터 출력된 신호에 따라 출력단자의 전위를 미리 설정된 전위로 초기화하는 초기화 수단을 더 포함하는 것을 특징으로 하는 동기 및 비동기 범용 모드 레지스터 세트를 포함하는 PSRAM.
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