KR100892670B1 - 반도체 메모리 장치의 프리차지 제어 회로 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 버스트 시작 신호에 응답하여, 버스트 설정 신호의 디스에이블시 클럭에 동기하여 동작하는 지연 소자를 이용하여 상기 버스트 설정 신호의 상태를 제어하는 버스트 설정 수단; 상기 버스트 설정 신호에 응답하여 버스트 종료 신호를 생성하는 버스트 종료 수단; 상기 버스트 종료 신호에 응답하여 리드 프리차지 제어 신호와 라이트 프리차지 제어 신호를 생성하는 프리차지 제어 수단; 및 리드 동작 또는 라이트 동작에 따라 상기 리드 프리차지 제어 신호 또는 상기 라이트 프리차지 제어 신호를 이용하여 프리차지 신호를 생성하는 프리차지 신호 생성 수단;을 포함하는 것을 특징으로 한다.
Figure R1020070089884
반도체 메모리 장치, 프리차지, 라이트

Description

반도체 메모리 장치의 프리차지 제어 회로{Circuit for Controlling Precharge in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 프리차지 제어 회로에 관한 것으로, 보다 상세하게는 동작의 안정성을 향상시킨 반도체 메모리 장치의 프리차지(Precharge) 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부로부터 커맨드(Command)를 입력 받아 액티브(Active) 및 프리차지(Precharge) 동작을 수행한다. 반도체 메모리 장치는 액티브 동작시 리드(Read) 동작 또는 라이트(Write) 동작을 수행하는데, 리드 동작시에는 메모리 셀로부터 데이터를 출력하고, 라이트 동작시에는 메모리 셀에 데이터를 입력한다. 한 번의 액티브 동작이 완료되면, 데이터 입출력 동작을 수행한 비트라인(Bit Line) 및 각 데이터 입출력 라인에 신호들이 남아 있게 되는데, 이와 같은 각 신호 라인들을 기 설정된 레벨로 프리차지하여야만 다음의 액티브 동작을 원활하게 수행할 수 있다. 따라서 반도체 메모리 장치는 프리차지 제어 회로를 구비하여 액티브 구간들 사이에 각 신호 라인들을 프리차지하는 동작을 수행한다.
반도체 메모리 장치의 프리차지 제어 회로는 액티브 동작이 수행된 후, 기 설정된 시간이 경과되면 자동적으로 프리차지 신호를 발생시킨다. 이 때, 액티브 동작이 수행된 후 프리차지 신호가 발생되기까지의 시간은 상기 프리차지 제어 회로에 구비된 지연 소자에 의해 결정된다.
종래의 반도체 메모리 장치의 프리차지 제어 회로는 클럭의 주파수에 관계 없이 일정한 지연량을 갖는 지연 소자를 구비하였다. 따라서 클럭의 주파수가 변화하면 정확한 타이밍에 프리차지 신호가 발생하지 않는 오동작이 발생하곤 하였다. 게다가, 연속적인 라이트 동작에 대한 각각의 프리차지 동작을 수행하는 경우, 클럭의 주파수 변화로 인한 각 신호들의 타이밍 변화로 인해 한 번씩 발생하여야 하는 프리차지 제어 신호가 두 번씩 발생하게 되는 오동작이 일어나기도 하였다. 상기 프리차지 제어 신호가 두 번씩 발생하게 되면, 라이트 동작을 위해 대기해야만 하는 시간에 큰 손실이 발생하게 된다.
이처럼, 종래의 반도체 메모리 장치의 프리차지 제어 회로는 클럭의 주파수 변화, 특히 고주파 클럭의 구현에 적절히 대처하지 못하여반도체 메모리 장치의 고속화 구현을 효율적으로 지원하지 못하였다. 또한, 연속적인 라이트 동작에 대한 프리차지 타이밍을 적절히 제어하지 못하여, 동작의 안정성이 결여된다는 문제점 및 단점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭의 주파수 변화에도 안정적인 동작을 수행하는 반도체 메모리 장치의 프리차지 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 고주파 클럭에 대한 적응성을 향상시켜 고속화 구현 환경을 효율적으로 지원하는 반도체 메모리 장치의 프리차지 제어 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로는, 버스트 시작 신호에 응답하여, 버스트 설정 신호의 디스에이블시 클럭에 동기하여 동작하는 지연 소자를 이용하여 상기 버스트 설정 신호의 상태를 제어하는 버스트 설정 수단; 상기 버스트 설정 신호에 응답하여 버스트 종료 신호를 생성하는 버스트 종료 수단; 상기 버스트 종료 신호에 응답하여 리드 프리차지 제어 신호와 라이트 프리차지 제어 신호를 생성하는 프리차지 제어 수단; 및 리드 동작 또는 라이트 동작에 따라 상기 리드 프리차지 제어 신호 또는 상기 라이트 프리차지 제어 신호를 이용하여 프리차지 신호를 생성하는 프리차지 신호 생성 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로는, 버스트 시작 신호에 응답하여 버스트 설정 신호를 생성하는 버스트 설정 수 단; 상기 버스트 설정 신호에 응답하여 버스트 종료 신호를 생성하는 버스트 종료 수단; 리드 동작 또는 라이트 동작에 따라, 상기 버스트 시작 신호에 응답하여 신호가 형성되는 제 1 노드의 전위를 가변적으로 지연시킨 후 상기 버스트 종료 신호와 조합하여 리드 프리차지 제어 신호 및 라이트 프리차지 제어 신호를 생성하는 프리차지 제어 수단; 및 상기 리드 동작 또는 상기 라이트 동작에 따라 상기 리드 프리차지 제어 신호 또는 상기 라이트 프리차지 제어 신호를 이용하여 프리차지 신호를 생성하는 프리차지 신호 생성 수단;을 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 버스트 시작 신호의 발생 이후, 클럭에 동기하여 동작하는 지연 소자들을 이용하여 버스트 설정 신호를 생성함으로써, 클럭의 주파수 변화에 대한 적응성을 향상시켜 안정적인 동작을 수행하는 효과가 있다.
또한, 본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 라이트 동작 또는 리드 동작에 따라 프리차지 제어 신호의 리셋 타이밍을 결정하고, 프리차지 제어 신호의 생성 타이밍을 조정함으로써, 연속적인 라이트 동작 수행시에도 오동작을 방지하여 안정성을 향상시키는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 고주파 클럭에 대한 안정성을 증가시켜 반도체 메모리 장치의 고속화 구현을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 클럭(clk), 버스트 모드 신호(bstmd), 버스트 시작 신호(bststa), 버스트 중지 신호(bststp) 및 버스트 제어 신호(bstcnt)를 입력 받고, 버스트 설정 신호(bstset)를 피드백 받아 상기 버스트 설정 신호(bstset)를 생성하는 버스트 설정 수단(10); 상기 버스트 시작 신호(bststa), 상기 클럭(clk) 및 상기 버스트 설정 신호(bstset)에 응답하여 버스트 종료 신호(bstend)를 생성하는 버스트 종료 수단(20); 상기 버스트 시작 신호(bststa), 프리차지 동작 신호(pcgact), 상기 클럭(clk), 라이트 신호(wrt) 및 상기 버스트 종료 신호(bstend)에 응답하여 리드 프리차지 제어 신호(rdpcgcnt)와 라이트 프리차지 제어 신호(wtpcgcnt)를 생성하는 프리차지 제어 수단(30); 및 상기 라이트 신호(wrt), 구간 설정 신호(itset), 상기 리드 프리차지 제어 신호(rdpcgcnt) 및 상기 라이트 프리차지 제어 신호(wtpcgcnt)에 응답하여 프리차지 신호(pcg)를 생성하는 프리차지 신호 생성 수단(40);을 포함한다.
상기 버스트 설정 수단(10)은 상기 버스트 시작 신호(bststa)가 인에이블 되면 동작을 시작하여, 상기 버스트 설정 신호(bstset)를 피드백 받아, 상기 버스트 설정 신호(bstset)의 디스에이블시에는 상기 클럭(clk)에 동기하여 동작하는 지연 소자를 이용하여 상기 버스트 설정 신호(bstset)의 상태를 제어한다. 상기 버스트 설정 수단(10) 내에 구비되는 지연 소자는 상기 버스트 설정 신호(bstset)가 인에이블 된 상태에서는 상기 클럭(clk)에 동기하지 않고 동작한다. 이에 따라, 상기 버스트 설정 신호(bstset)의 인에이블 타이밍은 상기 클럭(clk)에 의해 안정적으로 제어되고, 디스에이블 타이밍은 보다 빨라지게 된다. 따라서 상기 클럭(clk)의 주파수 변화에 대응하여 상기 버스트 설정 신호(bstset)의 인에이블 타이밍이 결정되고, 다음 커맨드를 기다리기 위해 빠른 리셋 타이밍을 갖게 된다.
상기 프리차지 제어 수단(30)은 상기 라이트 신호(wrt)로부터 리드 동작 또는 라이트 동작을 감지하여, 내부의 신호 형성 노드에 대한 리셋 타이밍을 변경하고, 상기 신호 형성 노드의 전위에 대한 지연값을 변경하여 상기 리드 프리차지 제어 신호(rdpcgcnt) 및 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 생성한다. 연속적인 라이트 동작에 의해 한 번만 인에이블 되어야 하는 상기 리드 프리차지 제어 신호(rdpcgcnt) 및 상기 라이트 프리차지 제어 신호(wtpcgcnt)가 두 번 인에이블 되는 부작용은, 상기 프리차지 제어 수단(30) 내부의 신호 형성 노드에 대한 리셋 타이밍이 적절히 제어되지 않음에 의해 발생하였다. 이를 극복하기 위해, 상기 프리차지 제어 수단(30)은 리드 동작과 라이트 동작을 구분하여 상기 리드 프리차지 제어 신호(rdpcgcnt) 또는 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 상기 신호 형성 노드에 대한 리셋 타이밍을 결정하는 데에 활용한다. 또한 상기 프리차지 제어 수단(30)은 리드 동작 또는 라이트 동작을 감지하여 동작에 따라 상기 신호 형성 노드의 전위를 가변적으로 지연시킴으로써, 상기 리드 프리차지 제어 신호(rdpcgcnt) 및 상기 라이트 프리차지 제어 신호(wtpcgcnt)의 인에이블 타이밍을 안정화시킨다. 이에 따라, 상기 프리차지 제어 회로는 전체적으로 안정적인 동작을 수행할 수 있게 된다.
상기 버스트 설정 수단(10) 및 상기 프리차지 제어 수단(30)에 대한 설명은 첨부된 도면들을 통해, 이후에 보다 상세히 실시하기로 한다.
도 2는 도 1에 도시한 버스트 설정 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 버스트 설정 수단(10)은 상기 버스트 시작 신호(bststa), 상기 버스트 모드 신호(bstmd) 및 초기화 신호(init)를 입력 받고, 제 1 지연부(120)의 출력 신호를 피드백 받아 제 1 노드(N1)의 전위를 제어하는 제 1 신호 입력부(110); 상기 버스트 모드 신호(bstmd) 및 상기 클럭(clk)을 입력 받고, 상기 버스트 설정 신호(bstset)를 피드백 받아 상기 제 1 노드(N1)에 형성된 전위를 지연시키는 상기 제 1 지연부(120); 상기 버스트 중지 신호(bststp) 및 상기 버스트 제어 신호(bstcnt)를 입력 받는 제 2 신호 입력부(130); 및 상기 제 1 지연부(120)의 출력 신호와 상기 제 2 신호 입력부(130)의 출력 신호를 조합하여 상기 버스트 설정 신호(bstset)를 생성하는 제 1 신호 조합부(140);를 포함한다.
여기에서 상기 제 1 신호 입력부(110)는 게이트 단에 상기 제 1 지연부(120)의 출력 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되는 제 1 트랜지스터(TR1); 게이트 단에 상기 버스트 시작 신호(bststa)가 입력되고 소스 단이 상기 제 1 트랜지스터(TR1)의 드레인 단에 접속되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 버스트 시작 신호(bststa)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 3 트랜지스터(TR3); 게이트 단에 상기 버스트 모드 신호(bstmd)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4); 및 게이트 단에 상기 초기화 신호(init)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 5 트랜지스터(TR5);를 포함한다.
그리고 상기 제 1 지연부(120)는 상기 제 1 노드(N1)에 형성되는 전위를 입력 받는 제 1 인버터(IV1); 상기 제 1 인버터(IV1)와 래치 구조를 형성하는 제 2 인버터(IV2); 상기 버스트 모드 신호(bstmd)를 입력 받는 제 3 인버터(IV3); 상기 제 3 인버터(IV3)의 출력 신호, 상기 클럭(clk) 및 상기 버스트 설정 신호(bstset)를 입력 받는 제 1 노어게이트(NR1); 상기 제 1 노어게이트(NR1)의 출력 신호를 입력 받는 제 4 인버터(IV4); 상기 제 1 노어게이트(NR1)의 출력 신호와 상기 제 4 인버터(IV4)의 출력 신호의 제어에 따라 상기 제 1 인버터(IV1)의 출력 신호를 반전시키는 제 1 제어 인버터(CIV1); 상기 제 1 제어 인버터(CIV1)의 출력 신호를 입력 받는 제 5 인버터(IV5); 상기 제 5 인버터(IV5)와 래치 구조를 형성하는 제 6 인버터(IV6); 및 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 7 인버터(IV7);를 포함한다.
또한 상기 제 2 신호 입력부(130)는 상기 버스트 중지 신호(bststp)와 상기 버스트 제어 신호(bstcnt)를 입력 받는 제 1 낸드게이트(ND1);를 포함한다.
마지막으로, 상기 제 1 신호 조합부(140)는 상기 제 7 인버터(IV7)의 출력 신호와 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 2 낸드게이 트(ND2); 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 8 인버터(IV8); 및 상기 제 8 인버터(IV8)의 출력 신호를 입력 받아 상기 버스트 설정 신호(bstset)를 출력하는 제 9 인버터(IV9);를 포함한다.
여기에서 상기 주변 전압(Vperi)은 상기 프리차지 제어 회로의 전원 전압이다. 상기 프치자지 제어 회로는 주변 회로(Peripheral Circuit) 영역에 구비되므로, 전원 전압으로 상기 주변 전압(Vperi)을 사용하게 된다.
그리고 상기 버스트 모드 신호(bstmd)는 상기 프리차지 제어 회로를 구비하는 반도체 메모리 장치가 일반적인 SDRAM(Synchronous Dynamic Random Access Memory)이면 버스트 렝쓰가 1임을 나타내는 신호이고, 상기 프리차지 제어 회로를 구비하는 반도체 메모리 장치가 DDR SDRAM(Double Data Rate SDRAM)이면 버스트 렝쓰가 2임을 나타내는 신호이다. 일반적인 SDRAM에서는 버스트 렝쓰가 1일 때, 그리고 DDR SDRAM에서는 버스트 렝쓰가 2일 때, 고주파 클럭에 의한 오동작의 가능성이 높다.
또한 상기 버스트 중지 신호(bststp)는 기 설정된 버스트 렝쓰에 따라 버스트 렝쓰가 끝나는 시점에 인에이블 되는 펄스 신호이고, 상기 버스트 제어 신호(bstcnt)는 상기 버스트 중지 신호(bststp)의 토글이 완료되는 시점에 인에이블 되는 신호이다. 여기에서는 버스트 렝쓰가 1 또는 2인 상황이며, 이 때 상기 버스트 중지 신호(bststp)와 상기 버스트 제어 신호(bstcnt)는 디스에이블 상태를 유지한다.
상기 버스트 모드 신호(bstmd)가 인에이블 됨에 따라 상기 제 4 트랜지스 터(TR4)가 턴 온(Turn On) 되어 있는 상태에서, 상기 버스트 시작 신호(bststa)가 인에이블 되면 상기 제 3 트랜지스터(TR3) 또한 턴 온 된다. 이에 따라, 상기 제 1 노드(N1)는 로우 레벨(Low Level)의 전위를 갖게 된다. 이후, 상기 제 1 인버터(IV1)와 상기 제 2 인버터(IV2)에 의해 상기 제 1 노드(N1)의 전위는 래치되고, 상기 제 1 인버터(IV1)에서 출력되는 하이 레벨(High Level)의 신호는 상기 제 1 제어 인버터(CIV1)에 전달된다. 상기 제 3 인버터(IV3)의 출력 신호는 로우 레벨이고 상기 버스트 설정 신호(bstset)의 전위 또한 로우 레벨이므로, 상기 제 1 제어 인버터(CIV1)는 상기 클럭(clk)의 전위가 하이 레벨일 때에만 턴 온 된다. 상기 제 1 제어 인버터(CIV1)가 턴 온 되면, 상기 제 7 인버터(IV7)의 출력 신호는 로우 레벨이 되고, 상기 버스트 설정 신호(bstset)는 하이 레벨이 된다.
상기 제 1 지연부(120)의 출력 신호가 로우 레벨이 됨에 따라, 상기 제 1 트랜지스터(TR1)는 턴 온 된다. 이후, 상기 버스트 시작 신호(bststa)가 디스에이블 되면 상기 제 2 트랜지스터(TR2)는 턴 온 되고, 상기 제 3 트랜지스터(TR3)는 턴 오프 되므로, 상기 제 1 노드(N1)의 전위는 하이 레벨이 된다. 상기 제 1 인버터(IV1)는 지속적으로 로우 레벨의 신호를 출력한다. 상기 버스트 설정 신호(bstset)가 하이 레벨이므로, 상기 제 1 노어게이트(NR1)는 로우 레벨의 신호를 출력하고, 이에 따라 상기 제 1 제어 인버터(CIV1)는 턴 온 상태를 유지한다. 따라서 상기 제 7 인버터(IV7)는 하이 레벨의 신호를 출력한다. 이 때, 상기 제 1 낸드게이트(ND1)의 출력 신호는 하이 레벨이다. 상기 제 2 낸드게이트(ND2)에는 하이 레벨의 신호들이 입력되고, 결과적으로 상기 버스트 설정 신호(bstset)는 로우 레 벨이 된다.
상술한 것과 같이, 상기 버스트 설정 수단(10)은 상기 버스트 설정 신호(bstset)가 디스에이블 된 상태에서는, 상기 클럭(clk)에 동기하여 동작하는 지연 소자들, 즉 상기 제 1 인버터(IV1), 상기 제 1 제어 인버터(CIV1), 상기 제 5 인버터(IV5), 상기 제 7 인버터(IV7), 상기 제 2 낸드게이트(ND2), 상기 제 8 인버터(IV8) 및 상기 제 9 인버터(IV9)를 이용하여 상기 버스트 시작 신호(bststa)에 응답하여 상기 버스트 설정 신호(bstset)를 생성한다. 따라서, 상기 클럭(clk)의 주파수가 변화하여도 이에 따라 상기 버스트 설정 신호(bstset)의 인에이블 타이밍이 제어되므로, 오동작의 발생 가능성이 감소하게 된다. 이후, 상기 버스트 설정 신호(bstset)가 인에이블 되면, 상기 클럭(clk)에 동기하지 않고 소정의 지연 시간 이후 상기 버스트 설정 신호(bstset)를 디스에이블 시킴으로써, 프리차지 동작을 완료시키고, 이후의 커맨드 입력을 대기하도록 한다.
도 3은 도 1에 도시한 버스트 종료 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 버스트 종료 수단(20)은 상기 버스트 설정 신호(bstset), 상기 버스트 시작 신호(bststa) 및 상기 초기화 신호(init)에 응답하여 제 2 노드(N2)의 전위를 제어하는 제 3 신호 입력부(210); 상기 클럭(clk)에 동기하여 상기 제 2 노드(N2)의 전위를 지연시키는 제 2 지연부(220); 및 상기 제 2 지연부(220)의 출력 신호 및 상기 클럭(clk)에 응답하여 상기 버스트 종료 신호(bstend)를 생성하는 제 1 신호 생성부(230);를 포함한다.
여기에서 상기 제 3 신호 입력부(210)는 상기 버스트 설정 신호(bstset)를 입력 받는 제 10 인버터(IV10); 게이트 단에 상기 제 10 인버터(IV10)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드(N2)와 접속되는 제 6 트랜지스터(TR6); 게이트 단에 상기 제 10 인버터(IV10)의 출력 신호가 입력되고 드레인 단이 상기 제 2 노드(N2)와 접속되는 제 7 트랜지스터(TR7); 게이트 단에 상기 버스트 시작 신호(bststa)가 입력되고 드레인 단이 상기 제 7 트랜지스터(TR7)의 소스 단과 접속되며 소스 단이 접지되는 제 8 트랜지스터(TR8); 및 게이트 단에 상기 초기화 신호(init)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 9 트랜지스터(TR9);를 포함한다.
그리고 상기 제 2 지연부(220)는 상기 제 2 노드(N2)에 형성되는 전위를 입력 받는 제 11 인버터(IV11); 상기 제 11 인버터(IV11)와 래치 구조를 형성하는 제 12 인버터(IV12); 상기 클럭(clk)을 입력 받는 제 13 인버터(IV13); 상기 클럭(clk)과 상기 제 13 인버터(IV13)의 출력 신호의 제어에 따라 상기 제 11 인버터(IV11)의 출력 신호를 반전시키는 제 2 제어 인버터(CIV2); 상기 제 2 제어 인버터(CIV2)의 출력 신호를 입력 받는 제 14 인버터(IV14); 상기 클럭(clk)과 상기 제 13 인버터(IV13)의 출력 신호의 제어를 받고 상기 제 14 인버터(IV14)와 래치 구조를 형성하는 제 3 제어 인버터(CIV3); 및 상기 제 14 인버터(IV14)의 출력 신호를 반전 지연하는 제 1 반전 지연기(IDLY1);를 포함한다.
또한 상기 제 1 신호 생성부(230)는 게이트 단에 상기 제 2 지연부(220)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 3 노드(N3)에 접속되는 제 10 트랜지스터(TR10); 게이트 단에 상기 제 2 지연부(220)의 출력 신호가 입력되고 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 11 트랜지스터(TR11); 상기 클럭(clk)을 입력 받는 제 15 인버터(IV15); 게이트 단에 상기 제 15 인버터(IV15)의 출력 신호가 입력되고 드레인 단이 상기 제 11 트랜지스터(TR11)의 소스 단에 접속되며 소스 단이 접지되는 제 12 트랜지스터(TR12); 상기 초기화 신호(init)를 입력 받는 제 16 인버터(IV16); 게이트 단에 상기 제 16 인버터(IV16)의 출력 신호가 입력되고 드레인 단이 상기 제 3 노드(N3)에 접속되며 소스 단이 접지되는 제 13 트랜지스터(TR13); 상기 제 3 노드(N3)에 형성되는 전위를 반전 지연하는 제 2 반전 지연기(IDLY2); 상기 제 3 노드(N3)에 형성되는 전위와 상기 제 2 반전 지연기(IDLY2)의 출력 신호를 입력 받는 제 2 노어게이트(NR2); 및 상기 제 2 노어게이트(NR2)의 출력 신호를 입력 받아 상기 버스트 종료 신호(bstend)를 출력하는 제 17 인버터(IV17);를 포함한다.
이와 같이 구성된 상기 버스트 종료 수단(20)에서, 상기 버스트 설정 신호(bstset)의 디스에이블시 상기 버스트 시작 신호(bststa)가 인에이블 되면, 상기 제 3 신호 입력부(210)의 상기 제 2 노드(N2)는 로우 레벨이 된다. 이후, 상기 제 2 지연부(220)는 상기 클럭(clk)이 하이 레벨일 때 상기 제 2 노드(N2)의 전위를 비반전 지연시켜 상기 제 1 신호 생성부(230)에 전달한다. 이에 따라, 상기 제 1 신호 생성부(230)의 상기 제 10 트랜지스터(TR10)는 턴 온 되고, 상기 제 11 트랜지스터(TR11)는 턴 오프 되므로, 상기 제 3 노드(N3)는 하이 레벨이 되고, 상기 버스트 종료 신호(bstend) 또한 하이 레벨이 된다.
이후, 상기 버스트 설정 신호(bstset)가 인에이블 되면 상기 제 2 노드(N2)는 하이 레벨이 된다. 하이 레벨의 상기 제 2 노드(N2)의 전위는 상기 클럭(clk)이 하이 레벨일 때, 로우 레벨의 신호로서 상기 제 1 신호 생성부(230)에 전달된다. 이에 따라, 상기 제 3 노드(N3)는 상기 클럭(clk)이 로우 레벨이 되면 로우 레벨의 전위를 갖게 된다. 상기 제 3 노드(N3)의 전위는 로우 레벨이 되어도, 상기 제 2 반전 지연기(IDLY2)는 소정의 지연 시간 동안 여전히 하이 레벨의 신호를 출력하므로, 상기 버스트 종료 신호(bstend)는 여전히 하이 레벨 상태를 유지한다. 그러나 상기 소정 시간 이후, 상기 제 2 반전 지연기(IDLY2)의 출력 신호가 로우 레벨이 되면 상기 버스트 종료 신호(bstend)는 로우 레벨이 된다.
이후, 상기 버스트 설정 신호(bstset)가 디스에이블 되면, 상기 제 2 지연부(220)가 보유하는 지연 시간 이후에 상기 버스트 종료 신호(bstend)는 다시 하이 레벨의 전위를 갖게 된다. 즉, 상기 버스트 종료 신호(bstend)는 로우 펄스 형태로 인에이블 되는 것이다.
도 4는 도 1에 도시한 프리차지 제어 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 프리차지 제어 수단(30)은 상기 버스트 시작 신호(bststa)와 상기 프리차지 동작 신호(pcgact)를 입력 받아 제 4 노드(N4)의 전위를 제어하는 동작 제어부(310); 상기 라이트 신호(wrt), 상기 리드 프리차지 제어 신호(rdpcgcnt) 및 상기 라이트 프리차지 제어 신호(wtpcgcnt)에 응답하여 상기 제 4 노드(N4)의 전위를 제어하는 리셋부(320); 상기 클럭(clk), 상기 라이트 신 호(wrt) 및 상기 초기화 신호(init)에 응답하여 상기 제 4 노드(N4)의 전위를 지연시켜 제 1 제어 신호(ctrl1)를 생성하는 제 3 지연부(330); 상기 버스트 종료 신호(bstend) 및 복수 개의 인터럽트 신호(intrpt1, intrpt2, intrpt3)에 응답하여 제 2 제어 신호(ctrl2)를 생성하는 제어부(340); 상기 제 1 제어 신호(ctrl1)와 상기 제 2 제어 신호(ctrl2)를 조합하여 상기 리드 프리차지 제어 신호(rdpcgcnt)를 생성하는 제 2 신호 조합부(350); 상기 제 4 노드(N4)의 전위 및 상기 클럭(clk)에 응답하여 상기 리드 프리차지 제어 신호(rdpcgcnt)를 지연시키는 제 4 지연부(360); 및 상기 초기화 신호(init)에 응답하여 상기 제 4 지연부(360)의 출력 신호로부터 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 생성하는 제 2 신호 생성부(370);를 포함한다.
여기에서, 상기 동작 제어부(310)는 상기 프리차지 동작 신호(pcgact)를 입력 받는 제 18 인버터(IV18); 상기 제 18 인버터(IV18)의 출력 신호와 상기 버스트 시작 신호(bststa)를 입력 받는 제 3 낸드게이트(ND3); 게이트 단에 상기 제 3 낸드게이트(ND3)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 소스 단이 상기 제 4 노드(N4)에 접속되는 제 14 트랜지스터(TR14); 게이트 단에 상기 버스트 시작 신호(bststa)가 입력되고 드레인 단이 상기 제 4 노드(N4)에 접속되는 제 15 트랜지스터(TR15); 게이트 단에 상기 프리차지 동작 신호(pcgact)가 입력되고 드레인 단이 상기 제 15 트랜지스터(TR15)의 소스 단에 접속되며 소스 단이 접지되는 제 16 트랜지스터(TR16); 및 게이트 단에 상기 초기화 신호(init)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 소스 단이 상기 제 4 노 드(N4)에 접속되는 제 17 트랜지스터(TR17);를 포함한다.
그리고 상기 리셋부(320)는 상기 라이트 신호(wrt)의 제어에 따라 상기 리드 프리차지 제어 신호(rdpcgcnt)를 제 5 노드(N5)에 전달하는 제 1 패스게이트(PG1); 상기 라이트 신호(wrt)의 제어에 따라 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 상기 제 5 노드(N5)에 전달하는 제 2 패스게이트(PG2); 및 게이트 단이 상기 제 5 노드(N5)와 접속되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 소스 단이 상기 제 4 노드(N4)에 접속되는 제 18 트랜지스터(TR18);를 포함한다.
또한 상기 제 3 지연부(330)는 상기 제 4 노드(N4)의 전위를 입력 받는 제 19 인버터(IV19); 상기 제 19 인버터(IV19)와 래치 구조를 형성하는 제 20 인버터(IV20); 상기 클럭(clk)의 제어에 따라 상기 제 19 인버터(IV19)의 출력 신호를 통과시키는 제 3 패스게이트(PG3); 상기 제 3 패스게이트(PG3)의 출력 신호를 입력 받는 제 21 인버터(IV21); 상기 제 21 인버터(IV21)와 래치 구조를 형성하는 제 22 인버터(IV22); 상기 클럭(clk)의 제어에 따라 상기 제 21 인버터(IV21)의 출력 신호를 통과시키는 제 4 패스게이트(PG4); 상기 제 4 패스게이트(PG4)의 출력 신호를 입력 받는 제 23 인버터(IV23); 상기 제 23 인버터(IV23)와 래치 구조를 형성하는 제 24 인버터(IV24); 상기 제 4 노드(N4)의 전위와 상기 제 4 패스게이트(PG4)의 출력 신호를 입력 받는 제 3 노어게이트(NR3); 상기 라이트 신호(wrt)의 제어에 따라 상기 제 23 인버터(IV23)의 출력 신호를 제 6 노드(N6)에 전달하는 제 5 패스게이트(PG5); 상기 라이트 신호(wrt)의 제어에 따라 상기 제 3 노어게이트(NR3)의 출력 신호를 상기 제 6 노드(N6)에 전달하는 제 6 패스게이트(PG6); 게이트 단에 상 기 초기화 신호(init)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 6 노드(N6)에 접속되는 제 19 트랜지스터(TR19); 상기 제 6 노드(N6)의 전위를 입력 받는 제 25 인버터(IV25); 및 상기 제 25 인버터(IV25)의 출력 신호를 입력 받아 상기 제 1 제어 신호(ctrl1)를 출력하는 제 26 인버터(IV26);를 포함한다.
상기 제어부(340)는 상기 복수 개의 인터럽트 신호(intrpt1, intrpt2, intrpt3)를 입력 받는 제 4 노어게이트(NR4); 상기 버스트 종료 신호(bstend)와 상기 제 4 노어게이트(NR4)의 출력 신호를 입력 받는 제 4 낸드게이트(ND4); 및 상기 제 4 낸드게이트(ND4)의 출력 신호를 비반전 지연시켜 상기 제 2 제어 신호(ctrl2)를 출력하는 비반전 지연기(NIDLY);를 포함한다.
그리고 상기 제 2 신호 조합부(350)는 상기 제 1 제어 신호(ctrl1)와 상기 제 2 제어 신호(ctrl2)를 입력 받아 상기 리드 프리차지 제어 신호(rdpcgcnt)를 출력하는 제 5 낸드게이트(ND5);를 포함한다.
또한 상기 제 4 지연부(360)는 게이트 단에 상기 리드 프리차지 제어 신호(rdpcgcnt)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 7 노드(N7)에 접속되는 제 20 트랜지스터(TR20); 게이트 단에 상기 리드 프리차지 제어 신호(rdpcgcnt)가 입력되고 드레인 단이 상기 제 7 노드(N7)에 접속되는 제 21 트랜지스터(TR21); 게이트 단이 상기 제 4 노드(N4)에 접속되고 드레인 단이 상기 제 21 트랜지스터(TR21)의 소스 단에 접속되며 소스 단이 접지되는 제 22 트랜지스터(TR22); 상기 제 7 노드(N7)의 전위를 입력 받는 제 27 인버 터(IV27); 상기 제 27 인버터(IV27)와 래치 구조를 형성하는 제 28 인버터(IV28); 상기 클럭(clk)을 입력 받는 제 29 인버터(IV29); 상기 클럭(clk)과 상기 제 29 인버터(IV29)의 출력 신호의 제어에 따라 상기 제 28 인버터(IV28)의 출력 신호를 통과시키는 제 7 패스게이트(PG7); 상기 제 7 패스게이트(PG7)의 출력 신호를 입력 받는 제 30 인버터(IV30); 상기 제 30 인버터(IV30)와 래치 구조를 형성하는 제 31 인버터(IV31); 게이트 단에 상기 제 30 인버터(IV30)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 8 노드(N8)에 접속되는 제 23 트랜지스터(TR23); 게이트 단에 상기 제 30 인버터(IV30)의 출력 신호가 입력되고 드레인 단이 상기 제 8 노드(N8)에 접속되는 제 24 트랜지스터(TR24); 및 게이트 단에 상기 제 29 인버터(IV29)의 출력 신호가 입력되고 드레인 단이 상기 제 24 트랜지스터(TR24)의 소스 단에 접속되며 소스 단이 접지되는 제 25 트랜지스터(TR25);를 포함한다.
상기 제 2 신호 생성부(370)는 게이트 단에 상기 초기화 신호(init)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 8 노드(N8)에 접속되는 제 26 트랜지스터(TR26); 상기 제 8 노드(N8)의 전위를 입력 받는 제 32 인버터(IV32); 상기 제 32 인버터(IV32)와 래치 구조를 형성하는 제 33 인버터(IV33); 상기 제 32 인버터(IV32)의 출력 신호를 반전 지연시키는 제 2 반전 지연기(IDLY2); 및 상기 제 32 인버터(IV32)의 출력 신호와 상기 제 2 반전 지연기(IDLY2)의 출력 신호를 입력 받아 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 출력하는 제 6 낸드게이트(ND6);를 포함한다.
앞서 언급한 상기 프리차지 제어 수단(30)의 신호 형성 노드는 상기 제 4 노드(N4)를 이른 것이다. 이와 같이 구성된 상기 프리차지 제어 수단(30)에서, 리드 동작 이후에, 프리차지 동작의 시작을 지시하는 상기 프리차지 동작 신호(pcgact)가 인에이블 되고, 상기 버스트 시작 신호(bststa)가 인에이블 되면, 상기 제 4 노드(N4)의 전위는 로우 레벨이 된다. 이 경우, 상기 라이트 신호(wrt)가 디스에이블 된 상태이므로, 상기 제 5 패스게이트(PG5)가 턴 온 된다. 따라서, 상기 제 4 노드(N4)의 전위는 상기 클럭(clk)에 동기하여 반전 지연되어 하이 레벨의 상기 제 1 제어 신호(ctrl1)로서 상기 제 2 신호 조합부(350)의 상기 제 5 낸드게이트(ND5)에 전달된다.
이 때, 상기 버스트 종료 신호(bstend)가 인에이블 되면, 상기 비반전 지연기(NIDLY)가 상기 제 4 낸드게이트(ND4)의 출력 신호에 부여하는 지연 시간이 경과된 후, 상기 제 2 제어 신호(ctrl2)는 하이 펄스 형태로 상기 제 2 신호 조합부(350)의 상기 제 5 낸드게이트(ND5)에 전달된다. 이에 따라, 상기 리드 프리차지 제어 신호(rdpcgcnt)는 로우 펄스 형태로 인에이블 된다. 상기 리드 프리차지 제어 신호(rdpcgcnt)는 상기 리셋부(320)에 전달되어 상기 제 4 노드(N4)를 리셋시키는 기능을 수행한다.
이후, 상기 리드 프리차지 제어 신호(rdpcgcnt)는 상기 제 4 지연부(360)에 전달되고, 상기 제 4 지연부(360)는 상기 클럭(clk)에 동기하여 상기 리드 프리차지 제어 신호(rdpcgcnt)를 지연시킨 후, 로우 펄스 형태의 신호를 상기 제 8 노드(N8)에 전달한다. 상기 제 2 신호 생성부(370)는 상기 제 8 노드(N8)에 전달된 신호의 펄스 폭을 제어하여 상기 라이트 프리차지 제어 신호(wtpcgcnt)로서 출력한다. 이처럼, 상기 리드 프리차지 제어 신호(rdpcgcnt)를 지연시켜 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 생성하는 것은, 라이트 동작 이후의 프리차지 동작은 라이트 동작을 위한 대기 시간을 고려해야만 하기 때문이다.
한편, 라이트 동작 이후 프리차지 동작이 시작되면, 상기 라이트 신호(wrt)는 하이 레벨이 된다. 따라서, 상기 프리차지 동작 신호(pcgact)와 상기 버스트 시작 신호(bststa)가 인에이블 됨에 따라 로우 레벨이 된 상기 제 4 노드(N4)의 전위는 상기 제 3 노어게이트(NR3)에 전달된다. 이 때, 상기 제 24 인버터(IV24)와 상기 제 25 인버터(IV25)가 갖는 래치 구조에 의해 상기 제 4 패스게이트(PG4)의 출력단은 로우 레벨의 전위를 유지하고 있으므로, 상기 제 3 노어게이트(NR3)의 출력 신호는 하이 레벨이 된다. 이 경우, 상기 제 6 패스게이트(PG6)가 턴 온 되어 있으므로, 상기 제 1 제어 신호(ctrl1)는 하이 레벨로 인에이블 된다.
이후의 동작은 리드 동작 이후의 프리차지 동작과 같다. 상술한 동작과 같은 형태로 상기 리드 프리차지 제어 신호(rdpcgcnt)와 상기 라이트 프리차지 제어 신호(wtpcgcnt)는 각각 인에이블 된다. 그러나 이후, 상기 리셋부(320)의 상기 제 2 패스게이트(PG2)가 턴 온 됨에 따라, 상기 라이트 프리차지 제어 신호(wtpcgcnt)가 상기 제 4 노드(N4)를 하이 레벨로 리셋시키면, 하이 레벨이 된 상기 제 4 노드(N4)의 전위는 상기 제 3 노어게이트(NR3), 상기 제 6 패스게이트(PG6), 상기 제 25 인버터(IV25) 및 상기 제 26 인버터(IV26)를 거쳐 상기 제 1 제어 신호(ctrl1)로서 상기 제 2 신호 조합부(350)에 전달된다. 즉, 리드 동작 이후의 프리차지 동 작시보다 더 빠른 시간 내에 상기 제 1 제어 신호(ctrl1)가 로우 레벨로 디스에이블 되는 것이다. 이처럼, 리드 동작 이후의 프리차지 동작시보다 라이트 동작 이후의 프리차지 동작시에 상기 제 1 제어 신호(ctrl1)의 디스에이블 타이밍을 빠르게 함으로써, 상기 버스트 종료 신호(bstend)의 인에이블 타이밍과의 미스 매치(Miss Match)로 인하여 상기 리드 프리차지 제어 신호(rdpcgcnt)가 두 번씩 인에이블 되는 오동작을 방지할 수 있게 된다.
상기 라이트 프리차지 제어 신호(wtpcgcnt)는 상기 리드 프리차지 제어 신호(rdpcgcnt)에 비해 상기 클럭(clk)에 동기하여 더 지연되는 신호이다. 따라서 종래에는 상기 라이트 프리차지 제어 신호(wtpcgcnt)에 의해 상기 제 4 노드(N4)를 리셋하면, 상기 제 1 제어 신호(ctrl1)는 상기 버스트 종료 신호(bstend)가 두 번 인에이블 될 때까지 인에이블 타이밍을 유지하였다. 그러나 본 발명에서는 상기 라이트 동작 이후의 프리차지 동작시, 보다 빨리 상기 제 1 제어 신호(ctrl1)를 디스에이블 시킴으로써, 상기 리드 프리차지 제어 신호(rdpcgcnt)가 두 번씩 인에이블 되는 현상은 발생하지 않게 된다.
도 5는 도 1에 도시한 프리차지 신호 생성 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 프리차지 신호 생성 수단(40)은, 상기 라이트 신호(wrt)에 응답하여 상기 리드 프리차지 제어 신호(rdpcgcnt)를 제 9 노드(N9)에 전달하는 제 1 스위칭부(410); 상기 라이트 신호(wrt)에 응답하여 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 상기 제 9 노드(N9)에 전달하는 제 2 스위칭 부(420); 및 상기 구간 설정 신호(itset)에 응답하여 상기 제 9 노드(N9)에 전달된 신호로부터 상기 프리차지 신호(pcg)를 생성하는 제 3 신호 생성부(430);를 포함한다.
여기에서, 상기 제 1 스위칭부(410)는 상기 리드 프리차지 제어 신호(rdpcgcnt)를 입력 받고 상기 라이트 신호(wrt)가 디스에이블 되면 턴 온 되는 제 8 패스게이트(PG8);를 포함한다.
그리고 상기 제 2 스위칭부(420)는 상기 라이트 프리차지 제어 신호(wtpcgcnt)를 입력 받고 상기 라이트 신호(wrt)가 인에이블 되면 턴 온 되는 제 9 패스게이트(PG9);를 포함한다.
또한 상기 제 3 신호 생성부(430)는 상기 제 9 노드(N9)에 형성되는 신호와 제 10 낸드게이트(ND10)의 출력 신호를 입력 받는 제 9 낸드게이트(ND9); 상기 제 9 낸드게이트(ND9)의 출력 신호와 제 3 반전 지연기(IDLY3)의 출력 신호를 입력 받는 상기 제 10 낸드게이트(ND10); 상기 제 9 낸드게이트(ND9)의 출력 신호와 상기 구간 설정 신호(itset)를 입력 받는 제 11 낸드게이트(ND11); 상기 제 11 낸드게이트(ND11)의 출력 신호를 입력 받는 제 34 인버터(IV34); 상기 제 34 인버터(IV34)의 출력 신호를 입력 받는 상기 제 3 반전 지연기(IDLY3); 상기 제 35 인버터(IV35)의 출력 신호와 상기 제 3 반전 지연기(IDLY3)의 출력 신호를 입력 받는 제 12 낸드게이트(ND12); 및 상기 제 12 낸드게이트(ND12)의 출력 신호를 입력 받아 상기 프리차지 신호(pcg)를 출력하는 제 35 인버터(IV35);를 포함한다.
상기 구간 설정 신호(itset)는 상기 프리차지 동작의 타이밍을 정의하는 신 호이다. 리드 동작 이후의 프리차지 동작시에는 상기 리드 프리차지 제어 신호(rdpcgcnt)가 상기 제 9 노드(N9)에 전달되고, 라이트 동작 이후의 프리차지 동작시에는 상기 라이트 프리차지 제어 신호(wtpcgcnt)가 상기 제 9 노드(N9)에 전달된다. 이후, 상기 제 3 신호 생성부(430)는 상기 제 9 노드(N9)에 펄스 형태로 전달되는 신호와 상기 구간 설정 신호(itset)를 조합하고, 조합된 신호의 펄스 폭을 조정하여 상기 프리차지 신호(pcg)를 출력한다.
종래에는 연속적인 라이트 동작이 수행되면, 상기 제 9 노드(N9)에 펄스 신호가 두 번씩 전달되는 오동작이 있어, 상기 제 3 신호 생성부(430)의 상기 제 9 낸드게이트(ND9)와 상기 제 10 낸드게이트(ND10)가 형성하는 플립플롭에 저장되는 신호의 레벨을 비정상적으로 변화시켰다. 따라서 상기 프리차지 신호(pcg)가 너무 빠른 타이밍에 인에이블 되어, 라이트 동작을 위한 대기 시간의 손실을 가져 왔다. 그러나 본 발명에서는 상술한 오동작이 방지되므로, 상기 프리차지 신호(pcg)의 타이밍 변화와 같은 오동작의 발생 가능성은 감소된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 클럭의 주파수 변화에 따라 버스트 설정 신호의 인에이블 타이밍을 제어함으로써, 클럭의 주파수 변화에 대한 적응성을 향상시켜, 고주파 구현에 따른 오동작을 감소시킨다. 또한, 연속적인 라이트 동작시 클럭에 동기하여 제 1 제어 신호를 인에이블 시킴으로써 리드 프리차지 제어 신호를 인에이블 시키고, 신호 형성 노드를 리셋한 뒤 보다 빠른 타이밍에 상기 제 1 제어 신호를 디스에이블 시킴으로써 상기 리드 프리차지 제어 신호가 두 번 인에이블 되는 오동작을 차단한다. 그러므로, 본 발명의 반도체 메모리 장치의 프리차지 제어 회로는, 고주파 클럭의 구현에 적절히 대처할 수 있고, 연속적인 라이트 동작시 안정적으로 프리차지 신호를 생성할 수 있다는 장점을 가진다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 버스트 설정 수단의 상세 구성을 나타낸 회로도,
도 3은 도 1에 도시한 버스트 종료 수단의 상세 구성을 나타낸 회로도,
도 4는 도 1에 도시한 프리차지 제어 수단의 상세 구성을 나타낸 회로도,
도 5는 도 1에 도시한 프리차지 신호 생성 수단의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 버스트 설정 수단 20 : 버스트 종료 수단
30 : 프리차지 제어 수단 40 : 프리차지 신호 생성 수단

Claims (19)

  1. 버스트 시작 신호에 응답하여, 버스트 설정 신호의 디스에이블시 클럭에 동기하여 동작하는 지연 소자를 이용하여 상기 버스트 설정 신호의 상태를 제어하는 버스트 설정 수단;
    상기 버스트 설정 신호에 응답하여 버스트 종료 신호를 생성하는 버스트 종료 수단;
    상기 버스트 종료 신호에 응답하여 리드 프리차지 제어 신호와 라이트 프리차지 제어 신호를 생성하는 프리차지 제어 수단; 및
    리드 동작 또는 라이트 동작에 따라 상기 리드 프리차지 제어 신호 또는 상기 라이트 프리차지 제어 신호를 이용하여 프리차지 신호를 생성하는 프리차지 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  2. 제 1 항에 있어서,
    상기 버스트 설정 수단은, 상기 버스트 설정 신호를 피드백 받아, 상기 버스트 시작 신호가 인에이블 되면 생성되는 전위를, 상기 버스트 설정 신호의 디스에이블시에는 상기 클럭에 동기하여 지연시키고, 상기 버스트 설정 신호의 인에이블시에는 상기 클럭에 동기하지 않고 지연 소자가 갖는 고유 지연값을 이용하여 지연시켜 상기 버스트 설정 신호의 상태를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 버스트 설정 수단은,
    상기 버스트 시작 신호, 버스트 모드 신호 및 초기화 신호를 입력 받고, 지연부의 출력 신호를 피드백 받아 제 1 노드의 전위를 제어하는 제 1 신호 입력부;
    상기 버스트 모드 신호 및 상기 클럭을 입력 받고, 상기 버스트 설정 신호를 피드백 받아 상기 제 1 노드에 형성된 전위를 지연시키는 상기 지연부;
    버스트 중지 신호 및 버스트 제어 신호를 입력 받는 제 2 신호 입력부; 및
    상기 지연부의 출력 신호와 상기 제 2 신호 입력부의 출력 신호를 조합하여 상기 버스트 설정 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  4. 제 1 항에 있어서,
    상기 버스트 종료 수단은, 상기 버스트 시작 신호의 인에이블시 상기 버스트 설정 신호를 상기 클럭에 동기하여 지연시킨 후 펄스 폭을 제어하여 상기 버스트 종료 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 버스트 종료 수단은,
    상기 버스트 설정 신호, 상기 버스트 시작 신호 및 초기화 신호에 응답하여 제 1 노드의 전위를 제어하는 신호 입력부;
    상기 클럭에 동기하여 상기 제 1 노드의 전위를 지연시키는 지연부; 및
    상기 지연부의 출력 신호 및 상기 클럭에 응답하여 상기 버스트 종료 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  6. 제 1 항에 있어서,
    상기 프리차지 제어 수단은, 상기 리드 동작 또는 라이트 동작을 정의하는 라이트 신호에 응답하여, 상기 버스트 시작 신호와 프리차지 동작 신호에 의해 생성되는 전위를 가변적으로 지연시킨 후 상기 버스트 종료 신호와 조합하여 상기 리드 프리차지 제어 신호와 상기 라이트 프리차지 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  7. 제 6 항에 있어서,
    상기 프리차지 제어 수단은,
    상기 버스트 시작 신호 및 상기 프리차지 동작 신호를 입력 받아 제 1 노드의 전위를 제어하는 동작 제어부;
    상기 라이트 신호, 상기 리드 프리차지 제어 신호 및 상기 라이트 프리차지 제어 신호에 응답하여 상기 제 1 노드의 전위를 제어하는 리셋부;
    상기 클럭, 상기 라이트 신호 및 초기화 신호에 응답하여 상기 제 1 노드의 전위를 지연시켜 제 1 제어 신호를 생성하는 제 1 지연부;
    상기 버스트 종료 신호 및 복수 개의 인터럽트 신호에 응답하여 제 2 제어 신호를 생성하는 제어부;
    상기 제 1 제어 신호와 상기 제 2 제어 신호를 조합하여 상기 리드 프리차지 제어 신호를 생성하는 신호 조합부;
    상기 제 1 노드의 전위 및 상기 클럭에 응답하여 상기 리드 프리차지 제어 신호를 지연시키는 제 2 지연부; 및
    상기 초기화 신호에 응답하여 상기 제 2 지연부의 출력 신호로부터 상기 라이트 프리차지 제어 신호를 생성하는 제 1 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  8. 제 6 항에 있어서,
    상기 프리차지 신호 생성 수단은, 상기 라이트 신호가 디스에이블 되면 상기 리드 프리차지 제어 신호와 구간 설정 신호를 조합하고, 상기 라이트 신호가 인에이블 되면 상기 라이트 프리차지 제어 신호와 상기 구간 설정 신호를 조합하여 상기 프리차지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  9. 제 8 항에 있어서,
    상기 프리차지 신호 생성 수단은,
    상기 라이트 신호에 응답하여 상기 리드 프리차지 제어 신호를 제 1 노드에 전달하는 제 1 스위칭부;
    상기 라이트 신호에 응답하여 상기 라이트 프리차지 제어 신호를 상기 제 1 노드에 전달하는 제 2 스위칭부; 및
    상기 구간 설정 신호에 응답하여 상기 제 1 노드에 전달된 신호로부터 상기 프리차지 신호를 생성하는 제 2 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  10. 버스트 시작 신호에 응답하여 버스트 설정 신호를 생성하는 버스트 설정 수단;
    상기 버스트 설정 신호에 응답하여 버스트 종료 신호를 생성하는 버스트 종료 수단;
    리드 동작 또는 라이트 동작에 따라, 상기 버스트 시작 신호에 응답하여 신호가 형성되는 제 1 노드의 전위를 가변적으로 지연시킨 후 상기 버스트 종료 신호와 조합하여 리드 프리차지 제어 신호 및 라이트 프리차지 제어 신호를 생성하는 프리차지 제어 수단; 및
    상기 리드 동작 또는 상기 라이트 동작에 따라 상기 리드 프리차지 제어 신호 또는 상기 라이트 프리차지 제어 신호를 이용하여 프리차지 신호를 생성하는 프 리차지 신호 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  11. 제 10 항에 있어서,
    상기 버스트 설정 수단은, 상기 버스트 설정 신호를 피드백 받아, 상기 버스트 시작 신호가 인에이블 되면 생성되는 전위를, 상기 버스트 설정 신호의 디스에이블시에는 클럭에 동기하여 지연시키고, 상기 버스트 설정 신호의 인에이블시에는 상기 클럭에 동기하지 않고 지연 소자가 갖는 고유 지연값을 이용하여 지연시켜 상기 버스트 설정 신호의 상태를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  12. 제 11 항에 있어서,
    상기 버스트 설정 수단은,
    상기 버스트 시작 신호, 버스트 모드 신호 및 초기화 신호를 입력 받고, 지연부의 출력 신호를 피드백 받아 제 2 노드의 전위를 제어하는 제 1 신호 입력부;
    상기 버스트 모드 신호 및 상기 클럭을 입력 받고, 상기 버스트 설정 신호를 피드백 받아 상기 제 2 노드에 형성된 전위를 지연시키는 상기 지연부;
    버스트 중지 신호 및 버스트 제어 신호를 입력 받는 제 2 신호 입력부; 및
    상기 지연부의 출력 신호와 상기 제 2 신호 입력부의 출력 신호를 조합하여 상기 버스트 설정 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  13. 제 10 항에 있어서,
    상기 버스트 종료 수단은, 상기 버스트 시작 신호의 인에이블시 상기 버스트 설정 신호를 클럭에 동기하여 지연시킨 후 펄스 폭을 제어하여 상기 버스트 종료 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  14. 제 13 항에 있어서,
    상기 버스트 종료 수단은,
    상기 버스트 설정 신호, 상기 버스트 시작 신호 및 초기화 신호에 응답하여 제 2 노드의 전위를 제어하는 신호 입력부;
    상기 클럭에 동기하여 상기 제 2 노드의 전위를 지연시키는 지연부; 및
    상기 지연부의 출력 신호 및 상기 클럭에 응답하여 상기 버스트 종료 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  15. 제 10 항에 있어서,
    상기 프리차지 제어 수단은, 상기 리드 동작 또는 라이트 동작을 정의하는 라이트 신호에 응답하여 상기 신호가 형성되는 노드의 전위를 리셋하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  16. 제 15 항에 있어서,
    상기 프리차지 제어 수단은,
    상기 버스트 시작 신호 및 프리차지 동작 신호를 입력 받아 상기 제 1 노드의 전위를 제어하는 동작 제어부;
    상기 라이트 신호, 상기 리드 프리차지 제어 신호 및 상기 라이트 프리차지 제어 신호에 응답하여 상기 제 1 노드의 전위를 제어하는 리셋부;
    클럭, 상기 라이트 신호 및 초기화 신호에 응답하여 상기 제 1 노드의 전위를 지연시켜 제 1 제어 신호를 생성하는 제 1 지연부;
    상기 버스트 종료 신호 및 복수 개의 인터럽트 신호에 응답하여 제 2 제어 신호를 생성하는 제어부;
    상기 제 1 제어 신호와 상기 제 2 제어 신호를 조합하여 상기 리드 프리차지 제어 신호를 생성하는 신호 조합부;
    상기 제 1 노드의 전위 및 상기 클럭에 응답하여 상기 리드 프리차지 제어 신호를 지연시키는 제 2 지연부; 및
    상기 초기화 신호에 응답하여 상기 제 2 지연부의 출력 신호로부터 상기 라이트 프리차지 제어 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  17. 제 16 항에 있어서,
    상기 제 1 지연부는, 상기 라이트 신호가 디스에이블 되면 상기 클럭에 동기하여 상기 제 1 노드의 전위를 지연시켜 상기 제 1 제어 신호를 생성하고, 상기 라이트 신호가 인에이블 되면 상기 클럭에 동기하지 않고 지연 소자의 고유 지연값을 이용하여 상기 제 1 노드의 전위를 지연시켜 상기 제 1 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  18. 제 15 항에 있어서,
    상기 프리차지 신호 생성 수단은, 상기 라이트 신호가 디스에이블 되면 상기 리드 프리차지 제어 신호와 구간 설정 신호를 조합하고, 상기 라이트 신호가 인에이블 되면 상기 라이트 프리차지 제어 신호와 상기 구간 설정 신호를 조합하여 상기 프리차지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  19. 제 18 항에 있어서,
    상기 프리차지 신호 생성 수단은,
    상기 라이트 신호에 응답하여 상기 리드 프리차지 제어 신호를 제 2 노드에 전달하는 제 1 스위칭부;
    상기 라이트 신호에 응답하여 상기 라이트 프리차지 제어 신호를 상기 제 2 노드에 전달하는 제 2 스위칭부; 및
    상기 구간 설정 신호에 응답하여 상기 제 2 노드에 전달된 신호로부터 상기 프리차지 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
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