JPH11328004A - メモリ制御システムおよびメモリ制御方法 - Google Patents
メモリ制御システムおよびメモリ制御方法Info
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- JPH11328004A JPH11328004A JP10129066A JP12906698A JPH11328004A JP H11328004 A JPH11328004 A JP H11328004A JP 10129066 A JP10129066 A JP 10129066A JP 12906698 A JP12906698 A JP 12906698A JP H11328004 A JPH11328004 A JP H11328004A
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Abstract
(57)【要約】
【課題】 クロック同期式のメモリを制御するためのメ
モリ制御システムおよび制御方法に関し、ＳＤＲＡＭ等
のメモリの数を増加させて大容量のメモリ空間を構成す
ると共に、同メモリを高速アクセスにて動作させること
を目的とする。 【解決手段】 メモリ１０を制御するためにメモリ制御
部２から出力されるメモリ制御信号を保持し、予め定め
られた時間が経過してからメモリ１０に送出するための
クロックに同期した出力バッファとして機能するインタ
フェース手段３を備え、インタフェース手段３により生
じ、かつ、メモリ制御信号がメモリ１０へ伝達されるま
でに生じるメモリ制御信号の遅延時間を、予め考慮して
メモリ１０に対するアクセスを行うようにしている。好
ましくは、メモリ制御信号を保持するためのインタフェ
ース手段３の有無を、メモリ制御部２の動作モード設定
により決定することができるようにしている。
モリ制御システムおよび制御方法に関し、ＳＤＲＡＭ等
のメモリの数を増加させて大容量のメモリ空間を構成す
ると共に、同メモリを高速アクセスにて動作させること
を目的とする。 【解決手段】 メモリ１０を制御するためにメモリ制御
部２から出力されるメモリ制御信号を保持し、予め定め
られた時間が経過してからメモリ１０に送出するための
クロックに同期した出力バッファとして機能するインタ
フェース手段３を備え、インタフェース手段３により生
じ、かつ、メモリ制御信号がメモリ１０へ伝達されるま
でに生じるメモリ制御信号の遅延時間を、予め考慮して
メモリ１０に対するアクセスを行うようにしている。好
ましくは、メモリ制御信号を保持するためのインタフェ
ース手段３の有無を、メモリ制御部２の動作モード設定
により決定することができるようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置等
により制御されるクロック同期式のメモリを使用したメ
モリ制御システム、およびクロック同期式のメモリを制
御するためのメモリ制御方法に関する。特に、本発明
は、大容量のメモリ空間を構成するために多数のメモリ
が必要となる場合に、これらの多数のメモリに対し高速
にてアクセスすることを可能にするメモリ制御システム
およびメモリ制御方法に関するものである。
により制御されるクロック同期式のメモリを使用したメ
モリ制御システム、およびクロック同期式のメモリを制
御するためのメモリ制御方法に関する。特に、本発明
は、大容量のメモリ空間を構成するために多数のメモリ
が必要となる場合に、これらの多数のメモリに対し高速
にてアクセスすることを可能にするメモリ制御システム
およびメモリ制御方法に関するものである。
【０００２】近年は、マイクロプロセッサ（通常、ＭＰ
Ｕ（Microprocessor Unit ）と略記される）の処理能力
が非常に高くなってきており、このマイクロプロセッサ
を使用したシステムにおいて、必要となる記憶装置は、
大容量かつ高速アクセスが要求される傾向にある。この
ような要求を満たす記憶装置を構成するメモリとして、
１００ＭＨｚ以上の高速のクロックに同期して動作し、
かつ、マイクロプロセッサ等が要求するデータを入出力
することが可能なクロック同期式のシンクロナス・ダイ
ナミック・ランダム・アクセス・メモリ（以後、ＳＤＲ
ＡＭと略記する）等の新しいＤＲＡＭが出てきた。
Ｕ（Microprocessor Unit ）と略記される）の処理能力
が非常に高くなってきており、このマイクロプロセッサ
を使用したシステムにおいて、必要となる記憶装置は、
大容量かつ高速アクセスが要求される傾向にある。この
ような要求を満たす記憶装置を構成するメモリとして、
１００ＭＨｚ以上の高速のクロックに同期して動作し、
かつ、マイクロプロセッサ等が要求するデータを入出力
することが可能なクロック同期式のシンクロナス・ダイ
ナミック・ランダム・アクセス・メモリ（以後、ＳＤＲ
ＡＭと略記する）等の新しいＤＲＡＭが出てきた。
【０００３】このＳＤＲＡＭを制御するためのマイクロ
プロセッサ等を含むメモリ制御装置には、メモリを駆動
することが可能な最大駆動能力（駆動容量）が存在し、
この最大駆動能力という値によってメモリ制御装置に接
続することができるＳＤＲＡＭの数に制限がある。この
ようなＳＤＲＡＭの数の制限と使用するＳＤＲＡＭの記
憶容量によって、システムとして構成することができる
全体の容量が決定される。ただし、入手可能なＳＤＲＡ
Ｍの種類は限られており、ＳＤＲＡＭを使用して大容量
のシステムを実現するためには、使用するＳＤＲＡＭの
数を増やすことが必要となる。
プロセッサ等を含むメモリ制御装置には、メモリを駆動
することが可能な最大駆動能力（駆動容量）が存在し、
この最大駆動能力という値によってメモリ制御装置に接
続することができるＳＤＲＡＭの数に制限がある。この
ようなＳＤＲＡＭの数の制限と使用するＳＤＲＡＭの記
憶容量によって、システムとして構成することができる
全体の容量が決定される。ただし、入手可能なＳＤＲＡ
Ｍの種類は限られており、ＳＤＲＡＭを使用して大容量
のシステムを実現するためには、使用するＳＤＲＡＭの
数を増やすことが必要となる。
【０００４】
【従来の技術】図９は、従来のメモリ制御システムの第
１の構成例を示す回路ブロック図である。ただし、ここ
では、メモリ制御システムの構成を簡略化して示すこと
とする。図９に示すメモリ制御システムにおいては、Ｓ
ＤＲＡＭを制御するためのメモリ制御装置としてＳＤＲ
ＡＭ制御装置（ＳＤＲＡＭコントローラ）２００が設け
られ、このＳＤＲＡＭ制御装置２００に対し複数のＳＤ
ＲＡＭ１１が接続されている。このＳＤＲＡＭ制御装置
２００とＳＤＲＡＭ１１との間で、ＳＤＲＡＭ制御装置
２００にて生成されるクロックＣＬＫに同期してデータ
ＤＡＴＡ（例えば、６４ビット（Ｂｉｔ）のデータ幅を
有するデータＤＡＴＡ［００：３１］、ＤＡＴＡ［３
２：６４］）の入出力が行われる。
１の構成例を示す回路ブロック図である。ただし、ここ
では、メモリ制御システムの構成を簡略化して示すこと
とする。図９に示すメモリ制御システムにおいては、Ｓ
ＤＲＡＭを制御するためのメモリ制御装置としてＳＤＲ
ＡＭ制御装置（ＳＤＲＡＭコントローラ）２００が設け
られ、このＳＤＲＡＭ制御装置２００に対し複数のＳＤ
ＲＡＭ１１が接続されている。このＳＤＲＡＭ制御装置
２００とＳＤＲＡＭ１１との間で、ＳＤＲＡＭ制御装置
２００にて生成されるクロックＣＬＫに同期してデータ
ＤＡＴＡ（例えば、６４ビット（Ｂｉｔ）のデータ幅を
有するデータＤＡＴＡ［００：３１］、ＤＡＴＡ［３
２：６４］）の入出力が行われる。
【０００５】さらに、ＳＤＲＡＭ制御装置２００におい
ては、クロックＣＬＫ以外に、ＳＤＲＡＭ１１を制御す
るための各種の制御信号、およびデータＤＡＴＡのマス
キングに用いるデータマスク信号ＤＱＭが生成され、信
号入出力用のＩ／Ｏ部２１０からＳＤＲＡＭ１１へ供給
される。ここでは、上記の各種の制御信号として、アド
レス信号ＡＤＲ、ローアドレスストローブ信号／ＲＡＳ
（負論理の信号）、コラムアドレスストローブ信号／Ｃ
ＡＳ（負論理の信号）、ライトイネーブル信号／ＷＥ
（負論理の信号）、バンクアドレス信号ＢＡ、チップセ
レクト信号／ＣＳ（負論理の信号）およびクロックイネ
ーブル信号ＣＫＥを示すこととする。
ては、クロックＣＬＫ以外に、ＳＤＲＡＭ１１を制御す
るための各種の制御信号、およびデータＤＡＴＡのマス
キングに用いるデータマスク信号ＤＱＭが生成され、信
号入出力用のＩ／Ｏ部２１０からＳＤＲＡＭ１１へ供給
される。ここでは、上記の各種の制御信号として、アド
レス信号ＡＤＲ、ローアドレスストローブ信号／ＲＡＳ
（負論理の信号）、コラムアドレスストローブ信号／Ｃ
ＡＳ（負論理の信号）、ライトイネーブル信号／ＷＥ
（負論理の信号）、バンクアドレス信号ＢＡ、チップセ
レクト信号／ＣＳ（負論理の信号）およびクロックイネ
ーブル信号ＣＫＥを示すこととする。
【０００６】上記のように、ＳＤＲＡＭ制御装置２００
に対しＳＤＲＡＭ１１を直接接続する構成では、各種の
制御信号を出力するためのＩ／Ｏ部に最も大きな負荷が
かかる。このため、ＳＤＲＡＭ制御装置２００の最大駆
動能力が、制御信号出力用のＩ／Ｏ部により制限される
ことになる。このＳＤＲＡＭ制御装置２００の最大駆動
能力によって、ＳＤＲＡＭ制御装置に接続できるＳＤＲ
ＡＭの数が決定されることになる。
に対しＳＤＲＡＭ１１を直接接続する構成では、各種の
制御信号を出力するためのＩ／Ｏ部に最も大きな負荷が
かかる。このため、ＳＤＲＡＭ制御装置２００の最大駆
動能力が、制御信号出力用のＩ／Ｏ部により制限される
ことになる。このＳＤＲＡＭ制御装置２００の最大駆動
能力によって、ＳＤＲＡＭ制御装置に接続できるＳＤＲ
ＡＭの数が決定されることになる。
【０００７】ここで、図９に示すように、ＳＤＲＡＭ制
御装置に接続できるＳＤＲＡＭの数が４であると仮定す
る。メモリ制御システム用のＳＤＲＡＭの品種として６
４メガビット（Ｍｂｉｔ）品を使用し、６４ビットのデ
ータ幅を有するメモリ空間を実現しようとした場合、こ
のメモリ空間全体の容量は、 ６４メガビット×４＝２５６メガビット＝３２メガバイ
ト（ＭＢｙｔｅ） となる。
御装置に接続できるＳＤＲＡＭの数が４であると仮定す
る。メモリ制御システム用のＳＤＲＡＭの品種として６
４メガビット（Ｍｂｉｔ）品を使用し、６４ビットのデ
ータ幅を有するメモリ空間を実現しようとした場合、こ
のメモリ空間全体の容量は、 ６４メガビット×４＝２５６メガビット＝３２メガバイ
ト（ＭＢｙｔｅ） となる。
【０００８】また一方で、ＳＤＲＡＭ制御装置の最大駆
動能力を高めるために、Ｉ／Ｏ部の出力側にバッファを
挿入して上記最大駆動能力を補うことが考えられる。図
１０は、このようにして考え出された従来のメモリ制御
システムの第２の構成例を示す回路ブロック図である。
図１０に示すメモリ制御システムにおいては、ＳＤＲＡ
Ｍ制御装置２００の制御信号出力用のＩ／Ｏ部２１０の
出力側とＳＤＲＡＭ１１との間に、複数のバッファ回路
からなるバッファ３００を挿入している。このバッファ
３００を使用してＳＤＲＡＭ制御装置２００の最大駆動
能力を高めることにより、ＳＤＲＡＭ制御装置に接続で
きるＳＤＲＡＭの数を増やすことができる。例えば、図
１０に示すメモリ制御システムでは、ＳＤＲＡＭ制御装
置の最大駆動能力を４倍にすることにより、ＳＤＲＡＭ
制御装置に接続できるＳＤＲＡＭの数が１６にまで増加
する。したがって、メモリ空間全体の容量も、図９に示
した従来の第１のメモリ制御システムの４倍（例えば、
１２８メガバイト）になる。
動能力を高めるために、Ｉ／Ｏ部の出力側にバッファを
挿入して上記最大駆動能力を補うことが考えられる。図
１０は、このようにして考え出された従来のメモリ制御
システムの第２の構成例を示す回路ブロック図である。
図１０に示すメモリ制御システムにおいては、ＳＤＲＡ
Ｍ制御装置２００の制御信号出力用のＩ／Ｏ部２１０の
出力側とＳＤＲＡＭ１１との間に、複数のバッファ回路
からなるバッファ３００を挿入している。このバッファ
３００を使用してＳＤＲＡＭ制御装置２００の最大駆動
能力を高めることにより、ＳＤＲＡＭ制御装置に接続で
きるＳＤＲＡＭの数を増やすことができる。例えば、図
１０に示すメモリ制御システムでは、ＳＤＲＡＭ制御装
置の最大駆動能力を４倍にすることにより、ＳＤＲＡＭ
制御装置に接続できるＳＤＲＡＭの数が１６にまで増加
する。したがって、メモリ空間全体の容量も、図９に示
した従来の第１のメモリ制御システムの４倍（例えば、
１２８メガバイト）になる。
【０００９】ただし、図１０のメモリ制御システムで
は、バッファを挿入したことによる各種の制御信号（ア
ドレス信号ＡＤＲ、ローアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥ、バンクアドレス信号ＢＡ、チップ
セレクト信号／ＣＳ、クロックイネーブル信号ＣＫＥお
よびデータマスク信号ＤＱＭ）の遅延が発生する。それ
ゆえに、特に高速動作が要求されるＳＤＲＡＭの制御に
おいては、バッファ内の各バッファ回路から出力される
制御信号間のタイミングのずれ、すなわち、信号間のス
キューを調整することが困難になってくる。
は、バッファを挿入したことによる各種の制御信号（ア
ドレス信号ＡＤＲ、ローアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥ、バンクアドレス信号ＢＡ、チップ
セレクト信号／ＣＳ、クロックイネーブル信号ＣＫＥお
よびデータマスク信号ＤＱＭ）の遅延が発生する。それ
ゆえに、特に高速動作が要求されるＳＤＲＡＭの制御に
おいては、バッファ内の各バッファ回路から出力される
制御信号間のタイミングのずれ、すなわち、信号間のス
キューを調整することが困難になってくる。
【００１０】
【発明が解決しようとする課題】上記のとおり、ＳＤＲ
ＡＭ等を使用したメモリ制御システムを実現する場合、
使用するＳＤＲＡＭの種類と、ＳＤＲＡＭを制御するメ
モリ制御装置が駆動可能なＳＤＲＡＭの数により、構成
できるメモリ空間全体の容量が決定される。ただし、入
手することができるＳＤＲＡＭの種類は限られており、
ＳＤＲＡＭを用いて大容量のメモリ空間を実現するため
には、使用するＳＤＲＡＭの数を増やすことがどうして
も必要となる。
ＡＭ等を使用したメモリ制御システムを実現する場合、
使用するＳＤＲＡＭの種類と、ＳＤＲＡＭを制御するメ
モリ制御装置が駆動可能なＳＤＲＡＭの数により、構成
できるメモリ空間全体の容量が決定される。ただし、入
手することができるＳＤＲＡＭの種類は限られており、
ＳＤＲＡＭを用いて大容量のメモリ空間を実現するため
には、使用するＳＤＲＡＭの数を増やすことがどうして
も必要となる。
【００１１】しかしながら、図９に示した従来の第１例
のメモリ制御システムから明らかなように、ＳＤＲＡＭ
を制御するメモリ制御装置に接続できるＳＤＲＡＭの数
は、このメモリ制御装置内のＩ／Ｏ部の性能、具体的に
はＩ／Ｏ部の接続負荷容量に依存し、その数には限りが
ある。また一方で、図１０に示した従来の第２例のメモ
リ制御システムのように、メモリ制御装置が駆動できる
ＳＤＲＡＭの数を増やすために、メモリ制御装置とＳＤ
ＲＡＭとの間に入出力用のバッファを接続し、接続負荷
容量を増やす手法が考えられる。
のメモリ制御システムから明らかなように、ＳＤＲＡＭ
を制御するメモリ制御装置に接続できるＳＤＲＡＭの数
は、このメモリ制御装置内のＩ／Ｏ部の性能、具体的に
はＩ／Ｏ部の接続負荷容量に依存し、その数には限りが
ある。また一方で、図１０に示した従来の第２例のメモ
リ制御システムのように、メモリ制御装置が駆動できる
ＳＤＲＡＭの数を増やすために、メモリ制御装置とＳＤ
ＲＡＭとの間に入出力用のバッファを接続し、接続負荷
容量を増やす手法が考えられる。
【００１２】この従来の第２例の手法を用いた場合、入
出力用のバッファを挿入したことにより生じる制御信号
の遅延と複数の制御信号間に生じるスキューを考慮した
設計が必要となる。しかしながら、メモリ制御装置に接
続されるＳＤＲＡＭは、年々、より高速の動作が要求さ
れる傾向にあり、バッファの挿入によるスキューの調整
が困難なものとなっている。この結果、メモリ制御装置
に接続できるＳＤＲＡＭの数を増やしても、これらのＳ
ＤＲＡＭを高速アクセスにて動作させることが難しくな
るという問題が生じてきた。
出力用のバッファを挿入したことにより生じる制御信号
の遅延と複数の制御信号間に生じるスキューを考慮した
設計が必要となる。しかしながら、メモリ制御装置に接
続されるＳＤＲＡＭは、年々、より高速の動作が要求さ
れる傾向にあり、バッファの挿入によるスキューの調整
が困難なものとなっている。この結果、メモリ制御装置
に接続できるＳＤＲＡＭの数を増やしても、これらのＳ
ＤＲＡＭを高速アクセスにて動作させることが難しくな
るという問題が生じてきた。
【００１３】本発明は上記問題点に鑑みてなされたもの
であり、使用するＳＤＲＡＭ等のクロック同期式のメモ
リの数を増加させて大容量のメモリ空間を構成すると共
に、ＳＤＲＡＭ等を高速アクセスにて動作させることを
可能にするメモリ制御システムおよびメモリ制御方法を
提供することを目的とするものである。
であり、使用するＳＤＲＡＭ等のクロック同期式のメモ
リの数を増加させて大容量のメモリ空間を構成すると共
に、ＳＤＲＡＭ等を高速アクセスにて動作させることを
可能にするメモリ制御システムおよびメモリ制御方法を
提供することを目的とするものである。
【００１４】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ここでは、メモリ制御シス
テムの構成を簡略化して示す。図１においては、従来の
ＳＤＲＡＭ制御装置２００（図９および図１０参照）と
ほぼ同じ機能を有するメモリ制御部２が設けられてお
り、このメモリ制御部２に対し、記憶装置１を構成する
複数のクロック同期式のメモリ１０が接続されている。
上記のメモリ制御部２は、複数のメモリ１０からなる記
憶装置１を制御するためのＭＰＵ４と、このＭＰＵ４か
らのコマンドにより各種の制御信号Ｓc やアドレス信号
Ｓa やデータＤＡＴＡを生成して出力するメモリ用信号
生成部５とを有する。ここでは、メモリ制御用に使用さ
れる制御信号Ｓc 、およびアドレスバスを通して伝達さ
れるアドレス信号Ｓa を併せてメモリ制御信号とよぶこ
ととする。なお、データＤＡＴＡは、データバスを通し
て伝達される。
成を示すブロック図である。ここでは、メモリ制御シス
テムの構成を簡略化して示す。図１においては、従来の
ＳＤＲＡＭ制御装置２００（図９および図１０参照）と
ほぼ同じ機能を有するメモリ制御部２が設けられてお
り、このメモリ制御部２に対し、記憶装置１を構成する
複数のクロック同期式のメモリ１０が接続されている。
上記のメモリ制御部２は、複数のメモリ１０からなる記
憶装置１を制御するためのＭＰＵ４と、このＭＰＵ４か
らのコマンドにより各種の制御信号Ｓc やアドレス信号
Ｓa やデータＤＡＴＡを生成して出力するメモリ用信号
生成部５とを有する。ここでは、メモリ制御用に使用さ
れる制御信号Ｓc 、およびアドレスバスを通して伝達さ
れるアドレス信号Ｓa を併せてメモリ制御信号とよぶこ
ととする。なお、データＤＡＴＡは、データバスを通し
て伝達される。
【００１５】上記問題点を解決するために、図１に示す
本発明のメモリ制御システムは、上記メモリ１０を制御
するために上記メモリ制御部２から出力されるメモリ制
御信号を保持し、予め定められた時間が経過してから上
記メモリ１０に送出するためのクロックに同期した出力
バッファとして機能するインタフェース手段３を備えて
いる。このような構成のメモリ制御システムでは、上記
インタフェース手段３により生じ、かつ、上記メモリ制
御信号が上記メモリ１０へ伝達されるまでに生じる上記
メモリ制御信号の遅延時間を、予め考慮して上記メモリ
１０に対するアクセスを行うようにしている。
本発明のメモリ制御システムは、上記メモリ１０を制御
するために上記メモリ制御部２から出力されるメモリ制
御信号を保持し、予め定められた時間が経過してから上
記メモリ１０に送出するためのクロックに同期した出力
バッファとして機能するインタフェース手段３を備えて
いる。このような構成のメモリ制御システムでは、上記
インタフェース手段３により生じ、かつ、上記メモリ制
御信号が上記メモリ１０へ伝達されるまでに生じる上記
メモリ制御信号の遅延時間を、予め考慮して上記メモリ
１０に対するアクセスを行うようにしている。
【００１６】好ましくは、本発明のメモリ制御システム
では、上記メモリ制御信号Ｓc を保持するための上記イ
ンタフェース手段３の有無を、上記メモリ制御部２の動
作モード設定により決定することができる機能を有して
おり、上記メモリ制御信号の送出からデータの送受信ま
での時間を、上記メモリ１０が持つレイテンシのみとす
るか、または、上記インタフェース手段３により生じる
上記遅延時間に上記メモリ１０のレイテンシを加えた時
間とするかを選択することが可能である。
では、上記メモリ制御信号Ｓc を保持するための上記イ
ンタフェース手段３の有無を、上記メモリ制御部２の動
作モード設定により決定することができる機能を有して
おり、上記メモリ制御信号の送出からデータの送受信ま
での時間を、上記メモリ１０が持つレイテンシのみとす
るか、または、上記インタフェース手段３により生じる
上記遅延時間に上記メモリ１０のレイテンシを加えた時
間とするかを選択することが可能である。
【００１７】ここで使用される「レイテンシ」は、メモ
リ制御部２のＭＰＵ４がデータの要求を発行した瞬間
（例えば、コラムアドレスストローブ信号／ＣＡＳが出
力された瞬間）から、メモリ１０においてデータの読出
または書込が実際に開始される瞬間までの時間間隔を意
味しており、「待ち時間」ともよばれる。また一方で、
本発明のメモリ制御システム等を動作させることによっ
てクロック同期式のメモリを制御するためのメモリ制御
方法においては、上記メモリを制御するためにメモリ制
御部から出力されるメモリ制御信号をインタフェース手
段に保持し、予め定められた時間が経過してから上記メ
モリに送出し、上記メモリ制御信号が上記メモリへ伝達
されるまでに生じる上記メモリ制御信号の遅延時間を、
予め考慮して上記メモリに対するアクセスを行うように
している。
リ制御部２のＭＰＵ４がデータの要求を発行した瞬間
（例えば、コラムアドレスストローブ信号／ＣＡＳが出
力された瞬間）から、メモリ１０においてデータの読出
または書込が実際に開始される瞬間までの時間間隔を意
味しており、「待ち時間」ともよばれる。また一方で、
本発明のメモリ制御システム等を動作させることによっ
てクロック同期式のメモリを制御するためのメモリ制御
方法においては、上記メモリを制御するためにメモリ制
御部から出力されるメモリ制御信号をインタフェース手
段に保持し、予め定められた時間が経過してから上記メ
モリに送出し、上記メモリ制御信号が上記メモリへ伝達
されるまでに生じる上記メモリ制御信号の遅延時間を、
予め考慮して上記メモリに対するアクセスを行うように
している。
【００１８】好ましくは、本発明のメモリ制御方法で
は、上記メモリ制御信号を保持するための上記インタフ
ェース手段の有無を、上記メモリ制御部の動作モード設
定により決定し、上記メモリ制御信号の送出からデータ
の送受信までの時間を、上記メモリが持つレイテンシの
みとするか、または上記インタフェース手段により生じ
る上記遅延時間に上記メモリのレイテンシを加えた時間
とするかを選択するようにしている。
は、上記メモリ制御信号を保持するための上記インタフ
ェース手段の有無を、上記メモリ制御部の動作モード設
定により決定し、上記メモリ制御信号の送出からデータ
の送受信までの時間を、上記メモリが持つレイテンシの
みとするか、または上記インタフェース手段により生じ
る上記遅延時間に上記メモリのレイテンシを加えた時間
とするかを選択するようにしている。
【００１９】より詳細に説明すると、図１のメモリ制御
システムでは、ＳＤＲＡＭ等のメモリ１０と、これらの
メモリ１０を制御するメモリ制御部２との間に、単なる
バッファ（図１０参照）ではなく、メモリ１０に供給さ
れるクロックと同一の周波数にて動作するインタフェー
ス装置等のインタフェース手段３を使用するようにして
いる。好ましくは、上記インタフェース手段３は、複数
の出力バッファから構成される。
システムでは、ＳＤＲＡＭ等のメモリ１０と、これらの
メモリ１０を制御するメモリ制御部２との間に、単なる
バッファ（図１０参照）ではなく、メモリ１０に供給さ
れるクロックと同一の周波数にて動作するインタフェー
ス装置等のインタフェース手段３を使用するようにして
いる。好ましくは、上記インタフェース手段３は、複数
の出力バッファから構成される。
【００２０】さらに、図１のメモリ制御システムでは、
メモリ制御部２から出力される制御信号Ｓc およびアド
レス信号Ｓa を含むメモリ制御信号をインタフェース手
段３にて保持する。このようにして保持されたメモリ制
御信号は、予め定められたサイクル（例えば、１クロッ
クサイクル）の後に、インタフェース手段３からメモリ
１０へ送出される。
メモリ制御部２から出力される制御信号Ｓc およびアド
レス信号Ｓa を含むメモリ制御信号をインタフェース手
段３にて保持する。このようにして保持されたメモリ制
御信号は、予め定められたサイクル（例えば、１クロッ
クサイクル）の後に、インタフェース手段３からメモリ
１０へ送出される。
【００２１】ここで使用するインタフェース装置等のイ
ンタフェース手段３に対しては、このインタフェース手
段の駆動能力に相当する数のメモリ１０が接続可能であ
る。さらに、インタフェース手段３から出力されるメモ
リ制御信号を受領したＳＤＲＡＭ等のメモリ１０は、予
め定められたレイテンシの後にデータの送出および受領
を開始する。
ンタフェース手段３に対しては、このインタフェース手
段の駆動能力に相当する数のメモリ１０が接続可能であ
る。さらに、インタフェース手段３から出力されるメモ
リ制御信号を受領したＳＤＲＡＭ等のメモリ１０は、予
め定められたレイテンシの後にデータの送出および受領
を開始する。
【００２２】ここで、メモリ制御信号を送出するメモリ
制御部２が持つ各々の出力バッファの駆動能力が４であ
ると仮定する。ＳＤＲＡＭ等のメモリ１０の負荷容量を
「１」とした場合、メモリ制御部２にメモリ１０を直接
接続するときに、接続することができるメモリ１０の数
は４となる（図１０参照）。さらに、本発明のインタフ
ェース手段の入力負荷容量を「１」とした場合、メモリ
制御部２とメモリ１０との間に４つの出力バッファから
なるインタフェース手段３を使用するときに、メモリ制
御部２に接続できる出力バッファの数は４となる。
制御部２が持つ各々の出力バッファの駆動能力が４であ
ると仮定する。ＳＤＲＡＭ等のメモリ１０の負荷容量を
「１」とした場合、メモリ制御部２にメモリ１０を直接
接続するときに、接続することができるメモリ１０の数
は４となる（図１０参照）。さらに、本発明のインタフ
ェース手段の入力負荷容量を「１」とした場合、メモリ
制御部２とメモリ１０との間に４つの出力バッファから
なるインタフェース手段３を使用するときに、メモリ制
御部２に接続できる出力バッファの数は４となる。
【００２３】インタフェース手段３の最大駆動能力を４
と仮定すると、１つの出力バッファに接続できるメモリ
１０の数は４となる。したがって、メモリ制御部２が駆
動することが可能なメモリの総数は４×４＝１６とな
り、従来の第１例の場合の約４倍の容量を実現すること
が可能になる。上記のインタフェース手段３は、ＳＤＲ
ＡＭ等のメモリ１０に供給されるクロックに同期して動
作させることにより、メモリ制御信号間のスキューの調
整が容易に行われる。これらのメモリ制御信号およびデ
ータを送出しかつ受領するメモリ制御部は、レイテンシ
とレジスタ等によるメモリ制御信号の遅延を考慮しなが
ら、データの送出動作および受領動作を行う。
と仮定すると、１つの出力バッファに接続できるメモリ
１０の数は４となる。したがって、メモリ制御部２が駆
動することが可能なメモリの総数は４×４＝１６とな
り、従来の第１例の場合の約４倍の容量を実現すること
が可能になる。上記のインタフェース手段３は、ＳＤＲ
ＡＭ等のメモリ１０に供給されるクロックに同期して動
作させることにより、メモリ制御信号間のスキューの調
整が容易に行われる。これらのメモリ制御信号およびデ
ータを送出しかつ受領するメモリ制御部は、レイテンシ
とレジスタ等によるメモリ制御信号の遅延を考慮しなが
ら、データの送出動作および受領動作を行う。
【００２４】かくして、本発明のメモリ制御システムお
よびメモリ制御方法では、メモリ制御部とクロック同期
式のメモリとの間に、クロックに同期したインタフェー
ス手段を挿入することにより、メモリ制御部に接続可能
なクロック同期式のメモリの数を増加させて大容量のメ
モリ空間を構成することが可能になると共に、高速アク
セスにてメモリを動作させることを可能になる。
よびメモリ制御方法では、メモリ制御部とクロック同期
式のメモリとの間に、クロックに同期したインタフェー
ス手段を挿入することにより、メモリ制御部に接続可能
なクロック同期式のメモリの数を増加させて大容量のメ
モリ空間を構成することが可能になると共に、高速アク
セスにてメモリを動作させることを可能になる。
【００２５】
【発明の実施の形態】以下、添付図面（図２〜図８）を
参照しながら、本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例に使用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。
参照しながら、本発明の好ましい実施の形態（以後、実
施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例に使用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。
【００２６】図２は、本発明の半導体装置に使用される
ＳＤＲＡＭの概略的構成を示すブロック図であり、図３
は、図２のＳＤＲＡＭの動作を説明するためのタイミン
グチャートである。図２に示すＳＤＲＡＭからなる半導
体チップは、チップ内のメモリ領域を構成するための複
数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有
する２０４８ビット×２０４８ビットのＤＲＡＭコア１
０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、
１０８ｂに供給すべき各種のチップ制御信号（ローアド
レス制御信号ＲＡＳ、コラムアドレス制御信号ＣＡＳ、
およびライトイネーブル信号ＷＥ）を保持する制御信号
ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モード
を特定するためのモードレジスタ１０６と、コラムアド
レスをカウントしてデータをアクセスするためのコラム
アドレスカウンタ１０７ａ、１０７ｂとを備えている。
ＳＤＲＡＭの概略的構成を示すブロック図であり、図３
は、図２のＳＤＲＡＭの動作を説明するためのタイミン
グチャートである。図２に示すＳＤＲＡＭからなる半導
体チップは、チップ内のメモリ領域を構成するための複
数のバンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有
する２０４８ビット×２０４８ビットのＤＲＡＭコア１
０８ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、
１０８ｂに供給すべき各種のチップ制御信号（ローアド
レス制御信号ＲＡＳ、コラムアドレス制御信号ＣＡＳ、
およびライトイネーブル信号ＷＥ）を保持する制御信号
ラッチ１０５ａ、１０５ｂと、ＳＤＲＡＭの動作モード
を特定するためのモードレジスタ１０６と、コラムアド
レスをカウントしてデータをアクセスするためのコラム
アドレスカウンタ１０７ａ、１０７ｂとを備えている。
【００２７】さらに、図２に示す半導体チップは、クロ
ックイネーブル信号ＣＫＥに基づき、ＳＤＲＡＭを動作
させるための基準となるクロック（すなわち、外部クロ
ック）ＣＬＫを保持して他の入力回路部や半導体チップ
内の複数のブロックに供給するためのクロックバッファ
１０１と、各種の制御信号、すなわちコマンド信号（チ
ップセレクト信号／ＣＳ、ローアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、お
よびライトイネーブル信号／ＷＥ等）をデコードして上
記制御信号ラッチ１０５ａ、１０５ｂおよびモードレジ
スタ１０６に供給するコマンドデコーダ１０２と、ロー
アドレスおよびコラムアドレスを含むメモリアドレス信
号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１を保
持してモードレジスタ１０６、コラムアドレスカウンタ
１０７ａ、１０７ｂおよびＤＲＡＭコア１０８ａ、１０
８ｂに供給するアドレスバッファ／レジスタおよびバン
クセレクタ１０３と、各種のデータＤＱ（ＤＱ０〜ＤＱ
７）をデータマスク信号ＤＱＭと共に保持してＤＲＡＭ
コアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジ
スタ１０４とを備えている。ここで、ＤＲＡＭコア１０
８ａ、１０８ｂ以外の全ての制御回路は、好ましくは、
前述の図１に示したようなメモリ制御部２に含まれる。
ックイネーブル信号ＣＫＥに基づき、ＳＤＲＡＭを動作
させるための基準となるクロック（すなわち、外部クロ
ック）ＣＬＫを保持して他の入力回路部や半導体チップ
内の複数のブロックに供給するためのクロックバッファ
１０１と、各種の制御信号、すなわちコマンド信号（チ
ップセレクト信号／ＣＳ、ローアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、お
よびライトイネーブル信号／ＷＥ等）をデコードして上
記制御信号ラッチ１０５ａ、１０５ｂおよびモードレジ
スタ１０６に供給するコマンドデコーダ１０２と、ロー
アドレスおよびコラムアドレスを含むメモリアドレス信
号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１を保
持してモードレジスタ１０６、コラムアドレスカウンタ
１０７ａ、１０７ｂおよびＤＲＡＭコア１０８ａ、１０
８ｂに供給するアドレスバッファ／レジスタおよびバン
クセレクタ１０３と、各種のデータＤＱ（ＤＱ０〜ＤＱ
７）をデータマスク信号ＤＱＭと共に保持してＤＲＡＭ
コアのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジ
スタ１０４とを備えている。ここで、ＤＲＡＭコア１０
８ａ、１０８ｂ以外の全ての制御回路は、好ましくは、
前述の図１に示したようなメモリ制御部２に含まれる。
【００２８】さらに、図２において、チップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合せに
より各種のコマンドを入力することによって動作モード
が決定されるようになっている。これらの各種のコマン
ドは、コマンドデコーダ１０２により解読され、動作モ
ードに応じて各回路を制御することになる。また一方
で、上記のチップセレクト信号／ＣＳ、ローアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御
信号ラッチ１０５ａと１０５ｂにも入力され、次のコマ
ンドが入力されるまで現在のコマンド信号の状態がラッ
チされる。
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合せに
より各種のコマンドを入力することによって動作モード
が決定されるようになっている。これらの各種のコマン
ドは、コマンドデコーダ１０２により解読され、動作モ
ードに応じて各回路を制御することになる。また一方
で、上記のチップセレクト信号／ＣＳ、ローアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制御
信号ラッチ１０５ａと１０５ｂにも入力され、次のコマ
ンドが入力されるまで現在のコマンド信号の状態がラッ
チされる。
【００２９】さらにまた、図２において、メモリアドレ
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
（Ａ０〜Ａ１１は、前述の図９および図１０のアドレス
信号ＡＤＲにほぼ対応する）は、アドレスバッファ／レ
ジスタおよびバンクセレクタ１０３により増幅されて各
バンクのロードアドレスとして使用されると共に、コラ
ムアドレスカウンタ１０７ａ、１０７ｂの初期値として
使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み
出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０
４により増幅され、外部から入力される外部クロックＣ
ＬＫの立ち上がりに同期して出力される。データ入力に
ついても同様の動作が行われ、Ｉ／Ｏデータバッファ／
レジスタ１０４に入力されたデータがＤＲＡＭコア１０
８ａ、１０８ｂに書き込まれる。
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
（Ａ０〜Ａ１１は、前述の図９および図１０のアドレス
信号ＡＤＲにほぼ対応する）は、アドレスバッファ／レ
ジスタおよびバンクセレクタ１０３により増幅されて各
バンクのロードアドレスとして使用されると共に、コラ
ムアドレスカウンタ１０７ａ、１０７ｂの初期値として
使用される。ＤＲＡＭコア１０８ａ、１０８ｂから読み
出された信号は、Ｉ／Ｏデータバッファ／レジスタ１０
４により増幅され、外部から入力される外部クロックＣ
ＬＫの立ち上がりに同期して出力される。データ入力に
ついても同様の動作が行われ、Ｉ／Ｏデータバッファ／
レジスタ１０４に入力されたデータがＤＲＡＭコア１０
８ａ、１０８ｂに書き込まれる。
【００３０】図３に示すタイミングチャートにおいて
は、（ａ）部の外部クロックＣＬＫの立ち上がりに同期
して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）
部に示す）、このＤＲＡＭコア内のデータが読み出され
る。この場合、まず初めに、ＤＲＡＭコア内のメモリマ
トリックスのローアドレス（Row Address ）が選択さ
れ、所定の遅れ時間（後述のローアドレスアクセス時間
ｔＲＣＤに相当する）が経過した後にコラムアドレス
（Column Address）が選択されてデータの読出動作が開
始される。
は、（ａ）部の外部クロックＣＬＫの立ち上がりに同期
して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）
部に示す）、このＤＲＡＭコア内のデータが読み出され
る。この場合、まず初めに、ＤＲＡＭコア内のメモリマ
トリックスのローアドレス（Row Address ）が選択さ
れ、所定の遅れ時間（後述のローアドレスアクセス時間
ｔＲＣＤに相当する）が経過した後にコラムアドレス
（Column Address）が選択されてデータの読出動作が開
始される。
【００３１】さらに詳しく説明すると、ＳＤＲＡＭから
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性化状態になり、ローアドレ
スに応じたワード線を選択し、この選択されたワード線
上のセル情報をビット線に出力した後に、センスアンプ
にて増幅する。また一方で、上記のローアドレスのアク
セスに関係した部分の動作時間（ローアドレスアクセス
時間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥ
ＡＤ）およびコラムアドレスを入力する。このコラムア
ドレスに従って、選択されたセンスアンプのデータをデ
ータバスに出力した後に、データバスアンプにて増幅
し、データ出力バッファによりさらに増幅することによ
って出力端子にデータＤＱが出力される（（ｃ）部に示
す）。
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性化状態になり、ローアドレ
スに応じたワード線を選択し、この選択されたワード線
上のセル情報をビット線に出力した後に、センスアンプ
にて増幅する。また一方で、上記のローアドレスのアク
セスに関係した部分の動作時間（ローアドレスアクセス
時間ｔＲＣＤ）が経過した後に、リードコマンド（ＲＥ
ＡＤ）およびコラムアドレスを入力する。このコラムア
ドレスに従って、選択されたセンスアンプのデータをデ
ータバスに出力した後に、データバスアンプにて増幅
し、データ出力バッファによりさらに増幅することによ
って出力端子にデータＤＱが出力される（（ｃ）部に示
す）。
【００３２】これら一連の動作は汎用のＤＲＡＭの動作
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
はクロックＣＬＫの周期に等しくなる。ＳＤＲＡＭでの
アクセス時間には３種類あり、いずれもクロックＣＬＫ
の立ち上がり時点を基準にして定義される。図３におい
て、ｔＲＡＣはローアドレスのアクセスに関係した部分
の動作時間を示すローアドレスアクセス時間、ｔＣＡＣ
はコラムアドレスのアクセスに関係した部分の動作時間
を示すコラムアドレスアクセス時間、ｔＡＣはクロック
ＣＬＫからデータ出力までの時間遅れを示すクロックア
クセス時間を示している。上記ＳＤＲＡＭを高速のメモ
リシステムにて使用する場合、コマンドを入力してから
最初にデータが得られるまでの時間を示すｔＲＡＣやｔ
ＣＡＣも重要であるが、データの転送速度を高める上で
は、クロックアクセス時間ｔＡＣも重要である。
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
はクロックＣＬＫの周期に等しくなる。ＳＤＲＡＭでの
アクセス時間には３種類あり、いずれもクロックＣＬＫ
の立ち上がり時点を基準にして定義される。図３におい
て、ｔＲＡＣはローアドレスのアクセスに関係した部分
の動作時間を示すローアドレスアクセス時間、ｔＣＡＣ
はコラムアドレスのアクセスに関係した部分の動作時間
を示すコラムアドレスアクセス時間、ｔＡＣはクロック
ＣＬＫからデータ出力までの時間遅れを示すクロックア
クセス時間を示している。上記ＳＤＲＡＭを高速のメモ
リシステムにて使用する場合、コマンドを入力してから
最初にデータが得られるまでの時間を示すｔＲＡＣやｔ
ＣＡＣも重要であるが、データの転送速度を高める上で
は、クロックアクセス時間ｔＡＣも重要である。
【００３３】さらに、図３において、ｔＯＨは前のサイ
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリ制御システムでは使用することが
できない時間である。
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリ制御システムでは使用することが
できない時間である。
【００３４】上記のデータ不確定時間は、ＳＤＲＡＭの
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、クロッ
クＣＬＫに対してデータが常に所定の位相で出力される
こと、すなわち、クロックアクセス時間ｔＡＣが常に一
定であることが要求される。例えば、データの出力が内
部クロックの立ち上がりに同期して行われることが望ま
しい場合、クロックＣＬＫと内部クロックの位相差が常
に所定の周期分、例えば、３６０度（０度）に保持され
るようにＳＤＲＡＭ内のＤＬＬ回路（Delayed Lock Loo
p の略、クロック位相調整回路の一種）の可変ディレイ
回路の遅延量を設定することが必要である。
特性のばらつきや、温度および電源電圧等の変化により
変動する傾向にある。このような場合でも、正確なタイ
ミングにてデータを誤りなく出力するためには、クロッ
クＣＬＫに対してデータが常に所定の位相で出力される
こと、すなわち、クロックアクセス時間ｔＡＣが常に一
定であることが要求される。例えば、データの出力が内
部クロックの立ち上がりに同期して行われることが望ま
しい場合、クロックＣＬＫと内部クロックの位相差が常
に所定の周期分、例えば、３６０度（０度）に保持され
るようにＳＤＲＡＭ内のＤＬＬ回路（Delayed Lock Loo
p の略、クロック位相調整回路の一種）の可変ディレイ
回路の遅延量を設定することが必要である。
【００３５】図４は、本発明の第１の実施例の構成を示
すブロック図である。なお、これ以降、前述した構成要
素と同様のものについては、同一の参照番号を付して表
すこととする。図４に示す第１の実施例においては、前
述のメモリ制御部２として、複数のＳＤＲＡＭ１１の読
出動作や書込動作に使用される制御信号Ｓc 、アドレス
信号Ａ０〜Ａｍ（ｍは任意の正の整数）およびデータＤ
ＡＴＡの送出および受領を行うメモリ制御装置２０が設
けられている。なお、アドレス信号Ａ０〜Ａｍは、前述
の図１のアドレス信号Ｓa にほぼ対応するものである。
すブロック図である。なお、これ以降、前述した構成要
素と同様のものについては、同一の参照番号を付して表
すこととする。図４に示す第１の実施例においては、前
述のメモリ制御部２として、複数のＳＤＲＡＭ１１の読
出動作や書込動作に使用される制御信号Ｓc 、アドレス
信号Ａ０〜Ａｍ（ｍは任意の正の整数）およびデータＤ
ＡＴＡの送出および受領を行うメモリ制御装置２０が設
けられている。なお、アドレス信号Ａ０〜Ａｍは、前述
の図１のアドレス信号Ｓa にほぼ対応するものである。
【００３６】さらに詳しく説明すると、図４のメモリ制
御装置２０は、データを保存する複数のＳＤＲＡＭ１１
からなる記憶装置を制御するためのＭＰＵ４と、このＭ
ＰＵ４の指示により制御信号Ｓc 、アドレス信号Ａ０〜
ＡｍおよびデータＤＡＴＡをＳＤＲＡＭ１１へそれぞれ
送出するためのシーケンス制御部５０、メモリアドレス
制御部５１およびデータ制御部５２とを備えている。好
ましくは、シーケンス制御部５０、メモリアドレス制御
部５１およびデータ制御部５２の３つの制御ブロック
は、前述のメモリ用信号生成部５（図１）に含まれる。
御装置２０は、データを保存する複数のＳＤＲＡＭ１１
からなる記憶装置を制御するためのＭＰＵ４と、このＭ
ＰＵ４の指示により制御信号Ｓc 、アドレス信号Ａ０〜
ＡｍおよびデータＤＡＴＡをＳＤＲＡＭ１１へそれぞれ
送出するためのシーケンス制御部５０、メモリアドレス
制御部５１およびデータ制御部５２とを備えている。好
ましくは、シーケンス制御部５０、メモリアドレス制御
部５１およびデータ制御部５２の３つの制御ブロック
は、前述のメモリ用信号生成部５（図１）に含まれる。
【００３７】さらに、図４に示す第１の実施例において
は、メモリ制御装置２０内のシーケンス制御部５０およ
びメモリアドレス制御部５１とＳＤＲＡＭ１１との間
に、インタフェース装置３０が挿入される。このインタ
フェース装置３０は、前述のインタフェース手段３とほ
ぼ同じように、クロックＣＬＫに同期した出力バッファ
の機能を有しており、ＳＤＲＡＭ１１を制御するために
メモリ制御装置２０から出力される制御信号Ｓc および
アドレス信号Ａ０〜Ａｍ（すなわち、メモリ制御信号）
を保持し、一定の時間が経過してからＳＤＲＡＭ１１に
送出する。換言すれば、上記インタフェース装置３０
は、ＳＤＲＡＭ１１に供給されるクロックに基づいて動
作し、ＳＤＲＡＭ１１を制御するための全てのメモリ制
御信号（制御信号Ｓc およびアドレス信号Ａ０〜Ａｍ）
を各クロックのクロックサイクルで保持する機能を有す
る。
は、メモリ制御装置２０内のシーケンス制御部５０およ
びメモリアドレス制御部５１とＳＤＲＡＭ１１との間
に、インタフェース装置３０が挿入される。このインタ
フェース装置３０は、前述のインタフェース手段３とほ
ぼ同じように、クロックＣＬＫに同期した出力バッファ
の機能を有しており、ＳＤＲＡＭ１１を制御するために
メモリ制御装置２０から出力される制御信号Ｓc および
アドレス信号Ａ０〜Ａｍ（すなわち、メモリ制御信号）
を保持し、一定の時間が経過してからＳＤＲＡＭ１１に
送出する。換言すれば、上記インタフェース装置３０
は、ＳＤＲＡＭ１１に供給されるクロックに基づいて動
作し、ＳＤＲＡＭ１１を制御するための全てのメモリ制
御信号（制御信号Ｓc およびアドレス信号Ａ０〜Ａｍ）
を各クロックのクロックサイクルで保持する機能を有す
る。
【００３８】ついで、図４のメモリ制御装置２０の概略
的な動作を説明する。メモリ制御装置２０内のＭＰＵ４
よりＳＤＲＡＭ１１へのアクセスが要求されると、メモ
リアドレス制御部５１は、アドレスバスからのアドレス
信号Ａ０〜Ａｍをデコードし、ローアドレスおよびコラ
ムアドレスを生成する（図４の（１））。さらに、シー
ケンス制御部５０は、メモリアドレス制御部５１にて生
成したローアドレスおよびコラムアドレスを出力するタ
イミングを指示し、インタフェース装置３０に対し当該
ローアドレスおよびコラムアドレスを出力すると共にＳ
ＤＲＡＭ制御用の制御信号Ｓc を出力する。（図４の
（２））。
的な動作を説明する。メモリ制御装置２０内のＭＰＵ４
よりＳＤＲＡＭ１１へのアクセスが要求されると、メモ
リアドレス制御部５１は、アドレスバスからのアドレス
信号Ａ０〜Ａｍをデコードし、ローアドレスおよびコラ
ムアドレスを生成する（図４の（１））。さらに、シー
ケンス制御部５０は、メモリアドレス制御部５１にて生
成したローアドレスおよびコラムアドレスを出力するタ
イミングを指示し、インタフェース装置３０に対し当該
ローアドレスおよびコラムアドレスを出力すると共にＳ
ＤＲＡＭ制御用の制御信号Ｓc を出力する。（図４の
（２））。
【００３９】さらに、ＳＤＲＡＭ制御用の制御信号Ｓc
を受領したインタフェース装置３０は、後述の図７のタ
イミングチャートに示すように、１クロックサイクルの
後にメモリ制御装置２０からの制御信号をＳＤＲＡＭ１
１に送出する（図４の（３））。さらに、インタフェー
ス装置３０からの制御信号を受領したＳＤＲＡＭ１１
は、ＳＤＲＡＭ固有のレイテンシを経過した後、ＳＤＲ
ＡＭに保存されているＳＤＲＡＭデータをメモリ制御装
置２０に送出する（図４の（４））。
を受領したインタフェース装置３０は、後述の図７のタ
イミングチャートに示すように、１クロックサイクルの
後にメモリ制御装置２０からの制御信号をＳＤＲＡＭ１
１に送出する（図４の（３））。さらに、インタフェー
ス装置３０からの制御信号を受領したＳＤＲＡＭ１１
は、ＳＤＲＡＭ固有のレイテンシを経過した後、ＳＤＲ
ＡＭに保存されているＳＤＲＡＭデータをメモリ制御装
置２０に送出する（図４の（４））。
【００４０】さらに、メモリ制御装置２０内のデータ制
御部５２は、シーケンス制御部５０からの指示により、
ＳＤＲＡＭ固有のレイテンシに対して１クロックサイク
ル遅れたタイミングで、データの取り込みを行う（図４
の（５））。さらに、データ制御部５２は、データバス
を通して、ＳＤＲＡＭ１１から受領したデータ（ここで
は、ＤＡＴＡと表す）をＭＰＵ４に送出する（図４の
（６））。
御部５２は、シーケンス制御部５０からの指示により、
ＳＤＲＡＭ固有のレイテンシに対して１クロックサイク
ル遅れたタイミングで、データの取り込みを行う（図４
の（５））。さらに、データ制御部５２は、データバス
を通して、ＳＤＲＡＭ１１から受領したデータ（ここで
は、ＤＡＴＡと表す）をＭＰＵ４に送出する（図４の
（６））。
【００４１】上記の第１の実施例では、インタフェース
装置３０は、ＳＤＲＡＭ１１に供給されるクロックと同
一の周波数で動作させることにより、各種のメモリ制御
信号間のスキューの調整が容易に行われる。これらのメ
モリ制御信号およびデータを送出したり受領したりする
メモリ制御装置２０は、メモリ制御信号がＳＤＲＡＭ１
１へ伝達されるまでに生じる上記メモリ制御信号の遅延
時間、およびＳＤＲＡＭ固有のレイテンシ以外に、イン
タフェース装置３０により生じるメモリ制御信号の遅延
時間も考慮しながら、ＳＤＲＡＭ１１に対するアクセス
を行う。メモリ制御装置２０とＳＤＲＡＭ１１との間に
挿入されるインタフェース装置３０により生じるメモリ
制御信号の遅延は、ＳＤＲＡＭに対しデータの送受を行
うメモリ制御装置側でメモリ制御信号を１クロック分早
く送り出すことにより補償される。
装置３０は、ＳＤＲＡＭ１１に供給されるクロックと同
一の周波数で動作させることにより、各種のメモリ制御
信号間のスキューの調整が容易に行われる。これらのメ
モリ制御信号およびデータを送出したり受領したりする
メモリ制御装置２０は、メモリ制御信号がＳＤＲＡＭ１
１へ伝達されるまでに生じる上記メモリ制御信号の遅延
時間、およびＳＤＲＡＭ固有のレイテンシ以外に、イン
タフェース装置３０により生じるメモリ制御信号の遅延
時間も考慮しながら、ＳＤＲＡＭ１１に対するアクセス
を行う。メモリ制御装置２０とＳＤＲＡＭ１１との間に
挿入されるインタフェース装置３０により生じるメモリ
制御信号の遅延は、ＳＤＲＡＭに対しデータの送受を行
うメモリ制御装置側でメモリ制御信号を１クロック分早
く送り出すことにより補償される。
【００４２】好ましくは、本発明のメモリ制御方法は、
上記の第１の実施例に係るメモリ制御システムを動作さ
せることにより実現される。このようなメモリ制御方法
においては、クロック同期式のＳＤＲＡＭを制御するた
めにメモリ制御装置から出力されるメモリ制御信号をイ
ンタフェース装置に保持し、予め定められた時間が経過
してから上記ＳＤＲＡＭに送出し、上記メモリ制御信号
が上記ＳＤＲＡＭへ伝達されるまでに生じる上記メモリ
制御信号の遅延時間（インタフェース装置内のレジスタ
やフリップフロップ等により生じるメモリ制御信号の遅
延時間も含む）を、予め考慮して上記ＳＤＲＡＭに対す
るアクセスを行うようにしている。
上記の第１の実施例に係るメモリ制御システムを動作さ
せることにより実現される。このようなメモリ制御方法
においては、クロック同期式のＳＤＲＡＭを制御するた
めにメモリ制御装置から出力されるメモリ制御信号をイ
ンタフェース装置に保持し、予め定められた時間が経過
してから上記ＳＤＲＡＭに送出し、上記メモリ制御信号
が上記ＳＤＲＡＭへ伝達されるまでに生じる上記メモリ
制御信号の遅延時間（インタフェース装置内のレジスタ
やフリップフロップ等により生じるメモリ制御信号の遅
延時間も含む）を、予め考慮して上記ＳＤＲＡＭに対す
るアクセスを行うようにしている。
【００４３】図５は、図４のインタフェース回路の具体
的な構成を示す回路ブロック図である。ここでは、イン
タフェース装置３０として、第１〜第４のフリップフロ
ップ（ＦＦ）３１〜３４からなる複数のフリップフロッ
プを使用した例を示すこととする。図５においては、Ｓ
ＤＲＡＭを制御するためのメモリ制御装置として、ＳＤ
ＲＡＭ制御装置（ＳＤＲＡＭコントローラ）２２が設け
られ、このＳＤＲＡＭ制御装置２２に対し複数のＳＤＲ
ＡＭ１１が接続されている。このＳＤＲＡＭ制御装置２
２とＳＤＲＡＭ１１との間で、ＳＤＲＡＭ制御装置２２
にて生成されるクロックＣＬＫに同期してＳＤＲＡＭデ
ータＳＤＱ（例えば、６４ビット（Ｂｉｔ）のデータ幅
を有するＳＤＲＡＭデータＳＤＱ［００：１５］、ＳＤ
Ｑ［１６：３１］、ＳＤＱ［３２：４７］、ＳＤＱ［４
８：６４］）の入出力が行われる。
的な構成を示す回路ブロック図である。ここでは、イン
タフェース装置３０として、第１〜第４のフリップフロ
ップ（ＦＦ）３１〜３４からなる複数のフリップフロッ
プを使用した例を示すこととする。図５においては、Ｓ
ＤＲＡＭを制御するためのメモリ制御装置として、ＳＤ
ＲＡＭ制御装置（ＳＤＲＡＭコントローラ）２２が設け
られ、このＳＤＲＡＭ制御装置２２に対し複数のＳＤＲ
ＡＭ１１が接続されている。このＳＤＲＡＭ制御装置２
２とＳＤＲＡＭ１１との間で、ＳＤＲＡＭ制御装置２２
にて生成されるクロックＣＬＫに同期してＳＤＲＡＭデ
ータＳＤＱ（例えば、６４ビット（Ｂｉｔ）のデータ幅
を有するＳＤＲＡＭデータＳＤＱ［００：１５］、ＳＤ
Ｑ［１６：３１］、ＳＤＱ［３２：４７］、ＳＤＱ［４
８：６４］）の入出力が行われる。
【００４４】さらに、図５のＳＤＲＡＭ制御装置２２に
おいては、クロックＣＬＫ以外に、ＳＤＲＡＭ１１を制
御するための各種のＳＤＲＡＭ制御信号が生成され、イ
ンタフェース装置３０に送出される。ここでは、上記の
各種のＳＤＲＡＭ制御信号として、アドレス信号ＡＤ
Ｒ、ローアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、バンクアドレス信号ＢＡ、チップセレクト信号／
ＣＳ、クロックイネーブル信号ＣＫＥおよびデータマス
ク信号ＤＱＭが生成される。
おいては、クロックＣＬＫ以外に、ＳＤＲＡＭ１１を制
御するための各種のＳＤＲＡＭ制御信号が生成され、イ
ンタフェース装置３０に送出される。ここでは、上記の
各種のＳＤＲＡＭ制御信号として、アドレス信号ＡＤ
Ｒ、ローアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、バンクアドレス信号ＢＡ、チップセレクト信号／
ＣＳ、クロックイネーブル信号ＣＫＥおよびデータマス
ク信号ＤＱＭが生成される。
【００４５】ここで、各種のＳＤＲＡＭ制御信号の中の
ある一つの信号、例えば、コラムアドレスストローブ信
号／ＣＡＳに着目する。ＳＤＲＡＭ制御装置２２から出
力されるコラムアドレスストローブ信号／ＣＡＳは、第
１〜第４のフリップフロップ３１〜３４から構成される
インタフェース装置３０に入力される。このインタフェ
ース装置３０内では、４つのＤ形フリップフロップ（Ｄ
−ＦＦ）からなる第１〜第４のフリップフロップ３１〜
３４の各々のＤ入力端子にコラムアドレスストローブ信
号／ＣＡＳが入力され、クロック入力端子ＣＫから入力
されるクロックＣＬＫに同期してコラムアドレスストロ
ーブ信号／ＣＡＳが保持される。さらに、１クロックサ
イクルの後に、各Ｄ−ＦＦのＱ出力端子からのＱ出力と
してコラムアドレスストローブ信号／ＣＡＳが出力され
る。上記のような構成のインタフェース装置では、ＳＤ
ＲＡＭ制御装置２２から出力される全てのＳＤＲＡＭ制
御信号について、上記のコラムアドレスストローブ信号
／ＣＡＳと同じように取り扱うこととする。
ある一つの信号、例えば、コラムアドレスストローブ信
号／ＣＡＳに着目する。ＳＤＲＡＭ制御装置２２から出
力されるコラムアドレスストローブ信号／ＣＡＳは、第
１〜第４のフリップフロップ３１〜３４から構成される
インタフェース装置３０に入力される。このインタフェ
ース装置３０内では、４つのＤ形フリップフロップ（Ｄ
−ＦＦ）からなる第１〜第４のフリップフロップ３１〜
３４の各々のＤ入力端子にコラムアドレスストローブ信
号／ＣＡＳが入力され、クロック入力端子ＣＫから入力
されるクロックＣＬＫに同期してコラムアドレスストロ
ーブ信号／ＣＡＳが保持される。さらに、１クロックサ
イクルの後に、各Ｄ−ＦＦのＱ出力端子からのＱ出力と
してコラムアドレスストローブ信号／ＣＡＳが出力され
る。上記のような構成のインタフェース装置では、ＳＤ
ＲＡＭ制御装置２２から出力される全てのＳＤＲＡＭ制
御信号について、上記のコラムアドレスストローブ信号
／ＣＡＳと同じように取り扱うこととする。
【００４６】図５のインタフェース装置３０は、複数の
Ｄ−ＦＦ等のフリップフロップを使用して構成している
が、複数のレジスタを使用して構成することも可能であ
る。このようなレジスタを使用してインタフェース装置
３０を構成した場合も、複数のフリップフロップを使用
した場合と同じように、ＳＤＲＡＭ制御信号を一旦保持
してから１クロックサイクルの後に、ＳＤＲＡＭに送出
することが可能になる。
Ｄ−ＦＦ等のフリップフロップを使用して構成している
が、複数のレジスタを使用して構成することも可能であ
る。このようなレジスタを使用してインタフェース装置
３０を構成した場合も、複数のフリップフロップを使用
した場合と同じように、ＳＤＲＡＭ制御信号を一旦保持
してから１クロックサイクルの後に、ＳＤＲＡＭに送出
することが可能になる。
【００４７】上記のインタフェース装置３０内のフリッ
プフロップまたはレジスタは、ＳＤＲＡＭ制御装置２２
の最大駆動能力を超えない範囲の数のＳＤＲＡＭを接続
することができる。図５では、ＳＤＲＡＭ制御装置２０
の最大駆動能力を４までとし、かつ、レジスタの入力負
荷容量を１としている。インタフェース手段３の最大駆
動能力を４と仮定すると、１つの出力バッファに接続で
きるＳＤＲＡＭの数は４となる。したがって、メモリ制
御部２が駆動することが可能なメモリの総数は４×４＝
１６となり、従来の第１例の場合の約４倍の容量を実現
することが可能になる。
プフロップまたはレジスタは、ＳＤＲＡＭ制御装置２２
の最大駆動能力を超えない範囲の数のＳＤＲＡＭを接続
することができる。図５では、ＳＤＲＡＭ制御装置２０
の最大駆動能力を４までとし、かつ、レジスタの入力負
荷容量を１としている。インタフェース手段３の最大駆
動能力を４と仮定すると、１つの出力バッファに接続で
きるＳＤＲＡＭの数は４となる。したがって、メモリ制
御部２が駆動することが可能なメモリの総数は４×４＝
１６となり、従来の第１例の場合の約４倍の容量を実現
することが可能になる。
【００４８】Ｎサイクル目のクロックＣＬＫにてフリッ
プフロップ等に保持されたＳＤＲＡＭ制御信号は、例え
ば（Ｎ＋１）サイクル目のクロックでフリップフロップ
等から出力される。フリップフロップの最大駆動能力が
４、ＳＤＲＡＭの負荷容量が１と仮定すると、フリップ
フロップに接続可能なＳＤＲＡＭの数は４となり、最終
的にＳＤＲＡＭ制御装置２２に接続できるＳＤＲＡＭの
総数は１６となる。例えば、メモリ制御システム用のＳ
ＤＲＡＭの品種として６４メガビット品を使用し、６４
ビットのデータ幅を有するメモリ空間を実現しようとし
た場合、このメモリ空間全体の容量は、 ６４メガビット×１６＝１０２４メガビット＝１２８メ
ガバイト となる。インタフェース装置の駆動能力と入力負荷との
関係にもよるが、上記の仮定では、本発明の第１の実施
例の構成によって、従来の構成（前述のように、図９の
構成では３２メガバイト）の４倍のＳＤＲＡＭの容量を
実現することが可能になる。
プフロップ等に保持されたＳＤＲＡＭ制御信号は、例え
ば（Ｎ＋１）サイクル目のクロックでフリップフロップ
等から出力される。フリップフロップの最大駆動能力が
４、ＳＤＲＡＭの負荷容量が１と仮定すると、フリップ
フロップに接続可能なＳＤＲＡＭの数は４となり、最終
的にＳＤＲＡＭ制御装置２２に接続できるＳＤＲＡＭの
総数は１６となる。例えば、メモリ制御システム用のＳ
ＤＲＡＭの品種として６４メガビット品を使用し、６４
ビットのデータ幅を有するメモリ空間を実現しようとし
た場合、このメモリ空間全体の容量は、 ６４メガビット×１６＝１０２４メガビット＝１２８メ
ガバイト となる。インタフェース装置の駆動能力と入力負荷との
関係にもよるが、上記の仮定では、本発明の第１の実施
例の構成によって、従来の構成（前述のように、図９の
構成では３２メガバイト）の４倍のＳＤＲＡＭの容量を
実現することが可能になる。
【００４９】図６は、本発明の第２の実施例の構成を示
す回路ブロック図である。ここでは、メモリ制御装置２
０の内部に、通常モード（図６の（ａ））またはインタ
フェースモード（図６の（ｂ））のいずれか一方の動作
モードを設定するための動作設定レジスタ６を設けてい
る点が、前述の第１の実施例（図４）の場合と異なる。
す回路ブロック図である。ここでは、メモリ制御装置２
０の内部に、通常モード（図６の（ａ））またはインタ
フェースモード（図６の（ｂ））のいずれか一方の動作
モードを設定するための動作設定レジスタ６を設けてい
る点が、前述の第１の実施例（図４）の場合と異なる。
【００５０】この動作設定レジスタ６以外のメモリ制御
装置２０の構成、およびインタフェース装置３０の構成
（図６の（ｂ）のみ）は、前述の第１の実施例（図４）
の場合と同じなので、ここでは、その詳細な説明を省略
することとする。図６の動作設定レジスタ６の内容はシ
ーケンス制御部５０に伝えられ、下記のような動作が実
現される。
装置２０の構成、およびインタフェース装置３０の構成
（図６の（ｂ）のみ）は、前述の第１の実施例（図４）
の場合と同じなので、ここでは、その詳細な説明を省略
することとする。図６の動作設定レジスタ６の内容はシ
ーケンス制御部５０に伝えられ、下記のような動作が実
現される。
【００５１】図６の（ａ）に示すように、大容量のＳＤ
ＲＡＭの構成を使用する必要がないメモリ制御システム
では、インタフェース装置３０が設けられていないこと
を示すために、上記の動作設定レジスタ６を「通常モー
ド」に設定する。この通常モードでは、データの入出力
タイミングは、ＳＤＲＡＭ１１のレイテンシのみを考慮
したタイミングで行う。すなわち、この場合は、コラム
アドレスストローブ信号／ＣＡＳ等のＳＤＲＡＭ制御信
号の送出からデータの送受信までに要する時間を、ＳＤ
ＲＡＭ１１が持つレイテンシのみとするようになってい
る。
ＲＡＭの構成を使用する必要がないメモリ制御システム
では、インタフェース装置３０が設けられていないこと
を示すために、上記の動作設定レジスタ６を「通常モー
ド」に設定する。この通常モードでは、データの入出力
タイミングは、ＳＤＲＡＭ１１のレイテンシのみを考慮
したタイミングで行う。すなわち、この場合は、コラム
アドレスストローブ信号／ＣＡＳ等のＳＤＲＡＭ制御信
号の送出からデータの送受信までに要する時間を、ＳＤ
ＲＡＭ１１が持つレイテンシのみとするようになってい
る。
【００５２】また一方で、図６の（ｂ）に示すように、
大容量のＳＤＲＡＭの構成が必要であるメモリ制御シス
テムでは、インタフェース装置３０が設けられているこ
とを示すために、上記の動作設定レジスタ６を「インタ
フェースモード」に設定する。インタフェース装置３０
が、前述の図５に示したようなフリップフロップにより
構成されている場合には、ＳＤＲＡＭのレイテンシに対
し１クロックサイクル遅れたタイミングでデータの入出
力を行う。すなわち、この場合は、コラムアドレススト
ローブ信号／ＣＡＳ等のメモリ制御信号の送出からデー
タの送受信までに要する時間を、インタフェース装置に
より生じる遅延時間にＳＤＲＡＭのレイテンシを加えた
時間とするようになっている。
大容量のＳＤＲＡＭの構成が必要であるメモリ制御シス
テムでは、インタフェース装置３０が設けられているこ
とを示すために、上記の動作設定レジスタ６を「インタ
フェースモード」に設定する。インタフェース装置３０
が、前述の図５に示したようなフリップフロップにより
構成されている場合には、ＳＤＲＡＭのレイテンシに対
し１クロックサイクル遅れたタイミングでデータの入出
力を行う。すなわち、この場合は、コラムアドレススト
ローブ信号／ＣＡＳ等のメモリ制御信号の送出からデー
タの送受信までに要する時間を、インタフェース装置に
より生じる遅延時間にＳＤＲＡＭのレイテンシを加えた
時間とするようになっている。
【００５３】図６の第２の実施例では、動作設定レジス
タにより動作モードの切り替えを行っているが、外部ピ
ンを利用して動作モードを設定することも可能である。
好ましくは、本発明のメモリ制御方法は、上記の第２の
実施例に係るメモリ制御システムを動作させることによ
っても実現される。このようなメモリ制御方法において
は、メモリ制御信号を保持するためのインタフェース装
置の有無を、メモリ制御装置の動作モード設定により決
定し、上記メモリ制御信号の送出からデータの送受信ま
での時間を、ＳＤＲＡＭが持つレイテンシのみとする
か、または上記インタフェース装置により生じる遅延時
間にＳＤＲＡＭのレイテンシを加えた時間とするかを選
択するようにしている。
タにより動作モードの切り替えを行っているが、外部ピ
ンを利用して動作モードを設定することも可能である。
好ましくは、本発明のメモリ制御方法は、上記の第２の
実施例に係るメモリ制御システムを動作させることによ
っても実現される。このようなメモリ制御方法において
は、メモリ制御信号を保持するためのインタフェース装
置の有無を、メモリ制御装置の動作モード設定により決
定し、上記メモリ制御信号の送出からデータの送受信ま
での時間を、ＳＤＲＡＭが持つレイテンシのみとする
か、または上記インタフェース装置により生じる遅延時
間にＳＤＲＡＭのレイテンシを加えた時間とするかを選
択するようにしている。
【００５４】図７は、本発明のメモリ制御システムに係
る実施例の読出動作を説明するためのタイミングチャー
トである。前述のインタフェース装置（図４）を使用し
た場合、メモリ制御装置がコマンドを出力してからメモ
リ制御信号（ここでは、ある一つのメモリ制御信号に着
目する）がＳＤＲＡＭ等のメモリに到達するまでに１ク
ロックサイクルを要する。この場合に、メモリ制御装置
から出力されるメモリ制御信号とデータの読出動作時の
データ入出力との関係を示す。ただし、ここでは、各種
のメモリ制御信号の中のある一つのメモリ制御信号、例
えば、コラムアドレスストローブ信号／ＣＡＳに着目し
てデータの読出動作を説明することとする。
る実施例の読出動作を説明するためのタイミングチャー
トである。前述のインタフェース装置（図４）を使用し
た場合、メモリ制御装置がコマンドを出力してからメモ
リ制御信号（ここでは、ある一つのメモリ制御信号に着
目する）がＳＤＲＡＭ等のメモリに到達するまでに１ク
ロックサイクルを要する。この場合に、メモリ制御装置
から出力されるメモリ制御信号とデータの読出動作時の
データ入出力との関係を示す。ただし、ここでは、各種
のメモリ制御信号の中のある一つのメモリ制御信号、例
えば、コラムアドレスストローブ信号／ＣＡＳに着目し
てデータの読出動作を説明することとする。
【００５５】図７に示す読出動作（ＲＥＡＤ）において
は、メモリ制御信号の一つであるコラムアドレスストロ
ーブ信号／ＣＡＳが、クロックＣＬＫ（図７の（ａ））
に同期してメモリ制御装置から出力される（図７の
（ｂ））。さらに、メモリ制御装置から出力されるコラ
ムアドレスストローブ信号／ＣＡＳは、インタフェース
装置内のフリップフロップやレジスタ等に保持される。
フリップフロップやレジスタ等に保持されたメモリ制御
信号は、例えば１クロックサイクル後に出力されてＳＤ
ＲＡＭに送出される（図７の（ｃ））。
は、メモリ制御信号の一つであるコラムアドレスストロ
ーブ信号／ＣＡＳが、クロックＣＬＫ（図７の（ａ））
に同期してメモリ制御装置から出力される（図７の
（ｂ））。さらに、メモリ制御装置から出力されるコラ
ムアドレスストローブ信号／ＣＡＳは、インタフェース
装置内のフリップフロップやレジスタ等に保持される。
フリップフロップやレジスタ等に保持されたメモリ制御
信号は、例えば１クロックサイクル後に出力されてＳＤ
ＲＡＭに送出される（図７の（ｃ））。
【００５６】上記の読出動作では、コラムアドレススト
ローブ信号／ＣＡＳに対するＳＤＲＡＭのレイテンシ
（すなわち、ＣＡＳレイテンシ）が３クロックサイクル
である場合、メモリ制御装置がコマンドを出力してから
「ＣＡＳレイテンシ＋１」の遅延時間後、すなわち、４
クロックサイクル後に、データＤＡＴＡがＳＤＲＡＭか
ら出力される（図７の（ｄ））。
ローブ信号／ＣＡＳに対するＳＤＲＡＭのレイテンシ
（すなわち、ＣＡＳレイテンシ）が３クロックサイクル
である場合、メモリ制御装置がコマンドを出力してから
「ＣＡＳレイテンシ＋１」の遅延時間後、すなわち、４
クロックサイクル後に、データＤＡＴＡがＳＤＲＡＭか
ら出力される（図７の（ｄ））。
【００５７】要約すれば、クロック同期式のＳＤＲＡＭ
に到達するメモリ制御信号は、メモリ制御装置が当該メ
モリ制御信号を出力してから、インタフェース装置のフ
リップフロップやレジスタ等により遅れたものとなる。
さらに、ＳＤＲＡＭは、当該メモリ制御信号を受けてか
ら、ＳＤＲＡＭが持つレイテンシを経過した後に、デー
タの送受の動作を開始する。メモリ制御装置がメモリ制
御信号を送出してから、ＳＤＲＡＭのデータを受領する
か、またはＳＤＲＡＭにデータを送出するまでの時間
は、「レイテンシ＋１」となる。
に到達するメモリ制御信号は、メモリ制御装置が当該メ
モリ制御信号を出力してから、インタフェース装置のフ
リップフロップやレジスタ等により遅れたものとなる。
さらに、ＳＤＲＡＭは、当該メモリ制御信号を受けてか
ら、ＳＤＲＡＭが持つレイテンシを経過した後に、デー
タの送受の動作を開始する。メモリ制御装置がメモリ制
御信号を送出してから、ＳＤＲＡＭのデータを受領する
か、またはＳＤＲＡＭにデータを送出するまでの時間
は、「レイテンシ＋１」となる。
【００５８】図８は、本発明のメモリ制御システムに係
る実施例の書込動作を説明するためのタイミングチャー
トである。前述のインタフェース装置（図４）を使用し
た場合に、メモリ制御装置から出力されるメモリ制御信
号とデータの書込動作時のデータ入出力との関係を示
す。ただし、ここでも、各種のメモリ制御信号の中のあ
る一つのメモリ制御信号、例えば、コラムアドレススト
ローブ信号／ＣＡＳに着目してデータの書込動作を説明
することとする。
る実施例の書込動作を説明するためのタイミングチャー
トである。前述のインタフェース装置（図４）を使用し
た場合に、メモリ制御装置から出力されるメモリ制御信
号とデータの書込動作時のデータ入出力との関係を示
す。ただし、ここでも、各種のメモリ制御信号の中のあ
る一つのメモリ制御信号、例えば、コラムアドレススト
ローブ信号／ＣＡＳに着目してデータの書込動作を説明
することとする。
【００５９】図８に示す書込動作（ＷＲＩＴＥ）におい
ても、前述の読出動作の場合と同じように、メモリ制御
信号の一つであるコラムアドレスストローブ信号／ＣＡ
Ｓが、クロックＣＬＫ（図８の（ａ））に同期してメモ
リ制御装置から出力される（図８の（ｂ））。上記の書
込動作では、一般的なＳＤＲＡＭのレイテンシ（ＣＡＳ
レイテンシも含む）は０であるが、この場合は、インタ
フェース装置を用いているために、メモリ制御装置がコ
マンドを発行してから、書込データがＳＤＲＡＭに入力
されるまでに１クロックサイクル待つ必要がある（図８
の（ｃ）、（ｄ））。
ても、前述の読出動作の場合と同じように、メモリ制御
信号の一つであるコラムアドレスストローブ信号／ＣＡ
Ｓが、クロックＣＬＫ（図８の（ａ））に同期してメモ
リ制御装置から出力される（図８の（ｂ））。上記の書
込動作では、一般的なＳＤＲＡＭのレイテンシ（ＣＡＳ
レイテンシも含む）は０であるが、この場合は、インタ
フェース装置を用いているために、メモリ制御装置がコ
マンドを発行してから、書込データがＳＤＲＡＭに入力
されるまでに１クロックサイクル待つ必要がある（図８
の（ｃ）、（ｄ））。
【００６０】
【発明の効果】以上説明したように、本発明のメモリ制
御システムおよびメモリ制御方法によれば、第１に、メ
モリ制御装置から出力されるメモリ制御信号をクロック
に同期したインタフェース装置内に保持し、所定の時間
が経過してからメモリに送出すると共に、メモリ制御信
号がメモリへ伝達されるまでに生じるメモリ制御信号の
遅延時間を、予め考慮してメモリへのアクセスを行って
いるので、ＳＤＲＡＭ等のクロック同期式のメモリの数
を増加させて大容量のメモリ空間を構成すると共に、メ
モリ制御信号間のスキューの調整が容易になってＳＤＲ
ＡＭ等のメモリを高速アクセスにて動作させることが可
能になる。
御システムおよびメモリ制御方法によれば、第１に、メ
モリ制御装置から出力されるメモリ制御信号をクロック
に同期したインタフェース装置内に保持し、所定の時間
が経過してからメモリに送出すると共に、メモリ制御信
号がメモリへ伝達されるまでに生じるメモリ制御信号の
遅延時間を、予め考慮してメモリへのアクセスを行って
いるので、ＳＤＲＡＭ等のクロック同期式のメモリの数
を増加させて大容量のメモリ空間を構成すると共に、メ
モリ制御信号間のスキューの調整が容易になってＳＤＲ
ＡＭ等のメモリを高速アクセスにて動作させることが可
能になる。
【００６１】本発明のメモリ制御システムおよびメモリ
制御方法によれば、第２に、メモリ制御装置の動作モー
ドを切り替えることによってインタフェース装置の有無
を決定し、大容量のＳＤＲＡＭの構成を使用することが
必要な場合のみインタフェース装置を使用してメモリ制
御装置の最大駆動能力を高めることができるので、クロ
ックに同期したインタフェース装置をより有効に利用す
ることが可能になる。
制御方法によれば、第２に、メモリ制御装置の動作モー
ドを切り替えることによってインタフェース装置の有無
を決定し、大容量のＳＤＲＡＭの構成を使用することが
必要な場合のみインタフェース装置を使用してメモリ制
御装置の最大駆動能力を高めることができるので、クロ
ックに同期したインタフェース装置をより有効に利用す
ることが可能になる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明のメモリ制御システムに使用されるシン
クロナスＤＲＡＭの概略的構成を示すブロック図であ
る。
クロナスＤＲＡＭの概略的構成を示すブロック図であ
る。
【図３】図２のシンクロナスＤＲＡＭの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の第１の実施例の構成を示す回路ブロッ
ク図である。
ク図である。
【図５】図４のインタフェース回路の具体的な構成を示
す回路ブロック図である。
す回路ブロック図である。
【図６】本発明の第２の実施例の構成を示す回路ブロッ
ク図である。
ク図である。
【図７】本発明のメモリ制御システムに係る実施例の読
出動作を説明するためのタイミングチャートである。
出動作を説明するためのタイミングチャートである。
【図８】本発明のメモリ制御システムに係る実施例の書
込動作を説明するためのタイミングチャートである。
込動作を説明するためのタイミングチャートである。
【図９】従来のメモリ制御システムの第１の構成例を示
す回路ブロック図である。
す回路ブロック図である。
【図１０】従来のメモリ制御システムの第２の構成例を
示す回路ブロック図である。
示す回路ブロック図である。
１…記憶装置 ２…メモリ制御部 ３…インタフェース手段 ４…ＭＰＵ ５…メモリ用信号生成部 ６…動作設定レジスタ １０…メモリ １１…ＳＤＲＡＭ ２０…メモリ制御装置 ２２…ＳＤＲＡＭ制御装置 ３０…インタフェース装置 ３１〜３４…第１〜第４のフリップフロップ ５０…シーケンス制御部 ５１…メモリアドレス制御部 ５２…データ制御部 ２００…ＳＤＲＡＭ制御装置 ３００…バッファ
Claims (4)
- 【請求項１】 メモリ制御部により制御されるクロック
同期式のメモリを使用したメモリ制御システムにおい
て、 前記メモリを制御するために前記メモリ制御部から出力
されるメモリ制御信号を保持し、予め定められた時間が
経過してから前記メモリに送出するためのクロックに同
期した出力バッファとして機能するインタフェース手段
を備え、 該インタフェース手段により生じ、かつ、前記メモリ制
御信号が前記メモリへ伝達されるまでに生じる前記メモ
リ制御信号の遅延時間を、予め考慮して前記メモリに対
するアクセスを行うことを特徴とするメモリ制御システ
ム。 - 【請求項２】 前記メモリ制御信号を保持するための前
記インタフェース手段の有無を、前記メモリ制御部の動
作モード設定により決定することができる機能を有して
おり、前記メモリ制御信号の送出からデータの送受信ま
での時間を、前記メモリが持つレイテンシのみとする
か、または前記インタフェース手段により生じる前記遅
延時間に前記メモリのレイテンシを加えた時間とするか
を選択することが可能である請求項１記載のメモリ制御
システム。 - 【請求項３】 クロック同期式のメモリを制御するため
のメモリ制御方法であって、 前記メモリを制御するためにメモリ制御部から出力され
るメモリ制御信号を、クロックに同期したインタフェー
ス手段に保持し、予め定められた時間が経過してから前
記メモリに送出し、 前記メモリ制御信号が前記メモリへ伝達されるまでに生
じる前記メモリ制御信号の遅延時間を、予め考慮して前
記メモリに対するアクセスを行うことを特徴とするメモ
リ制御方法。 - 【請求項４】 前記メモリ制御信号を保持するための前
記インタフェース手段の有無が、前記メモリ制御部の動
作モード設定により決定され、前記メモリ制御信号の送
出からデータの送受信までの時間を、前記メモリが持つ
レイテンシのみとするか、または前記インタフェース手
段により生じる前記遅延時間に前記メモリのレイテンシ
を加えた時間とするかを選択することが可能である請求
項３記載のメモリ制御方法。
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