KR100615413B1 - 반도체 메모리 - Google Patents

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KR100615413B1
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 입력 신호의 입력 회로가 칩 인에이블 신호로 제어되는 클록 동기식 반도체 메모리에 있어서, 입력 회로에서 수신된 입력 신호를 확실하게 래치 회로로 래치하는 것을 목적으로 한다.
래치 신호 생성 회로(32)는 칩 인에이블 신호(/CE)를 지연시킨 지연 칩 인에이블 신호의 활성화 타이밍 및 클록 신호(CLK)의 천이 타이밍 중 느린 타이밍에 동기하여 래치 신호(ALATZ)를 생성한다. 래치 회로(34)는 신호 입력 버퍼(18)로 수신된 입력 신호(ADD)를 래치 신호(ALATZ)에 동기하여 래치한다. 입력 신호(ADD)의 클록 신호(CLK)에 대한 셋업 시간에 따라 래치 신호(ALATZ)의 생성 타이밍을 변경함으로써 스탠바이 전류의 삭감과, 셋업 부족에 의한 입력 신호(ADD)의 래치 오류에 의한 반도체 메모리의 오동작의 방지를 양립할 수 있다.

Description

반도체 메모리 {SEMICONDUCTOR MEMORY}
도 1은 본 발명의 반도체 메모리의 일 실시예를 도시한 블록도.
도 2는 도 1에 도시된 래치 신호 생성 회로의 상세한 내용을 도시한 회로도.
도 3은 도 2에 도시된 래치 신호 생성 회로의 동작을 도시한 타이밍도.
도 4는 도 2에 도시된 래치 신호 생성 회로(32)의 다른 동작을 도시한 타이밍도.
도 5는 셋업 시간 및 홀드 시간의 변화를 도시한 타이밍도.
도 6은 액세스 동작을 시작할 때까지의 의사 SRAM의 동작을 도시한 타이밍도.
도 7은 액세스 동작을 시작할 때까지의 의사 SRAM의 다른 동작을 도시한 타이밍도.
도 8은 의사 SRAM에 본 발명을 적용하기 전의 문제점을 도시한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10, 12, 14, 16, 18 : 입력 버퍼
20 : 데이터 입출력 회로
22 : 커맨드 디코더
24 : 재정 회로
26 : 코어 제어 회로
28 : 리프레시 타이머
30 : 리프레시 카운터
32 : 래치 신호 생성 회로
34 : 래치 회로
36 : 어드레스 전환 회로
38 : 로우 디코더
40 : 칼럼 디코더
42 : 메모리 코어
ADD : 어드레스 신호
ADDZ : 내부 어드레스 신호
ALATZ : 어드레스 래치 신호
ARY : 메모리 어레이
BL, /BL : 비트선
CAZ : 칼럼 어드레스 신호
CDEC : 칼럼 디코더부
/CE : 칩 인에이블 신호
CEX : 내부 칩 인에이블 신호
CLK : 클록 신호
CLKZ : 내부 클록 신호
DQ : 데이터 단자
INPENZ : 입력 인에이블 신호
IREFZ : 내부 리프레시 요구 신호
MC : 메모리 셀
/OE : 출력 인에이블 신호
PRE : 프리차지부
RAZ, IRAZ : 로우 어드레스 신호
RDPZ : 독출 타이밍 신호
RDZ : 독출 제어 신호
REFAD : 리프레시 어드레스 신호
REFPZ : 리프레시 타이밍 신호
SA : 감지 증폭부
SB : 감지 버퍼부
WA : 기록 증폭부
WDEC : 워드 디코더부
/WE : 기록 인에이블 신호
WL : 워드선
WRPZ : 기록 타이밍 신호
WRZ : 기록 제어 신호
본 발명은 클록 신호에 동기하여 동작하는 반도체 메모리에 관한 것이다.
클록 신호에 동기하여 동작하는 반도체 메모리로서, 예컨대 싱크로너스 DRAM 등이 알려져 있다. 이 종류의 반도체 메모리는 입력 회로에서 수신된 입력 신호(어드레스 신호 등)를 칩 인에이블 신호의 활성화 기간 중에 래치 회로에 전달하고, 전달된 신호를 클록 신호에 동기하여 래치한다. 래치된 신호는 디코더 등에 공급된다.
반도체 메모리를 액세스하는 시스템은 입력 신호 및 칩 인에이블 신호를 클록 신호에 동기하여 반도체 메모리에 공급한다. 예컨대, 특허 문헌 1에서는 어드레스 신호를 클록 신호에 동기하여 확실하게 래치하기 위해서, 반도체 메모리의 내부 회로의 동작 여유를 이용하여, 칩 인에이블 신호의 활성화 기간을 입력 신호의 확정 기간보다 넓게 하고 있다.
한편, 클록 비동기식 반도체 메모리로서, 의사 SRAM, DRAM 등이 알려져 있다. 이 종류의 반도체 메모리는 스탠바이 전류를 삭감하기 위해서, 어드레스 신호 등의 입력 신호를 수신하는 입력 회로를 칩 인에이블 신호로 제어하고 있다. 즉, 입력 회로를 칩 인에이블 신호의 활성화 중에만 활성화함으로써, 스탠바이 전류가 삭감된다. 또한, 입력 회로에서 수신된 입력 신호는 칩 인에이블 신호를 지연시킨 지연 신호로 래치되어, 디코더 등에 공급된다.
[특허 문헌 1] 일본 특허 공개 평성 제10-55665호 공보
클록 동기식 반도체 메모리에 있어서, 클록 신호의 주파수는 높아지는 경향이 있고, 반도체 메모리의 내부 회로의 동작 여유를 확보하는 것은 곤란하게 되었다. 이 때문에, 클록 신호의 주파수(동작 주파수)가 높은 경우, 특허 문헌 1에 의한 방법을 이용하더라도 어드레스 신호를 클록 신호에 동기하여 확실하게 래치할 수 없다.
또한, 최근 클록 동기식 의사 SRAM이 제안되고 있다. 클록 동기식 의사 SRAM에 있어서, 어드레스 신호의 입력 회로를 칩 인에이블 신호로 제어하고, 클록 동기식 반도체 메모리와 마찬가지로 클록 신호에 동기하여 어드레스 신호를 래치하는 경우, 칩 인에이블 신호의 클록 신호에 대한 셋업 시간이 짧아지면, 어드레스 신호를 정확하게 래치할 수 없게 된다. 바꾸어 말하면, 칩 인에이블 신호에 의한 입력 회로에서의 어드레스 신호의 지연만큼 래치 회로에서의 셋업 시간은 짧아지고, 래치 회로의 래치 마진은 감소한다.
더욱이, 일반적으로, 반도체 메모리를 액세스하는 시스템에서는 어드레스 신호는 복수의 장치에 공통으로 공급된다. 이 때문에, 시스템 상에서의 배선 길이가 길어지고, 부하도 커진다. 이 때문에, 어드레스 신호는 칩 인에이블 신호보다 지연되어 반도체 메모리에 도달하는 경우가 많다. 이와 같이, 시스템 상에서의 신호선의 부하도 래치 회로에서의 셋업 시간을 짧게 하는 요인이 되고 있다. 셋업 시간 및 홀드 시간은 클록 신호의 주파수는 높을수록 짧아진다. 이 때문에, 상기 문제는 클록 신호의 주파수가 높을수록 현저하게 된다.
한편, 클록 동기식 의사 SRAM에 있어서, 클록 비동기식 의사 SRAM과 마찬가지로, 입력 회로에서 수신된 어드레스 신호를 칩 인에이블 신호를 지연시킨 지연 신호로 래치하는 경우, 클록 신호의 주파수가 변화되면, 어드레스 신호를 정확하게 래치할 수 없게 된다. 구체적으로는, 상기 지연 신호의 생성 타이밍은 클록 주기에 의존하지 않기 때문에, 클록 주기의 변화에 의해 래치 타이밍은 어긋나 버린다.
본 발명의 목적은 입력 신호의 입력 회로가 칩 인에이블 신호로 제어되는 클록 동기식 반도체 메모리에 있어서, 입력 회로에서 수신된 입력 신호를 확실하게 래치 회로로 래치하는 데에 있다.
본 발명의 반도체 메모리의 일 실시예에서는, 클록 입력 버퍼는 내부 회로를 동작시키는 클록 신호를 수신한다. 인에이블 입력 버퍼는 메모리 코어를 동작 가능하게 하기 위한 칩 인에이블 신호를 수신한다. 신호 입력 버퍼는 칩 인에이블 신호의 활성화 중에 활성화되어 입력 신호를 수신하고, 칩 인에이블 신호의 비활성화 중에 비활성화되어 수신 동작을 정지한다. 신호 입력 버퍼를 칩 인에이블 신호의 활성화 중에만 활성화시킴으로써, 스탠바이 전류가 삭감된다. 래치 신호 생성 회로는 칩 인에이블 신호를 지연시킨 지연 칩 인에이블 신호의 활성화 타이밍 및 클록 입력 버퍼로 수신한 클록 신호의 천이 타이밍 중 느린 타이밍에 동기하여 래치 신호를 생성한다. 래치 회로는 신호 입력 버퍼로 수신된 입력 신호를 래치 신호에 동기하여 래치한다.
상기 구성에 의해 입력 신호의 클록 신호에 대한 셋업 시간이 긴 경우, 입력 신호는 클록 신호에 동기하여 래치된다. 입력 신호의 클록 신호에 대한 셋업 시간이 짧은 경우, 입력 신호는 클록 신호에 비동기인 지연 칩 인에이블 신호에 동기하여 래치된다. 따라서, 스탠바이 전류를 증가시키지 않고, 입력 신호를 확실하게 래치할 수 있다. 바꾸어 말하면, 스탠바이 전류를 삭감하기 위해서, 신호 입력 버퍼를 칩 인에이블 신호로 제어하는 클록 동기식 반도체 메모리에 있어서, 입력 신호의 클록 신호에 대한 셋업 시간이 짧은 경우에도, 입력 신호를 확실하게 래치할 수 있다. 이 결과, 스탠바이 전류의 삭감과, 셋업 부족에 의한 입력 신호의 래치 오류에 의한 반도체 메모리의 오동작 방지를 양립할 수 있다.
본 발명의 반도체 메모리의 일 실시예에 있어서의 바람직한 예에서는, 신호 입력 버퍼는 액세스하는 메모리 셀을 나타내는 어드레스 신호를 수신하는 어드레스 입력 버퍼이다. 일반적으로, 어드레스 신호는 반도체 메모리를 탑재하는 시스템 상에서 다른 복수의 장치에 공통으로 공급된다. 이 때문에, 시스템 상에서 어드레스 신호를 전송하는 신호선의 부하는 크게 되고, 어드레스 신호는 칩 인에이블 신호에 비하여 반도체 메모리로의 도달 타이밍이 지연된다. 본 발명의 적용에 의해 어드레스 신호선의 부하가 크고, 어드레스 신호가 칩 인에이블 신호에 비하여 느리게 전송되는 경우에도, 입력 신호를 확실하게 래치할 수 있어, 오동작을 방지할 수 있다.
본 발명의 반도체 메모리의 일 실시예에 있어서의 바람직한 예에서는, 커맨드 입력 버퍼는 메모리 코어를 액세스하기 위한 액세스 요구를 수신한다. 커맨드 디코더는 커맨드 입력 버퍼로 수신한 액세스 요구를 래치 신호에 동기하여 수신 해 독하고, 메모리 코어를 동작하기 위한 동작 제어 신호를 출력한다. 코어 제어 회로는 커맨드 디코더의 디코드 결과(동작 제어 신호)에 응답하여 메모리 코어를 액세스한다.
칩 인에이블 신호의 클록 신호에 대한 셋업 시간이 짧고, 어드레스 신호가 지연 칩 인에이블 신호에 동기하여 래치되는 경우, 어드레스 신호의 래치 타이밍은 클록 신호에 동기하여 래치하는 것보다 지연된다. 이 때, 커맨드 디코더는 지연 칩 인에이블 신호에 따라 생성된 래치 신호에 동기하여 동작 제어 신호를 출력한다. 이와 마찬가지로, 칩 인에이블 신호의 클록 신호에 대한 셋업 시간이 길고, 어드레스 신호가 클록 신호에 동기하여 래치되는 경우, 동작 제어 신호는 클록 신호에 동기하여 출력된다. 이와 같이, 커맨드 디코더의 동작 타이밍을 어드레스 신호의 래치 타이밍에 맞추어 변경함으로써, 어드레스 신호의 메모리 코어로의 공급 타이밍을 메모리 코어의 동작 개시 타이밍에 맞출 수 있다. 이 결과, 부정확한 어드레스 신호에 의한 메모리 코어의 오동작을 방지할 수 있다.
본 발명의 반도체 메모리의 일 실시예에 있어서의 바람직한 예에서는, 리프레시 타이머는 메모리 셀을 리프레시하기 위한 리프레시 요구를 소정의 주기로 생성한다. 리프레시 카운터는 리프레시하는 메모리 셀을 나타내는 리프레시 어드레스 신호를 리프레시 요구에 동기하여 순차적으로 생성한다. 재정 회로는 액세스 요구 및 리프레시 요구가 경합할 때에, 어느 쪽을 우선시킬지를 판정한다. 이 때문에, 리프레시 동작은 반도체 메모리의 외부에 인식되는 일이 없이 자동적으로 실행된다. 따라서, 리프레시 동작을 자동적으로 실행하는 클록 동기식 반도체 메모리(예 컨대, 의사 SRAM)에 있어서, 스탠바이 전류를 증가시키지 않고, 입력 신호를 확실하게 래치할 수 있어, 오동작을 방지할 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수의 비트로 구성되어 있다. 도면 중의 ◎은 외부 단자(칩 상의 패드에 대응)를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리(positive logic)를 나타내고 있다. 선두에 "/"가 붙어 있는 신호 및 말미에 "X"가 붙어 있는 신호는 부논리(negative logic)를 나타내고 있다.
도 1은 본 발명의 반도체 메모리의 일 실시예를 나타내고 있다. 이 반도체 메모리는 DRAM의 메모리 셀(다이나믹 메모리 셀)을 가지며, SRAM의 인터페이스를 갖는 클록 동기식 의사 SRAM 칩(장치)으로서 형성되어 있다. 의사 SRAM은 외부로부터 리프레시 커맨드를 수신하지 않고, 칩 내부에서 정기적으로 리프레시 동작을 실행하며, 메모리 셀에 기록된 데이터를 유지한다.
의사 SRAM은 외부 단자를 통해 공급되는 기록 인에이블 신호(/WE), 출력 인에이블 신호(/OE), 클록 신호(CLK), 칩 인에이블 신호(/CE) 및 어드레스 신호(ADD)를 수신하는 입력 버퍼(10, 12, 14, 16, 18), 데이터 입출력 회로(20), 커맨드 디코더(22), 재정 회로(24), 코어 제어 회로(26), 리프레시 타이머(28), 리프레시 카운터(30), 래치 신호 생성 회로(32), 래치 회로(34), 어드레스 전환 회로(36), 로우 디코더(38), 칼럼 디코더(40) 및 메모리 코어(42)를 포함하고 있다.
입력 버퍼(14)는 항상 활성화되고, 클록 신호(CLK)를 내부 클록 신호(CLKZ)로서 출력한다. 입력 버퍼(14)는 내부 회로를 동작시키는 클록 신호(CLK)를 수신하 는 클록 입력 버퍼로서 동작한다. 내부 클록 신호(CLKZ)는 의사 SRAM의 주요 회로에 공급된다. 입력 버퍼(16)는 항상 활성화되어, 칩 인에이블 신호(/CE)를 내부 칩 인에이블 신호(CEX) 및 입력 인에이블 신호(INPENZ)로서 출력한다. 입력 인에이블 신호(INPENZ)는 칩 인에이블 신호(/CE)의 논리를 반전시킨 신호이다. 입력 버퍼(16)는 메모리 코어(42)를 동작 가능하게 하기 위한 칩 인에이블 신호(/CE)를 수신하는 인에이블 입력 버퍼로서 동작한다. 또한, 칩 인에이블 신호는 칩 선택 신호라고도 칭해지며, 시스템의 어드레스 맵 상에 할당되는 의사 SRAM을 선택하기 위해 이용되는 신호이다.
입력 버퍼(10)는 입력 인에이블 신호(INPENZ)의 활성화 기간에 활성화되고, 기록 인에이블 신호(/WE)를 내부 기록 인에이블 신호(WEX)로서 출력한다. 입력 버퍼(12)는 입력 인에이블 신호(INPENZ)의 활성화 기간에 활성화되고, 출력 인에이블 신호(/OE)를 내부 출력 인에이블 신호(OEX)로서 출력한다. 기록 인에이블 신호(/WE) 및 출력 인에이블 신호(/OE)는 메모리 코어(42)에 독출 동작 또는 기록 동작시키기 위한 액세스 요구 신호이다. 입력 버퍼(10, 12)는 메모리 코어(42)를 액세스하기 위한 액세스 요구(기록 요구 및 독출 요구)를 수신하는 커맨드 입력 버퍼로서 동작한다.
입력 버퍼(18)는 입력 인에이블 신호(INPENZ)의 활성화 기간에 활성화되고, 액세스하는 메모리 셀(MC)을 나타내는 어드레스 신호(ADD)를 수신하며, 수신한 신호를 내부 어드레스 신호(ADDZ)로서 출력한다. 입력 버퍼(18)는 칩 인에이블 신호(/CE)의 활성화 중에 어드레스 신호를 수신하기 위해서 활성화되고, 칩 인에이블 신호(/CE)의 비활성화 중에 비활성화되어 어드레스 신호의 수신 동작을 정지하는 신호 입력 버퍼(어드레스 입력 버퍼)로서 동작한다. 입력 버퍼(10, 12, 18)는 입력 인에이블 신호(INPENZ)의 비활성화 중에 비활성화되기 때문에, 스탠바이 기간 중에 입력 버퍼(10, 12, 18)내의 누설 전류(전원간의 관통 전류)를 삭감할 수 있다. 또한, 입력 신호가 변화되더라도 의사 SRAM 내의 회로는 전혀 동작하지 않는다. 이 결과, 스탠바이 전류를 삭감할 수 있다.
데이터 입출력 회로(20)는 도시하지 않은 출력 버퍼 및 입력 버퍼를 갖고 있다. 출력 버퍼는 독출 동작시에, 메모리 셀(MC)로부터의 독출 데이터를 공통 데이터 버스(CDB)를 통해 수신하고, 수신한 데이터를 데이터 단자(DQ)로 출력한다. 출력 버퍼는 내부 출력 인에이블 신호(OEX) 및 내부 클록 신호(CLKZ)를 이용하여 생성된 타이밍 신호에 동기하여 동작한다. 입력 버퍼는 기록 동작시에, 기록 데이터를 데이터 단자(DQ)를 통해 수신하고, 수신한 데이터를 공통 데이터 버스(CDB)로 출력한다. 입력 버퍼는 내부 기록 인에이블 신호(WEX) 및 내부 클록 신호(CLKZ)를 이용하여 생성된 타이밍 신호에 동기하여 동작한다.
커맨드 디코더(22)는 내부 기록 인에이블 신호(WEX)(커맨드 신호) 및 내부 출력 인에이블 신호(OEX)(커맨드 신호)를 어드레스 래치 신호(ALATZ)에 동기하여 수신하고, 수신한 신호를 해독한다. 커맨드 디코더(22)는 내부 기록 인에이블 신호(WEX)가 저 레벨일 때에 기록 동작을 실행하기 위한 기록 제어 신호(WRZ)를 활성화하고, 내부 출력 인에이블 신호(OEX)가 저 레벨일 때에 독출 동작을 실행하기 위한 독출 제어 신호(RDZ)를 출력한다. 기록 제어 신호(WRZ) 및 독출 제어 신호(RDZ)는 메모리 코어(42)를 동작시키기 위한 동작 제어 신호이다.
재정 회로(24)는 제어 신호(RDZ, WRZ)(외부 액세스 요구)와 내부 리프레시 요구 신호(IREFZ)(리프레시 요구)와의 천이 에지를 비교함으로써, 이들 요구의 경합을 판단하고, 액세스 동작(외부 액세스 동작) 및 리프레시 동작(내부 액세스 동작) 중 어느 하나를 우선시킬지를 결정한다. 재정 회로(24)는 액세스 동작을 우선하는 경우, 리프레시 요구를 일시 유지하고, 액세스 요구에 응답하여 독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)를 출력한다. 이 후, 재정 회로(24)는 타이밍 신호(RDPZ 또는 WRPZ)에 대응하는 메모리 코어(42)의 액세스 동작의 완료에 응답하여 유지하고 있는 리프레시 요구에 따라 리프레시 타이밍 신호(REFPZ)를 출력한다.
또한, 재정 회로(24)는 리프레시 동작을 우선하는 경우, 액세스 요구를 일시 유지하고, 리프레시 요구에 응답하여 리프레시 타이밍 신호(REFPZ)를 출력한다. 이 후, 재정 회로(24)는 리프레시 요구에 대응하는 메모리 코어(42)의 액세스 동작의 완료에 응답하여 유지하고 있는 액세스 요구에 따라 독출 타이밍 신호(RDPZ) 또는 기록 타이밍 신호(WRPZ)를 출력한다.
코어 제어 회로(26)는 독출 타이밍 신호(RDPZ), 기록 타이밍 신호(WRPZ), 또는 리프레시 타이밍 신호(REFPZ)를 수신했을 때에, 메모리 코어(42)를 동작시키는 타이밍 신호(워드선 활성화 신호, 감지 증폭기 활성화 신호 및 비트선 리셋 신호 등)를 출력한다. 또한, 코어 제어 회로(26)는 메모리 코어(42)의 액세스 동작의 완료에 동기하여 액티브 엔드 신호(ACTEZ) 또는 버스트 엔드 신호(BSTEZ)를 출력한 다. 여기서, 버스트 엔드 신호(BSTEZ)는 1회의 외부 액세스 요구에 대응하여 메모리 코어(42)에 대하여 데이터를 복수 회 입력 또는 출력하는 버스트 동작의 완료시에 출력된다.
리프레시 타이머(28)는 메모리 셀(MC)을 리프레시하기 위한 내부 리프레시 요구 신호(IREFZ)를 소정의 주기로 출력한다. 리프레시 타이머(28)는 예컨대 발진 신호를 생성하는 링 발진기와, 링 발진기의 출력으로부터 내부 리프레시 요구 신호(IREFZ)를 생성하기 위한 분주 회로로 구성되어 있다. 리프레시 카운터(30)는 내부 리프레시 요구 신호(IREFZ)에 동기하여 카운트 동작하고, 리프레시하는 메모리 셀(MC)을 나타내는 리프레시 어드레스 신호(REFAD)를 순차적으로 생성한다.
래치 신호 생성 회로(32)는 내부 클록 신호(CLKZ), 내부 칩 인에이블 신호(CEX), 액티브 엔드 신호(ACTEZ) 및 버스트 엔드 신호(BSTEZ)를 이용하여 내부 어드레스 신호(ADDZ)를 래치하기 위한 어드레스 래치 신호(ALATZ)를 생성한다. 래치 신호 생성 회로(32)는 칩 인에이블 신호(/CE)를 지연시킨 지연 칩 인에이블 신호(후술하는 도 2의 노드 ND3)의 활성화 타이밍 및 내부 클록 신호(CLKZ)의 천이 타이밍(도 2의 노드 ND2) 중, 느린 타이밍에 동기하여 어드레스 래치 신호(ALATZ)를 생성한다. 어드레스 래치 신호(ALATZ)는 커맨드 디코더(24)의 디코드 타이밍 신호로서도 사용된다.
래치 회로(34)는 내부 어드레스 신호(ADDZ)를 어드레스 래치 신호(ALATZ)에 동기하여 래치하고, 래치한 어드레스를 로우 어드레스 신호(RAZ)(어드레스의 상위 비트) 및 칼럼 어드레스 신호(CAZ)(어드레스의 하위 비트)로서 출력한다. 로우 어 드레스 신호(RAZ)는 워드선(WL)을 선택하기 위해서 사용되고, 칼럼 어드레스 신호(CAZ)는 비트선(BL 또는 /BL)을 선택하기 위해서 사용된다.
어드레스 전환 회로(36)는 메모리 코어(42)가 리프레시 동작을 실행할 때에 리프레시 어드레스 신호(REFAD)를 로우 어드레스 신호(IRAZ)로서 출력하고, 메모리 코어(42)가 독출 동작 또는 기록 동작을 실행할 때에 로우 어드레스 신호(RAZ)를 로우 어드레스 신호(IRAZ)로서 출력한다. 어드레스 전환 회로(36)의 전환 동작은 도시하지 않은 코어 제어 회로로부터의 전환 신호에 따라 실시된다.
로우 디코더(38)는 로우 어드레스 신호(IRAZ)를 디코드한 로우 어드레스 디코드 신호를 생성하고, 생성한 신호를 워드 디코더부(WDEC)에 공급한다. 칼럼 디코더(40)는 칼럼 어드레스 신호(CAZ)를 디코드한 칼럼 어드레스 디코드 신호를 생성하고, 생성한 신호를 칼럼 디코더부(CDEC)에 공급한다.
메모리 코어(42)는 메모리 어레이(ARY), 워드 디코더부(WDEC), 감지 증폭부(SA), 프리차지부(PRE), 칼럼 디코더부(CDEC), 감지 버퍼부(SB) 및 기록 증폭부(WA)를 갖고 있다. 메모리 어레이(ARY)는 복수의 휘발성 메모리 셀(MC)(다이나믹 메모리 셀)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL, /BL)(상보의 비트선)을 갖고 있다. 각 메모리 셀(MC)은 일반 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL 또는 /BL)과의 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해 독출 동작, 기록 동작 또는 리프레시 동작 중 어느 하나가 실행된다. 메모리 어레이(ARY)는 독출 동 작, 기록 동작 또는 리프레시 동작 중 어느 하나를 실행한 후, 코어 제어 회로(26)로부터의 비트선 리셋 신호에 응답하여 비트선(BL, /BL)을 소정 전압으로 프리차지하는 프리차지 동작을 실행한다.
워드 디코더부(WDEC)는 코어 제어 회로(26)로부터의 워드선 활성화 신호에 동기하여 워드선(WL) 중 어느 하나를 선택하고, 선택한 워드선(WL)을 고 레벨로 변화시킨다. 칼럼 디코더부(CDEC)는 칼럼 어드레스 신호(CAD)에 따라 비트선(BL, /BL)과 데이터 버스(DB)를 각각 접속하는 칼럼 스위치(도시되지 않음)를 온시키는 칼럼선 신호를 출력한다.
감지 증폭부(SA)는 복수의 감지 증폭기를 갖고 있다. 각 감지 증폭기는 코어 제어 회로(26)로부터의 감지 증폭기 활성화 신호에 응답하여 동작하고, 비트선(BL, /BL)상의 데이터의 신호량을 증폭한다. 감지 증폭기로 증폭된 데이터는 독출 동작시에 칼럼 스위치를 통해 데이터 버스(DB)에 전달되고, 기록 동작시에 비트선을 통해 메모리 셀(MC)에 기록된다. 프리차지부(PRE)는 비트선쌍(BL, /BL)에 각각 접속된 복수의 프리차지 회로를 갖고 있다. 각 프리차지 회로는 비트선 리셋 신호에 응답하여 비트선(BL, /BL)을 소정의 전압으로 프리차지한다.
감지 버퍼부(SB)는 데이터 버스(DB) 상의 독출 데이터의 신호량을 증폭하고, 공통 데이터 버스(CDB)에 출력한다. 기록 증폭부(WA)는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하고, 데이터 버스(DB)에 출력한다.
도 2는 도 1에 도시한 래치 신호 생성 회로(32)의 상세한 내용을 도시하고 있다. 래치 신호 생성 회로(32)는 OR 회로(32a), NOR 게이트(32b), 플립플롭(32c), NAND 게이트(32d), 플립플롭(32e), 타이밍 생성 회로(32f) 및 AND 회로(32g)를 갖고 있다.
OR 회로(32a)는 액티브 엔드 신호(ACTEZ) 또는 버스트 엔드 신호(BSTEZ)를 수신했을 때에, 플립플롭(32c)의 리셋 단자(R)를 고 레벨로 설정한다. NOR 게이트(32b)는 내부 칩 인에이블 신호(CEX) 및 내부 클록 신호(CLKZ)가 모두 저 레벨일 때에, 플립플롭(32c)의 세트 단자(S)를 고 레벨로 설정한다. 플립플롭(32c)은 세트 단자(S)에 고 레벨을 수신했을 때에 저 레벨로 세트되고, 리셋 단자(R)에 고 레벨을 수신했을 때에 고 레벨로 리셋된다. 즉, 플립플롭(32c)은 칩 인에이블 신호(/CE)가 저 레벨로 활성화된 후의 최초의 클록 신호(CLK)의 하강 에지에 동기하여 세트되고, 메모리 코어(42)의 동작의 완료에 동기하여 리셋된다.
NAND 게이트(32d)는 플립플롭(32c)이 저 레벨을 출력하고 있는 기간(세트 기간)에, 내부 클록 신호(CLKZ)의 상승 에지에 동기하여 플립플롭(32e)의 세트 단자를 저 레벨로 설정한다. 플립플롭(32e)은 세트 단자(S)에 저 레벨을 수신했을 때에 고 레벨로 세트되고, 리셋 단자(R)에 저 레벨을 수신했을 때에 저 레벨로 리셋된다. 즉, 플립플롭(32e)은 칩 인에이블 신호(/CE)가 저 레벨로 활성화된 후의 최초의 클록 신호(CLK)의 상승 에지에 동기하여 세트되고, 메모리 코어(42)의 동작 완료에 동기하여 리셋된다.
타이밍 생성 회로(32f)는 내부 칩 인에이블 신호(CEX)의 하강 에지로부터 지연 회로(DLY)의 지연 시간만큼 지연되어 노드 ND3을 고 레벨로 설정한다. 즉, 타이밍 생성 회로(32f)는 칩 인에이블 신호(/CE)를 소정 시간 지연시킨 지연 칩 인에이 블 신호를 생성한다. AND 회로(32g)는 플립플롭(32e)의 출력(노드 ND2)과 타이밍 생성 회로(32f)의 출력(노드 ND3)이 모두 고 레벨인 기간에 어드레스 래치 신호(ALATZ)를 활성화한다.
도 3은 도 2에 도시한 래치 신호 생성 회로(32)의 동작을 도시하고 있다. 도 3의 파형은 칩 인에이블 신호(/CE)가 클록 신호(CLK)의 상승 에지에 대하여 충분한 셋업 시간(tIS)을 가지며 입력되는 예를 나타내고 있다.
도 2에 도시된 플립플롭(32c)의 출력인 노드 ND1의 레벨은 클록 신호(CLK) 및 칩 인에이블 신호(/CE)가 모두 저 레벨로 변화되었을 때에 저 레벨로 변화된다[도 3의 (a)]. 타이밍 생성 회로(32f)의 출력인 노드 ND3의 레벨은 칩 인에이블 신호(/CE)의 활성화로부터 소정 시간 지연되어 고 레벨로 변화된다[도 3의 (b)]. 플립플롭(32e)의 출력 인 노드 ND2의 레벨은 칩 인에이블 신호(/CE)가 활성화된 후의 최초의 클록 신호(CLK)의 상승 에지에 동기하여 고 레벨로 변화된다[도 3의 (c)].
셋업 시간(tIS)이 지연 회로(DLY)의 지연 시간(D1)보다 길 때, 즉 셋업 시간(tIS)에 여유가 있을 때, 노드 ND2가 고 레벨로 천이하는 타이밍은 노드 ND3이 고 레벨로 천이하는 타이밍에 비하여 느리다. 이 때문에, 어드레스 래치 신호(ALATZ)는 클록 신호(CLK)의 상승 에지에 동기하여 활성화된다[도 3의 (d)]. 이 후, 액세스 동작(독출 동작 또는 기록 동작)이 실행된다. 노드 ND1, ND2는 액세스 동작 후에 코어 제어 회로(26)가 출력하는 액티브 엔드 신호(ACTEZ) 또는 버스트 엔드 신호(BSTEZ)에 동기하여 리셋된다[도 3의 (e)]. 어드레스 래치 신호(ALATZ)는 노드 ND2의 리셋에 동기하여 비활성화된다[도 3의 (f)].
도 4는 도 2에 도시된 래치 신호 생성 회로(32)의 다른 동작을 나타내고 있다. 도 3과 동일한 동작에 대해서는 상세한 설명을 생략한다. 도 4의 파형은 칩 인에이블 신호(/CE)가 클록 신호(CLK)의 상승 에지에 대하여 충분한 셋업 시간(tIS)을 갖지 않고 입력되는 예를 나타내고 있다.
이 예에서는, 셋업 시간(tIS)에 여유가 없기 때문에, 노드(ND3)가 고 레벨로 변화되는 타이밍은 클록 신호(CLK)의 상승 에지보다 지연된다[도 4의 (a)]. 즉, 노드(ND3)가 고 레벨로 천이하는 타이밍은 노드 ND2가 고 레벨로 천이하는 타이밍에 비하여 느리다. 이 때문에, 어드레스 래치 신호(ALATZ)는 클록 신호(CLK)에는 동기하지 않고, 칩 인에이블 신호(/CE)의 활성화로부터 소정 시간 후에 생성된다[도 4의 (b)].
이와 같이, 어드레스 래치 신호(ALATZ)는 셋업 시간(tIS)에 여유가 있을 때에 클록 신호(CLK)에 동기하여 생성되고, 셋업 시간(tIS)에 여유가 없을 때에 칩 인에이블 신호(/CE)를 지연시킨 신호에 동기하여 생성된다.
도 5는 셋업 시간(tIS) 및 홀드 시간(tIH)의 변화를 나타내고 있다. 셋업 시간(tIS)은 클록 신호(CLK)의 상승 이전에 입력 신호의 확정이 필요한 최소 시간의 규정이며, 홀드 시간(tIH)은 클록 신호(CLK)의 상승 이후에 입력 신호의 유지가 필요한 최소 시간의 규정이다. 셋업 시간(tIS) 및 홀드 시간(tIH)은 반도체 제조 공정으로 발생하는 반도체 장치 사이에서의 특성 변동 및 반도체 장치를 동작시킬 때의 온도 ·전원 전압을 고려하여, 최악의 조건 하에서도 확실하게 입력 신호를 수신할 수 있도록 정해지고 있다.
일반적으로, 반도체 메모리를 액세스하는 시스템(CPU 등)은 클록 신호(CLK)의 상승 에지에 동기하여 의사 SRAM에 공급하는 신호(ADD, /CE 등)를 출력한다. 시스템으로부터 출력되는 신호가 의사 SRAM에 도달하는 타이밍은 신호를 출력하는 회로의 구동 능력(소자 특성의 제조 오차), 시스템의 전원 전압 및 동작 온도에 의해서도 어긋난다.
어드레스 신호(ADD) 등은 클록 신호(CLK)의 상승 에지에 동기하여 출력되기 때문에, 그 확정 기간은 1 클록 주기에 거의 같아진다(tIS + tIH = 1 클록 주기). 보다 상세하게는 확정 기간은 천이 에지 시간 및 복수 비트간의 타이밍 어긋남인 스큐에 의해 1 클록 주기보다 약간 짧아진다. 따라서, 어드레스 신호(ADD)의 의사 SRAM으로의 도달 타이밍이 지연되면, 셋업 시간(tIS)은 짧아지고, 홀드 시간(tIH)은 길어진다. 반대로, 도달 타이밍이 빠르면, 셋업 시간(tIS)은 길어지고, 홀드 시간(tIH)은 짧아진다.
또한, 시스템으로부터 출력된 신호는 시스템 상에 형성되는 버스 라인 등의 신호선을 통해 의사 SRAM으로 공급된다. 일반적으로, 어드레스 신호(ADD)는 시스템 상에서 복수의 장치에 공통으로 공급된다. 이 경우, 어드레스 신호(ADD)의 부하는 칩 인에이블 신호(/CE)의 부하보다 크다. 이 때문에, 어드레스 신호(ADD)는 칩 인에이블 신호(/CE)보다 지연되어 의사 SRAM에 도달하는 경우가 많다. 이것을 고려하여 의사 SRAM(본 발명의 의사 SRAM도 포함함)에서는 어드레스 신호(ADD)가 칩 인에이블 신호(/CE)의 활성화 타이밍에 대하여 소정 시간(tASCL)만큼 지연되어 입력되는 것을 인정하고 있다.
도 6은 액세스 동작을 시작할 때까지의 의사 SRAM의 동작을 나타내고 있다. 도 6의 파형은 칩 인에이블 신호(/CE)가 클록 신호(CLK)의 상승 에지에 대하여 충분한 셋업 시간(tIS)을 가지며 입력되는 예를 나타내고 있다. 또한, 의사 SRAM을 액세스하는 시스템은 어드레스 신호(ADD), 칩 인에이블 신호(/CE) 등의 입력 신호를 동일한 타이밍으로 의사 SRAM에 공급한다. 실제로는, 도 5에 도시한 바와 같이, 시스템 상의 어드레스 신호선의 부하에 의해 어드레스 신호(ADD)는 칩 인에이블 신호(/CE)보다 지연되어 의사 SRAM에 도달한다.
도 1에 도시된 입력 버퍼(16)는 칩 인에이블 신호(/CE)의 활성화에 동기하여 입력 인에이블 신호(INPENZ)를 활성화한다[도 6의 (a)]. 입력 버퍼(18)는 어드레스 신호(ADD)를 입력 인에이블 신호(INPENZ)에 동기하여 수신한다[도 6의 (b)]. 셋업 시간(tIS)에 여유가 있기 때문에, 어드레스 래치 신호(ALATZ)는 도 3에 도시한 바와 같이, 클록 신호(CLK)의 상승 에지에 동기하여 생성된다[도 6의 (c)]. 그리고, 래치 회로(34)는 내부 어드레스 신호(ADDZ)를 어드레스 래치 신호(ALATZ)에 동기하여 여유를 가지며 수신하고, 로우 어드레스 신호(RAZ) 및 칼럼 어드레스 신호(CAZ)로서 출력한다[도 6의 (d)]. 커맨드 디코더(22)는 독출 제어 신호(RDZ) 또는 기록 제어 신호(WRZ)를 어드레스 래치 신호(ALATZ)에 동기하여 출력한다[도 6의 (e)]. 또한, 전술한 바와 같이, 어드레스 신호(ADD)의 확정 기간은 거의 1 클록 주기이다. 이 때문에, 입력 인에이블 신호(INPENZ)의 고 레벨 기간 중, 내부 어드레스 신호(ADDZ)는 어드레스 신호(ADD)의 변화에 따라 변화된다[도 6의 (f)].
도 7은 액세스 동작을 시작할 때까지의 의사 SRAM의 다른 동작을 나타내고 있다. 도 6과 동일한 동작에 대해서는 상세한 설명을 생략한다. 도 7의 파형은 칩 인에이블 신호(/CE)가 클록 신호(CLK)의 상승 에지에 대하여, 충분한 셋업 시간(tIS)을 갖지 않고서 입력되는 예를 나타내고 있다.
칩 인에이블 신호(/CE)에 대한 입력 인에이블 신호(INPENZ)의 활성화 타이밍은 도 6과 동일하다. 셋업 시간(tIS)에 여유가 없기 때문에, 어드레스 래치 신호(ALATZ)는 도 4에 도시한 바와 같이 칩 인에이블 신호(/CE)를 지연시킨 신호를 이용하여 생성된다[도 7의 (a)]. 그리고, 래치 회로(34)는 내부 어드레스 신호(ADDZ)를 어드레스 래치 신호(ALATZ)에 동기하여 여유를 가지며 수신하고, 로우 어드레스 신호(RAZ) 및 칼럼 어드레스 신호(CAZ)로서 출력한다[도 7의 (b)].
도 7의 (c)에 도시된 파선은 어드레스 래치 신호(ALATZ)를 클록 신호(CLK)에 동기하여 생성하는 경우(본 발명의 적용전)를 나타내고 있다. 셋업 시간(tIS)에 여유가 없을 때에 어드레스 래치 신호(ALATZ)를 클록 신호(CLK)에 동기하여 생성하면, 래치 회로(34)는 어드레스 신호(ADDZ)가 확정되기 전에 래치 동작을 시작한다. 이 경우, 부정확한 어드레스 신호(ADDZ)가 래치되기 때문에, 의사 SRAM은 오동작한다.
도 7의 (d)에 도시된 파선은 커맨드 디코더(22)를 클록 신호(CLK)에 동기하여 동작시키는 경우(본 발명의 적용전)를 나타내고 있다. 이 경우, 로우 어드레스 신호(RAZ)와 코어 제어 회로(26)가 생성하는 타이밍 신호(도시되지 않음)와의 메모리 코어(42)로의 공급 타이밍이 서로 어긋나 버린다. 즉, 타이밍 신호가 로우 어드레스 신호(RAZ)보다 상대적으로 빠르게 메모리 코어(42)에 공급된다. 이 결과, 의 사 SRAM은 오동작한다.
도 8은 의사 SRAM에 본 발명을 적용하기 전의 문제점을 나타내고 있다. 일반적으로, 반도체 메모리의 내부 신호의 생성 타이밍은 트랜지스터의 구동 능력의 변동(소자 특성의 제조 오차), 전원 전압 및 동작 온도에 따라 변동한다. 이 때문에, 의사 SRAM의 내부 회로는 어드레스 래치 신호(ALATZ)의 타이밍이 내부 신호의 타이밍 변동에 의해 변동하는 경우에도, 어드레스 신호(ADD)를 확실하게 래치할 수 있도록 설계된다[도 8의 (a)].
한편, 칩 인에이블 신호(/CE)의 지연 신호를 이용하여 어드레스 래치 신호(ALATZ)를 생성하는 의사 SRAM을 클록 동기식으로 변경하는 경우, 도 5에서 설명한 바와 같이, 어드레스 신호(ADD)의 확정 기간은 거의 클록 신호(CLK)의 1 주기의 기간과 같다. 이 때문에, 클록 신호(CLK)의 주파수가 높아지면, 내부 어드레스 신호(ADDZ)의 확정 기간은 짧아진다[도 8의 (b)]. 이 때문에, 도면에 굵은 화살표로 도시한 바와 같이, 어드레스 래치 신호(ALATZ)의 생성 타이밍이 지연된 경우, 정확한 내부 어드레스 신호(ADDZ)를 래치할 수 없고, 의사 SRAM은 오동작한다[도 8의 (c)]. 오동작을 방지하기 위해서 클록 주파수를 낮게 할 필요가 있어, 의사 SRAM의 성능 향상에 방해가 된다.
본 발명에서는 셋업 시간(tIS)의 길이에 따라 어드레스 래치 신호(ALATZ)를 생성하는 래치 신호 생성 회로(32) 내의 신호 생성 경로를 변경하기 때문에, 상기 문제점의 발생이 방지된다. 구체적으로는, 셋업 시간(tIS)이 길 때에 클록 신호(CLK)에 동기하여 어드레스 래치 신호(ALATZ)를 생성하고, 셋업 시간(tIS)이 짧을 때에 칩 인에이블 신호(/CE)의 지연 신호에 동기하여 어드레스 래치 신호(ALATZ)를 생성함으로써, 칩 인에이블 신호(/CE)의 지연 신호의 지연 시간[도 2에 도시한 지연 회로(DLY)], 셋업 시간(tIS)이 짧을 때만을 고려하여 설정하는 것이 가능하게 된다. 이 때문에, 내부 어드레스 신호(ADDZ)를 확실하게 래치할 수 있는 어드레스 래치 신호(ALATZ)를 생성할 수 있다.
이상, 본 실시예에서는, 어드레스 신호(ADD)의 입력 버퍼(18)를 입력 인에이블 신호(INPENZ)로 제어하는 클록 동기식 의사 SRAM에 있어서, 어드레스 신호(ADD)의 클록 신호(CLK)에 대한 셋업 시간(tIS)이 짧은 경우에도, 어드레스 신호(ADD)를 확실하게 래치할 수 있다. 이 결과, 스탠바이 전류의 삭감과 어드레스 신호(ADD)의 래치 오류에 의한 반도체 메모리의 오동작 방지를 양립할 수 있다.
어드레스 신호(ADD)는 셋업 시간(tIS)이 짧을 때에 칩 인에이블 신호(/CE)를 지연시킨 신호에 동기하여 래치할 수 있다. 이 때문에, 의사 SRAM을 탑재하는 시스템 상에서의 어드레스 신호를 전송하는 신호선의 부하를 고려하여 타이밍 사양(tASCL)[어드레스 신호(ADD)의 칩 인에이블 신호(/CE)에 대한 지연 시간]을 설정하는 경우에도[어드레스 신호(ADD)의 실질 셋업 시간이 짧은 경우에도], 어드레스 신호(ADD)를 확실하게 래치할 수 있다.
커맨드 디코더(22)를 어드레스 래치 신호(ALATZ)에 동기하여 동작시킴으로써 어드레스 래치 신호(ALATZ)의 활성화 타이밍이 변화된 경우에도, 메모리 코어(42)의 동작 타이밍을 메모리 코어(42)에 공급되는 어드레스 신호(어드레스 디코드 신호)의 공급 타이밍에 항상 맞출 수 있다. 이 결과, 메모리 코어(42)에 공급되는 신 호의 타이밍 어긋남에 의한 오동작을 방지할 수 있다.
또한, 전술한 실시예에서는 본 발명을 클록 동기식 의사 SRAM에 적용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되지 않는다. 예컨대, 본 발명을 싱크로너스 DRAM, 싱크로너스 SRAM, 싱크로너스 플래시 메모리 등의 다른 클록 동기식 반도체 메모리에 적용하더라도 좋다.
전술한 실시예에서는 본 발명을 의사 SRAM 칩에 적용하는 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 시스템 LSI에 탑재되는 의사 SRAM 코어에 적용하더라도 동일한 효과를 얻을 수 있다.
이상, 본 발명에 대해서 상세히 설명하였지만, 상기한 실시예 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것에 한정되지 않는다. 본 발명을 이탈하지 않는 범위 내에서 변형 가능한 것은 분명하다.
클록 동기식 반도체 메모리에 있어서, 스탠바이 전류를 증가시키지 않고, 입력 신호를 확실하게 래치할 수 있어, 오동작을 방지할 수 있다.

Claims (4)

  1. 메모리 셀을 갖는 메모리 코어와;
    내부 회로를 동작시키는 클록 신호를 수신하는 클록 입력 버퍼와;
    상기 메모리 코어를 동작 가능하게 하기 위한 칩 인에이블 신호를 수신하는 인에이블 입력 버퍼와;
    상기 칩 인에이블 신호의 활성화 중에 입력 신호를 수신하기 위해서 활성화되고, 상기 칩 인에이블 신호의 비활성화 중에 비활성화되는 신호 입력 버퍼(18)와;
    상기 칩 인에이블 신호를 지연시킨 지연 칩 인에이블 신호의 활성화 타이밍 및 상기 클록 입력 버퍼로 수신된 상기 클록 신호의 천이 타이밍 중 느린 타이밍에 동기하여 래치 신호를 생성하는 래치 신호 생성 회로와;
    상기 신호 입력 버퍼로 수신된 입력 신호를, 상기 래치 신호에 동기하여 래치하는 래치 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 신호 입력 버퍼는 액세스하는 상기 메모리 셀을 나타내는 어드레스 신호를 수신하는 어드레스 입력 버퍼인 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 메모리 코어를 액세스하기 위한 액세스 요구를 수신하는 커맨드 입력 버퍼(10, 12)와;
    커맨드 입력 버퍼로 수신한 상기 액세스 요구를 상기 래치 신호에 동기하여 수신 해독하고, 상기 메모리 코어를 동작하기 위한 동작 제어 신호를 출력하는 커맨드 디코더와;
    상기 동작 제어 신호 및 내부 리프레시 요구 신호의 우선 순위를 판정하고, 그 판정 결과에 따라 판독하며, 기록 또는 리프레시 타이밍 신호 중 어느 하나를 출력하는 재정 회로와;
    상기 재정 회로로부터 출력되는 타이밍 신호에 응답하여 상기 메모리 코어를 액세스하는 코어 제어 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 메모리 셀을 리프레시하기 위한 리프레시 요구를 소정의 주기로 생성하는 리프레시 타이머와;
    리프레시하는 상기 메모리 셀을 나타내는 리프레시 어드레스 신호를, 상기 리프레시 요구에 동기하여 순차적으로 생성하는 리프레시 카운터와;
    상기 액세스 요구 및 상기 리프레시 요구가 경합할 때에, 어느 쪽을 우선시킬지를 판정하는 재정 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
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