KR20030011244A - 반도체메모리장치 - Google Patents

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KR20030011244A
KR20030011244A KR1020020035956A KR20020035956A KR20030011244A KR 20030011244 A KR20030011244 A KR 20030011244A KR 1020020035956 A KR1020020035956 A KR 1020020035956A KR 20020035956 A KR20020035956 A KR 20020035956A KR 20030011244 A KR20030011244 A KR 20030011244A
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샤프 가부시키가이샤
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Abstract

반도체메모리장치는 워드선 및 비트선의 교차부들 각각에 제공되어 대응하는 워드선 및 대응하는 비트선에 접속된 메모리셀; 어드레스 천이검출회로; 어드레스 래치 회로; 어드레스 디코더; 프리챠지회로; 및 제어신호 발생회로를 포함한다. 상기 어드레스 래치회로는 상기 비트선 프리챠지 신호에 의해 제어되어, 상기 비트선 프리챠지 신호가 제1 논리레벨인 기간에, 상기 어드레스래치 회로에 어드레스 신호가 입력되고, 상기 비트선 프리챠지 신호가 제2 논리레벨인 기간에, 상기 어드레스 래치 회로에 의해 상기 입력된 어드레스신호가 보유된다. 상기 어드레스 디코더는 상기 디코더 활성화 신호에 의해 활성화된다. 상기 어드레스 디코더가 활성화되며, 어드레스신호에 대응하는 워드선이 활성화되고, 상기 대응하는 워드선에 접속된 메모리셀이 액세스된다.

Description

반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 SRAM(Static Random Access Memory)등의 반도체메모리장치에 관한 것이다.
최근의 반도체집적회로는, 예컨대 수십 MHz 오더의 비교적 높은 주파수에서, 클록신호에 의존하지 않는 비동기적인 상태에서 입력신호가 입력 단자자를 통해 입력되고, 그 입력신호에 응답하여 동작을 실행하는 구성으로 되어 있는 것이 많다. 이러한 반도체 장치로서는, SRAM이라 칭하는 반도체메모리장치가 알려져 있다.
이 SRAM은 복수의 메모리셀을 포함한다. SRAM에는 어드레스 단자를 통해 어드레스신호가 입력되고 그 입력된 어드레스신호의 값에 대응하는 메모리셀을 정적으로 액세스하여 독출 또는 기입 동작이 실행된다. 이러한 SRAM의 동작은, 그 어드레스 단자에 입력된 어드레스신호의 값이 유효한 것임을 나타내는 클록신호에 의존하지 않기 때문에, 입력된 어드레스신호에 신속히 응답하여 독출 또는 기입 등의 동작을 실행할 수 있다.
이와 같이 구성된 SRAM에서, 어드레스신호가 공급되는 타이밍은 폭넓게 변화하는 경우가 있다. 일례로, 일련의 어드레스신호가 예컨대 20MHz 등의 고속으로 어드레스 단자로부터 순차 SRAM에 공급된 후, 어드레스 단자로부터 입력되는 신호의 상태는 비교적 오랜 동안 변화하지 않는다. 이 무변화의 기간 중에, 메모리셀이 완전히 정적으로 액세스되는 종래의 SRAM에서는, 예컨대 칩 선택 신호 또는 출력 인에이블 신호를 이용하는 다른 방법에 의해 SRAM이 제어되지 않는 한, 일단 어드레스 단자에 공급되는 어드레스 신호의 값에 따라 선택된 메모리셀에 대한 액세스가 보유된다.
이러한 어드레스신호의 값이 변화하지 않는 비교적 긴 기간(이하, "타임아웃 기간"이라 함)에 요구되는 전력량을 감소시키고 내부 다이나믹 동작성능을 향상시키기 위해, 최근의 SRAM은 대부분 어드레스 천이검출(ATD)회로를 포함하고 있다.
이 ATD 회로는, SRAM의 입력 단자, 특히 어드레스 단자에 입력되는 신호의 상태 천이를 검출하여, 이러한 상태 천이의 검출에 응답하여 내부 제어 신호를 발생시킨다. 상기 SRAM은 ATD 회로를 이용함에 의해, SRAM에 공급되는 어드레스 신호의 상태 천이가 검출된 후, 또한 어드레스 디코더에 의해 원하는 메모리셀이 액세스되기 전에, 내부 제어 신호를 생성함으로써, 예컨대 비트선의 프리챠지 동작, 및 센스 앰플리파이어의 활성화·비활성화 동작 등의 내부 동작을 실행할 수 있게 된다. 또한, 이들 내부 동작은, 메모리셀이 액세스되는 사이클(액세스 사이클)에서, 소정의 타임아웃 기간이 경과한 후에 실행될 수도 있다. SRAM에 새로운 어드레스 신호가 공급되면, ATD 회로에 의해 어드레스 단자에 입력되는 어드레스 신호의 상태 천이가 검출되어 내부 제어 신호가 생성된다. 따라서, 내부 동작에 필요한 SRAM의 소자들이 활성화되어, 새로운 어드레스 신호의 값에 대응하는 메모리셀이 액세스된다.
이러한 ATD 회로를 구비한 SRAM 등에 대하여, 예컨대 고주파수에서의 상태 천이를 포함하는 어드레스 신호가 공급되면, 그 상태 천이가 의도적으로 행하여진 것이거나, 또는 노이즈로 인해 발생한 것인 지에 관계없이, 메모리 어레이내의 복수의 워드선이 선택되어 동시에 활성화된다. 이는 바람직하지 않은 것으로서, SRAM의 메모리셀 내에 기억되어 있는 데이터가 파괴되거나, SRAM 내에서 고레벨 전류에 의한 손상이 발생되는 경우가 있다. 종래의 SRAM에서는, 복수의 워드선이 동시에 활성화됨을 방지하도록, 예컨대 액세스 사이클의 후반부에서 동작이 평형 상태로 되는 기간 중에, 모든 워드선을 강제적으로 오프 상태(비활성화 상태)로 하는 방법도 제안되었다. 그러나, 상기 종래의 기술은, SRAM 또는 다른 타입의 반도체메모리장치에 공급되는 어드레스 신호를 버퍼하기 위해 제공되는 입력 버퍼 회로의 응답속도가 충분히 빠른 경우에는, 모든 워드선이 강제로 오프 상태로 되기 전에 어드레스 신호의 상태 천이가 발생되는 바람직하지 않은 가능성을 내포하고 있다. 따라서, 복수의 워드선이 동시에 활성화됨을 방지하기 위해서는 상기한 기술은 효과적이지 않다.
이러한 문제를 해결하기 위해, 예컨대 일본국 공개 특허 공보 제94-176575호에서는, 도4에 나타낸 바와 같은 입력 버퍼 회로가 개시되어 있다. 도 4에 도시된 입력 버퍼 회로는, SRAM 또는 다른 타입의 반도체메모리장치에 공급되는 어드레스신호가 입력되는 각 어드레스 단자에 각각 제공된다. 상기 입력 버퍼 회로는 입력 단자(stage)(110), 지연 회로(116), 버스 게이트(118), ATD 회로(120), 및 래치 회로(130)를 포함하고 있다.
상기 입력 단자(110)은, 어드레스 신호가 입력되는 단자 A, 칩 인에이블 신호가 입력되는 단자 CE_, 2개의 P-채널 풀업 트랜지스터(112a,112b), 및 2개의 N-채널 풀다운 트랜지스터(114a,114b)를 포함한다. P-채널 풀업 트랜지스터(112a)의 게이트 및 N-채널 풀다운 트랜지스터(114a)의 게이트에는, 단자 A에서 어드레스신호 A1(도5)가 입력되고, 다른 P-채널 풀업 트랜지스터(112b)의 게이트 및 다른 N-채널 풀다운 트랜지스터(114b)의 게이트에는, 단자 CE_로부터 칩 인에이블 신호가 입력된다. 입력 단자(110)의 출력 단자는 인버터(113,115)를 통해 지연 회로(116) 및 ATD 회로(120)에 접속된다. 어드레스신호 A의 논리레벨을 반전시켜 얻어진 신호 B_(도5)가 지연 회로(116) 및 ATD 회로(120)에 각각 입력된다.
지연 회로(116)는 소정 지연 시간 후에 입력된 신호 B_를 출력한다. 지연 회로(116)의 출력 단자는 인버터(117)를 통해 버스 게이트(118)에 접속되어 있고, 상기 신호 B_를 소정 지연 시간만큼 지연시키는 동시에 논리레벨을 반전시켜 얻어진 신호 AD(도5)가 버스 게이트(118)에 입력된다.
상기 ATD 회로(120)는, 신호 B_가 직접 입력되는 지연 게이트(124a), 및 신호 B_가 인버터(123)를 통해 입력되는 지연 게이트(124b)를 포함한다. 지연 게이트(124a)에서 출력되는 신호는 지연 게이트(126a)의 두 개의 입력 단자들 중 하나에 입력된다. 지연 게이트(126a)로부터 출력되는 신호는 지연 게이트(126b)의 두 개의 입력 단자들 중 하나에 입력된다. 지연 게이트(126b)로부터 출력되는 신호는 지연 게이트(126c)의 두 개의 입력 단자들 중 하나에 입력된다. 지연 게이트(126a)의 다른 쪽 입력 단자, 지연 게이트(126b)의 다른 쪽 입력 단자, 및 지연 게이트(126c)의 다른 쪽 입력 단자에는 각각 신호 B_가 인버터(123) 및 다른 인버터(125)를 통해 입력된다.
지연 게이트(126c)에서 출력된 신호는 인버터(129a)(신호 BD)를 통해 NAND 게이트(122a)의 두 개의 입력 단자들 중 하나로 전달된다. 도5에 도시된 바와 같이, 신호 B_의 논리레벨을 반전시켜 신호 BD가 얻어진다. 특히, 상기 신호 BD의 펄스의 개시 시점(하강 에지)은 신호 B_의 펄스의 개시 시점(상승 에지)에 대해 시간 td만큼 지연된다.
도4를 참조하면, NAND 게이트(122a)의 다른 쪽 입력 단자에는 ATD 회로(120)에 입력된 신호 B_가 입력되어 있다. NAND 게이트(122a)에서의 출력 신호(신호 P_)는 NAND 게이트(128)의 두 개의 입력 단자들 중 하나로 전달된다. 도5에 도시된 바와 같이, 신호 B_ 및 신호 BD가 활성화 상태일 때의 기간 td에 신호 P_가 비활성화 상태로 보유된다.
도4를 참조하면, 지연 게이트(124b)에서 출력되는 신호는 지연 게이트(126d)의 두 개의 입력 단자들 중 하나에 입력된다. 지연 게이트(126d)에서 출력되는 신호는 지연 게이트(126e)의 두 개의 입력 단자들 중 하나에 입력된다. 지연 게이트(126e)에서 출력되는 신호는 지연 게이트(126f)의 두 개의 입력 단자들 중 하나에 입력된다. 지연 게이트(126d)의 다른쪽 입력 단자, 지연 게이트(126e)의 다른쪽 입력 단자, 및 지연 게이트(126f)의 다른쪽 입력 단자에는, 인버터(123)를 통해 신호 B_의 논리레벨을 반전시켜 얻어진 신호 B가 각각 입력된다.
지연 게이트(126f)에서 출력되는 신호(신호 BD_)는 인버터(129b)를 통해 NAND 게이트(122b)의 두 개의 입력 단자들 중 하나로 전달된다. 도5에 도시된 바와 같이, 신호 BD_는 신호 B_의 논리 레벨을 반전시켜 얻어진다. 특히, 신호 BD_의 펄스의 종료 시점(하강 에지)은 신호 신호 B_의 펄스의 종료 시점에 대해 시간 td만큼 지연된다.
NAND 게이트(122b)의 다른쪽 입력 단자에는 신호 B가 입력된다. NAND 게이트(122b)에서 출력되는 신호(신호 P)는 NAND 게이트(128)의 다른쪽 입력 단자로 전달된다. 도5에 도시된 바와 같이, 신호 P는, NAND 게이트(122b)에 입력된 신호 B 및 신호 BD_가 모두 활성화된 상태인 기간 동안, 신호 P가 활성화 상태로 보유된다. 따라서, 입력 버퍼 회로에 입력된 어드레스 신호 A1의 천이 상태에 응답하여 NAND 게이트(128)로부터, 소정 기간 동안 하이 논리 레벨로 되는 펄스 신호 ATD가 출력된다.
버스 게이트(118)는 병렬로 접속된 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함한다. P-채널 트랜지스터의 게이트에는 ATD 회로(120)로부터 펄스 신호 ATD가 입력되고, N-채널 트랜지스터의 게이트에는 인버터(121)를 통해 반전된 펄스 신호 ATD가 입력된다. 이 버스 게이트(118)는, ATD 회로(120)로부터 출력되는 펄스 신호 ATD 에 의해 제어되며, 펄스 신호 ATD가 출력되는 중에 버스 게이트(118)가 래치 회로(130)로부터 차단된다. 버스 게이트(118)의 출력 단자는 래치 회로(130)에 접속된다.
래치 회로(130)는 두 개의 인버터, 즉 제1 인버터 및 제1 인버터와 교차하는 루프 브랜치에 접속된 제2 인버터를 포함한다. 래치 회로(130)의 출력은 인버터(131)를 통해 입력 버퍼 회로의 출력 단자 Aout에 접속되어 있다. 출력 단자자 Aout는 SRAM 또는 다른 타입의 반도체메모리장치의 내부 회로(도시 안됨)에 접속되어 있다.
이러한 구성의 입력 버퍼 회로의 동작에 대해서, 도5를 참조하여 설명한다. 도5는 도4에 도시된 입력 버퍼 회로의 여러 소자들에 의해 입출력되는 여러 신호들의 파형을 나타낸 타이밍도이다.
시간 t2∼t4의 사이에는, ATD 회로(120)로부터 펄스 신호 ATD가 출력되어 버스 게이트(118)가 차단된다. 따라서, 래치 회로(130)는 어드레스 신호 A1가 상태천이하기 전의 시간 t0∼t1동안 입력된 신호 AD의 상태를 보유한다. 따라서, 어드레스신호가 상태 천이하기 전과 같은 상태의 신호 A1out가 내부 회로에 출력된다. 시간 t4에서, 펄스 신호 ATD가 하이 논리 레벨인 기간이 종료되면, 버스 게이트(118)로부터 래치 회로(130)에 상태 천이된 새로운 신호 AD가 공급된다. 상기 상태 천이된 신호 A1out는 어드레스 디코더, 프리챠지 회로, 또는 메모리셀 등의 내부 회로에 출력된다.
시간 t5∼t10에서는, ATD 회로(120)로부터 펄스 신호 ATD가 출력되기 때문에, 버스 게이트(118)는 차단되어 있다. 따라서, 시간 t7∼t9에서 우발적인 어드레스 신호 A1의 상태 천이가 발생되더라도, 래치 회로(130)에는 신호 AD가 입력되지 않고, 전의 상태를 보유한 신호가 래치 회로(130)로부터 출력된다. 따라서, 이러한 짧고 우발적인 상태 천이가 입력 버퍼 회로에서 출력되는 신호에 영향을 주는 것을 방지할 수 있다. 도5에서, 점선은, 지연시간 td이 경과할 때까지, 단자 A에서 출력되는 어드레스 신호가 하이 논리 레벨인 경우에 얻어지는 레벨을 신호 ATD 및 신호 BD_와 연관하여 나타내고 있다.
이와 같이 구성된 입력 버퍼 회로가 일반적인 종래의 SRAM에 사용되는 경우, 다음과 같은 현상이 발생된다. 펄스 신호 ATD가 하이 논리 레벨인 동안, 상태 천이된 어드레스 신호가 어드레스 디코더에 입력되지 않고, 어드레스 래치 회로에 보유되어 있는 상태 천이된 어드레스 신호가 어드레스 디코더에 입력되어 디코드된다.이 펄스 신호 ATD의 하이 논리 레벨 기간 중에, 펄스 신호 ATD를 바탕으로 생성된 내부 동작 제어 신호에 의해, 직전의 액세스사이클에서 선택된 워드선이 비선택 상태로 된다. 그리고, 펄스 신호 ATD가 로우로 된 후에, 새로운 어드레스 신호가 어드레스 디코더에 입력되어 디코드되며, 그 새로운 어드레스 신호의 값에 대응하는 워드선이 선택된다. 그 결과, 입력 버퍼 회로에 입력되는 어드레스 신호에 짧고 우발적인 상태 천이가 발생되더라도, 상기한 바와 같이 복수의 워드선이 동시에 활성화됨을 방지할 수 있다.
그러나, 상기한 일본국 공개 특허 공보 제94-176575호에 개시되어 있는 기술은 다음과 같은 문제가 있다.
지연 회로(116)에 의한 지연 시간은, 버스 게이트(118)가 ATD 회로(120)로부터 출력되는 펄스 신호 ATD에 의해 차단되기 전에 단자 A에 입력된 어드레스 신호 A1의 상태 천이가 버스 게이트(118)에 도달되지 않도록 설정되어 있다. ATD 회로(120)로부터 출력되는 펄스는, 지연 게이트(124a,124b,126a,126b,126c,126d,126e,126f)에 의해 제공되는 지연 시간만큼 단자 A에 입력된 어드레스 신호 A1의 상태 천이에 대해 지연된다. 지연 회로(116)에 의한 지연 시간은 지연 회로(116)에서 출력되는 신호 및 ATD 회로(120)로부터 출력되는 신호 사이에 레이스(race) 또는 경합 조건이 발생하지 않도록 상기한 바와 같이 설정된다. 신호 AD의 상태 천이(도5)가, 펄스 신호 ATD가 하이로 되기 전에 발생하지 않도록, 시간 t2∼t3의 기간을 지연 회로(116)에 의해 조정하고 있다.상기 레이스 또는 경합 조건은 메모리 어레이의 복수의 워드선을 활성화하는 데 있어서 부적절한 동작을 야기한다.
펄스 신호 ATD가 로우로 되면, 새로운 어드레스 신호가 어드레스 디코더에 의해 디코드된다. 이 디코딩 타이밍은, 직전의 액세스 사이클에서 입력된 어드레스 신호의 값에 대응하는 워드선의 비활성화, 또는 센스 앰플리파이어의 정지 등의 내부 동작에 대하여 충분한 마진을 가질 필요가 있다. 상기 디코딩 타이밍을 결정하기 위해서는, 펄스 신호 ATD가 로우로 되는 시간 및 내부 동작이 완료되는 시간 사이의 레이스 조건도 고려되어야 한다.
상기한 바와 같이, 종래의 반도체메모리장치에서는 : (i) 펄스 신호 ATD가 하이로 되는 시간 및 지연 회로(116)에서 출력되는 신호 AD의 상태 천이가 발생되는 시간 사이의 레이스 조건, 및 (ii) 펄스 신호 ATD가 로우로 되는 시간 및 내부 동작이 완료되는 시간 사이의 레이스 조건을 고려해야 하며, 이러한 타이밍에 관한 제한 때문에, 반도체메모리장치의 동작 속도에 바람직하지 않은 영향을 주게 된다.
본 발명에 따른 반도체메모리장치는 서로 교차하도록 배치된 복수의 워드선 및 복수의 비트선; 상기 복수의 워드선 및 복수의 비트선의 교차부들 각각에 제공되어 상기 복수의 워드선 중, 대응하는 워드선 및 상기 복수의 비트선 중, 대응하는 비트선에 접속되는 메모리셀; 입력된 어드레스신호의 상태천이를 검출하여, 천이검출 펄스신호를 생성하는 어드레스 천이검출회로; 어드레스신호가 입력되며, 입력된 어드레스신호의 값을 보유하는 어드레스 래치 회로; 상기 어드레스 래치회로에서 출력되는 어드레스신호의 값을 디코드하고, 복수의 워드선 중 상기 어드레스신호의 값에 대응하는 워드선을 선택하여, 선택된 워드선을 활성화시키는 어드레스 디코더; 상기 복수의 비트선 중, 상기 선택된 워드선 및 메모리셀에 대응하는 비트선을 충전시키는 프리챠지 회로; 및 상기 천이검출 펄스신호가 입력되어, 상기 어드레스 디코더를 활성화시키는 디코더 활성화 신호와 상기 프리챠지 회로를 제어하는 비트선 프리챠지 신호를 생성하는 제어신호 발생회로를 포함한다. 상기 어드레스 래치 회로는 상기 비트선 프리챠지 신호에 의해 제어되어, 상기 비트선 프리챠지 신호가 제1 논리레벨인 기간에, 상기 어드레스 래치 회로에 어드레스 신호가 입력되고, 상기 비트선 프리챠지 신호가 제2 논리레벨인 기간에, 상기 어드레스 래치 회로에 의해 상기 입력된 어드레스 신호가 보유된다. 상기 어드레스 디코더는 상기 디코더 활성화 신호에 의해 활성화되도록 제어되어, 상기 어드레스 디코더가 활성화되었을 때, 상기 어드레스 래치 회로에서 상기 어드레스 디코더로 입력되는 어드레스신호의 값에 대응하는 워드선이 활성화되고, 상기 대응하는 워드선에 접속된 메모리셀이 액세스된다.
본 발명의 일 실시예에서, 상기 제어신호 발생회로는 제1 지연 회로, 제2 지연 회로, 제3 지연 회로, 및 논리 회로를 포함한다. 상기 제1 지연 회로에는 상기 천이검출 펄스신호가 입력되어, 상기 천이검출 펄스신호의 종료 시점에 대해 제1 지연 시간만큼 지연시킨 종료 시점을 가진 신호가 출력된다. 상기 제2 지연 회로에는 천이검출 펄스신호가 입력되어, 상기 제1 지연 회로에서 출력된 신호의 종료 시점에 대해 제2 지연 시간만큼 지연시킨 종료 시점을 가진 신호가 출력된다. 상기제3 지연 회로에는 상기 제1 지연 회로에서 출력된 신호가 입력되어, 상기 제1 지연 회로에서 출력된 신호의 개시 시점에 대해 제3 지연 시간만큼 지연시킨 개시 시점을 가진 신호가, 상기 비트선 프리챠지 신호로서 출력된다. 상기 논리 회로에는 상기 천이검출 펄스신호 및 상기 제2 지연 회로에서 출력된 신호가 입력되어, 상기 천이검출 펄스신호가 비활성화 상태인 기간 중에 상기 제2 지연 회로에서의 출력 신호를 상기 디코더 활성화 신호로서 출력한다.
본 발명의 일 실시예에서, 상기 제1 지연 회로, 상기 제2 지연 회로, 상기 제3 지연 회로 및 상기 논리 회로는, 상기 제어신호 발생회로에서 출력되는 상기 디코더 활성화 신호가 비활성화 상태로 된 후 제3 지연 기간에 상기 비트선 프리챠지 신호가 활성화되고, 또한 상기 천이검출 펄스신호가 활성화 상태인 기간에 상기 디코더 활성화 신호가 비활성화 상태로 되도록 동작 타이밍이 설정된다.
본 발명의 일 실시예에서, 상기 제3 지연 시간은, 어드레스신호가 입력된 후 상기 메모리셀에 대하여 연속으로 액세스가 실행되는 경우에, 직전의 액세스가 완료되어 선택된 상기 워드선이 비활성화 상태로 되는 시간 및 다음 액세스에 대비하여 비트선의 프리챠지 동작을 개시하는 시간 사이의 가능한 최단 시간과 동일하거나 또는 그 보다 긴 시간으로 설정된다.
본 발명의 일 실시예에서, 상기 제3 지연 시간은, 어드레스신호가 입력된 후 상기 메모리셀에 대하여 연속으로 액세스가 실행되는 경우에, 직전의 액세스가 완료되어 선택된 상기 워드선이 비활성화 상태로 되는 시간 및 다음 액세스에 대비하여 비트선의 프리챠지 동작을 개시하는 시간 사이의 가능한 최단 시간과 동일하거나 또는 그 보다 긴 시간으로 설정되는 반도체메모리장치.
본 발명의 일 실시예에서, 상기 제1 지연 시간은, 상기 천이검출 펄스신호를 바탕으로 생성된 상기 비트선 프리챠지 신호가, 상기 메모리셀에 대하여 다음 액세스를 실행하기 위해 필요한 프리챠지 시간과 동일하거나 또는 그 보다 긴 펄스기간을 갖기 위해 필요한 시간으로 설정되어 있다.
본 발명의 일 실시예에서, 상기 제2 지연 시간은, 상기 비트선의 프리챠지 동작이 완료된 시간 및 상기 워드선의 활성화를 개시하는 시간 사이의 가능한 최단 시간과 동일하거나 또는 그 보다 긴 시간으로 설정된다.
SRAM 등의 일반적인 반도체메모리장치에 따르면, ATD 회로에서 출력되는 ATD 펄스신호를 바탕으로 하여 내부동작 제어신호가 생성된다. 상기 내부동작 제어신호는 비트선의 프리챠지 동작, 워드선의 비활성화 동작, 센스 앰플리파이어의 활성화·비활성화 동작 등의 내부 동작을 제어한다. 어드레스 신호의 상태 천이가 발생될 때 복수의 워드선이 동시에 선택되어 활성화됨을 방지하도록, 지연 회로 등에 의해 내부 동작과 직접 동기되지 않는 독립적인 타이밍으로, 내부동작 제어신호의 논리 레벨이 변화되는 타이밍을 조정한다. 따라서, 종래의 반도체메모리장치에서는 : (i) 펄스 신호 ATD가 하이 레벨로 되는 기간의 개시 시점 및 지연 회로에서 출력되는 신호 AD의 상태 천이가 발생되는 시간 사이의 레이스 조건, 및 (ii) 펄스 신호 ATD가 하이 논리 레벨로 되는 기간의 종료 시점 및 내부 동작이 완료되는 시간 사이의 레이스 조건을 고려해야 하며, 따라서 종래의 반도체메모리장치에서는 제조 프로세스 등에서의 격차에 의한 특성의 변화에 대해 충분한 마진을 확보하여 설계될 필요가 있었다.
본 발명에 따르면, 내부동작 제어신호인 비트선 프리챠지 신호에 의해, 어드레스 래치 회로로의 어드레스 신호의 입력 및 어드레스 래치 회로에 의한 어드레스 신호의 보유가 제어된다. 디코더 활성화 신호에 의해 어드레스 디코더의 활성화를 제어한다. 따라서, 상태 천이된 어드레스 신호가 어드레스 디코더에 의해 디코드되는 타이밍을 내부 동작의 타이밍과 동기시킬 수 있다. 따라서, 상기한 바와 같은 레이스 조건을 고려할 필요 없이, 복수의 워드선이 동시에 활성화됨을 방지할 수 있고, 내부동작에 필요한 통상의 시간 내에 어드레스 신호를 어드레스 디코더에 공급할 수 있다. 따라서, 반도체메모리장치 전체의 동작 속도에 바람직하지 않은 영향을 미치는 마진을 제공할 필요가 없다.
따라서, 상기한 본 발명에서는 반도체메모리장치의 동작 속도에 영향을 미치지 않고 복수의 워드선이 동시에 선택됨을 방지할 수 있는 반도체메모리장치를 제공하게 되는 장점이 있다.
본 발명의 이들 및 다른 장점들은 첨부 도면들을 참조하여 상세하게 후술되는 설명을 이해한다면 당업자들에게 명백하게 될 것이다.
도1은 본 발명의 일실시예에 따른 SRAM의 회로도,
도2는 도1에 도시된 SRAM의 신호들의 파형을 나타낸 타이밍도,
도3은 도1에 도시된 SRAM의 제어신호 발생회로의 신호들의 파형을 나타낸 타이밍도,
도4는 종래의 입력버퍼회로의 구성을 나타낸 회로도, 및
도5는 도4에 도시된 종래의 입력버퍼회로의 신호들의 파형을 나타낸 타이밍도이다.
이하, 첨부 도면들을 참조하여 본 발명을 실시예들을 통해 설명한다.
도1은 본 발명의 일 실시예에 따른 SRAM(100)의 회로도를 나타낸다.
상기 SRAM(100)은 입력 어드레스신호 address의 상태 천이를 검출하여 펄스신호 atd를 출력하는 어드레스 천이 검출(ATD) 회로(1)를 포함한다. 상기 ATD회로(1)의 출력 단자는 어드레스 디코더(3)의 활성화를 제어하기 위한 디코더 활성화 신호 WLctr를 생성하고 프리챠지 회로(6)를 제어하기 위한 비트선 프리챠지 신호 eq를 생성하도록 제어신호 발생회로(2)에 접속된다. 상기 제어신호 발생회로(2)에 의해 생성된 비트선 프리챠지 신호 eq는 프리챠지 회로(6) 및 어드레스 래치 회로(4)에 입력된다. 상기 디코더 활성화 신호 WLctr는 어드레스 디코더(3)에 입력된다.
상기 어드레스 래치 회로(4)는 비트선 프리챠지 신호 eq에 의해 다음과 같이 제어된다. 상기 어드레스 신호 address는 소정 기간 만큼(상기 비트선 프리챠지 신호 eq가 제1 논리 레벨인 기간) 어드레스 래치 회로(4)에 입력되고, 입력 어드레스신호 address는 어드레스 디코더(3)로 입력된다. 그 이외의 기간에는(상기 비트선 프리챠지 신호 eq가 제2 논리 레벨인 기간), 이미 어드레스 래치 회로(4)에 입력된 어드레스 신호 address의 값이 보유되며, 상기 어드레스 신호 address의 보유된 값이 어드레스 디코더(3)에 출력된다. 어드레스 디코더(3)의 활성화는 디코더 활성화 신호 WLctr에 의해 다음과 같이 제어된다. 어드레스 디코더(3)에 접속된 복수의 워드선 WL 중, 어드레스 래치 회로(4)에서 출력된 어드레스 신호 1at add의 값에 대응하는 워드선 WL이 선택되어 활성화된다.
상기 복수의 워드선 WL은 복수의 비트선 BL 및 복수의 비트선 BL#과 교차하도록 제공된다. 상기 비트선 BL 및 비트선 BL# 각각은 쌍으로 형성된다. 각각의 워드선 WL 및 각 쌍의 비트선 BL 및 BL#은 메모리 셀(5)에 접속된다. 각 쌍의 비트선 BL 및 BL#은 대응하는 메모리 셀(5)에 기억된 데이터를 전달한다.
도1은 간략화를 위해 하나의 워드선 WL, 한 쌍의 비트선 BL 및 BL#, 및 하나의 메모리셀(5)을 나타낸다. 상기 SRAM(100)은 실제로 복수의 워드선 WL, 복수의 쌍의 비트선 BL 및 BL#, 및 복수의 메모리셀(5)을 포함한다. 각 메모리셀(5)은 두 개의 트랜지스터(71,72) 및 두 개의 인버터를 포함한다. 각각의 트랜지스터(71,72)의 게이트는 대응하는 워드선 WL에 접속된다. 트랜지스터(71)의 소스는 대응하는 비트선 BL에 접속되며, 트랜지스터(72)의 드레인은 대응하는 비트선 BL#에 접속된다. 트랜지스터(71)의 드레인 및 트랜지스터(72)의 소스는 루프에서 서로 접속된 두 개의 인버터를 통해 서로 접속된다. 상기 비트선 BL 및 BL#의 쌍은 프리챠지 회로(6)에 접속된다.
상기 프리챠지 회로(6)는 두 개의 트랜지스터(61,62)를 포함한다. 상기 트랜지스터(61,62) 각각의 게이트에는 비트선 프리챠지 신호 eq가 입력된다. 트랜지스터(61)의 소스는 대응하는 비트선 BL에 접속되며, 트랜지스터(62)의 드레인은 대응하는 비트선 BL#에 접속된다. 트랜지스터의 드레인(61)은 트랜지스터(62)의 소스에 접속된다. 프리챠지 회로(6)는 비트선 프리챠지 신호 eq에 의해 제어되며, 상기 비트선 BL 및 BL#을 소정 전위로 충전한다.
도2는 SRAM(100)(도1)의 신호들의 파형을 나타낸 타이밍 도이다.
ATD 회로(1)는 도4에 도시된 ATD 회로(120) 등과 유사한 구성을 가진다. 도2에 도시된 바와 같이, ATD 회로(1)는 소정 기간의 펄스를 발생시키도록 입력 어드레스 신호 address의 상승 에지 및 하강 에지 둘다에 반응한다. ATD 회로(1)에서 출력된 펄스 신호 atd는 제어신호 발생회로(2)에 입력된다.
도1에 도시된 바와 같이, 제어신호 발생회로(2)는 제1 지연 회로(21), 제2 지연 회로(24), 제3 지연 회로(20), 및 논리 회로(NOR 게이트)(27)를 포함한다. 도3은 제어신호 발생회로(2)의 신호들의 파형을 나타낸 타이밍 도이다.
ATD 회로(1)에서 출력된 펄스 신호 atd는 제1 지연 회로(21)의 NOR 게이트(22)의 제1 입력 단자(22a)에 입력된다. 따라서, 도3에 도시된 바와 같이, ATD 회로(1)에서 NOR 게이트(22)로 입력된 펄스 신호 atd(NOR22A)가 로우 논리 레벨에서 하이 논리 레벨로 변화할 때, 제1 지연 회로(21)가 즉시 반응하여 NOR 게이트(22)의 출력 단자(22c)에서 신호(NOR22C)를 출력한다. 이 때, 신호(NOR22C)는 로우 논리 레벨 상태이다.
ATD 회로(1)에서 출력된 펄스 신호 atd는 짝수개(도1에서 4개)의 인버터를 포함하는 지연 단(23)에 의해 지연되어 NOR 게이트(22)의 제2 입력 단자(22b)에 신호(NOR22B)(도3)로서 입력된다(도3). 따라서, 도3에 도시된 바와 같이, 펄스 신호 atd(NOR22A)가 하이 논리 레벨에서 로우 논리 레벨로 변화할 때, 제1 지연 회로(21)는 제1 지연 시간 dly21 후에 NOR 게이트(22)의 출력 단자(22c)에서 신호 NOR22C를 출력한다. 이 때, 신호 NOR22C는 하이 논리 레벨 상태이다. 이 방식으로, 제1 지연 회로(21)는 펄스 신호 atd의 종료 시점(하강 에지)(기간 p1의 끝)에 대해 제1 지연 시간 dly21 만큼 지연된 종료 시점(상승 에지, tb)을 가진 신호 NOR22C를 출력한다. 상기 신호 NOR22C는 제2 지연 회로(24) 및 제3 지연 회로(20)에 입력된다.
제1 지연 회로(21)에서 출력된 신호 NOR22C는 제2 지연 회로(24)의 NAND 게이트(25)의 제1 입력 단자(25a)에 입력된다. 따라서, 도3에 도시된 바와 같이, 신호 NOR22C(NAND25A)가 하이 논리 레벨에서 로우 논리 레벨로 변화할 때, 제2 지연 회로(24)는 즉시 반응하여 NAND 게이트(25)의 출력 단자(25c)에서 신호 NAND25C를 출력한다. 이 때, 신호 NAND25C는 하이 논리 레벨 상태이다.
제1 지연 회로(21)에서 출력된 신호 NOR22C는, 제2 지연 회로(24)에서, 짝수(도1에서 두 개)개의 인버터를 포함하는 지연 단(26)에 의해 지연되어 NAND 게이트(25)의 제2 입력 단자(25b)에 신호 NAND25B로서 입력된다(도3). 따라서, 도3에 도시된 바와 같이, 신호 NOR22C가 로우 논리 레벨에서 하이 논리 레벨로 변화할 때, 제2 지연 회로(24)는 제2 지연 시간 dly24 후에 NAND 게이트(25)의 출력 단자(25c)에서 신호 NAND25C를 출력한다. 이 때, 신호 NAND25C는 로우 논리 레벨 상태이다. 이 방식으로, 제2 지연 회로(24)는 신호 NOR22C의 종료 시점(상승 에지, tb)에 대해 제2 지연 시간 dly24 만큼 지연된 종료 시점(하강 에지)을 가진 신호 NAND25C를 출력한다. 상기 신호 NAND25C는 논리 회로(27)에 입력된다.
또한, 제1 지연 회로(21)에서 출력된 신호 NOR22C는 제3 지연 회로(20)의 NOR 게이트(29)의 제1 입력 단자(29a)에 입력된다. 따라서, 도3에 도시된 바와 같이, 신호 NOR22C(NOR29A)가 로우 논리 레벨에서 하이 논리 레벨로 변화할 때(즉, 시간 tb에서), 제3 지연 회로(20)는 즉시 반응하여 NOR 게이트(29)의 출력 단자(29c)에서 신호 NOR29C를 출력한다. 이 때, 신호 NOR29C는 로우 논리 레벨 상태이다.
제1 지연 회로(21)에서 출력된 신호 NOR22C는, 제3 지연 회로(20)에서,짝수(도1에서 두 개)개의 인버터를 포함하는 지연 단(28)에 의해 지연되어 NOR 게이트(29)의 제2 입력 단자(29b)에 신호 NOR29B로서 입력된다(도3). 따라서, 도3에 도시된 바와 같이, 신호 NOR22C가 하이 논리 레벨에서 로우 논리 레벨로 변화할 때, 제3 지연 회로(20)는 제3 지연 시간 dly20 후에 NOR 게이트(29)의 출력 단자(29c)에서 신호 NOR29C를 출력한다. 이 때, 신호 NOR29C는 하이 논리 레벨 상태이다.
상기한 바와 같이, 제3 지연 회로(20)에서 출력된 하이 논리 레벨 신호 NOR29C는 제1 지연 회로(21)에서 출력된 신호 NOR22C(NOR29A)의 로우 논리 레벨의 논리 레벨에서 반전된 논리 레벨을 가진다. 신호 NOR29C의 하이 논리 레벨 펄스의 개시 시점(상승 에지, ta)은 신호 NOR22C의 로우 논리 레벨 펄스의 개시 시점(하강 에지)에 대해 제3 지연 시간 dly20 만큼 지연된다. 신호 NOR29C의 하이 논리 레벨 펄스의 종료 시점(tb)은 신호 NOR22C의 로우 논리 레벨 펄스의 종료 시점(상승 에지)에 의해 결정된다.
제3 지연 회로(20)에서 (비트선 프리챠지 신호 eq로서 출력된) 신호 NOR29C는 프리챠지 회로(6)의 트랜지스터(61,62)(구동 트랜지스터, 도1)의 각각의 게이트에 입력된다. 상기 신호(비트선 프리챠지 신호 eq)가 하이 논리 레벨일 때, 비트선 BL 및 BL#은 공급 전압(Vcc)(도시 안됨)으로 프리챠지된다.
NOR 게이트(27)는 펄스 신호 atd가 입력되는 제1 입력 단자(27a) 및 제2 지연 회로(24)에서 출력된 신호 NAND25C가 입력되는 제2 입력 단자(27b)를 포함한다. NOR 게이트(27)의 출력 단자(27c)에서 출력된 신호 NOR27C(도3)는 어드레스디코더(3)를 활성화시켜서 어드레스 디코더(3)가 워드선 WL을 선택하도록 하는 디코더 활성화 신호 WLctr로서 어드레스 디코더(3)에 입력된다. 도3에 도시된 바와 같이, 펄스 신호 atd가 로우 논리 레벨(비활성화 상태)일 때, 디코더 활성화 신호 WLctr(NOR27C)의 논리 레벨이 제2 지연 회로(24)에서 출력된 신호 NAND25C의 논리 레벨에서 반전된다. 펄스 신호 atd가 하이 논리 레벨(활성화 상태)일 때, 디코더 활성화 신호 WLctr(NOR27C)의 논리 레벨은 로우 논리 레벨 상태이다. 따라서, 펄스 신호 atd가 입력 어드레스 신호의 상태 천이의 결과로서 하이 논리 레벨인 기간 p1(도3) 중에, 직전 액세스 사이클에서 선택된 워드선 WL은 비활성화 상태로 된다.
제어신호 발생회로(2)에서, 3개의 지연 회로(21,24,20)는 다음의 기능을 가진다.
제1 지연 회로(21)는 ATD 회로(1)에 입력되는 펄스 신호 atd의 종료 시점에 대해 제1 지연 시간 dly21의 지연 후에 신호를 출력한다. 이 지연은 펄스 신호 atd가 하이 논리 레벨(기간 p1, 도3)인 기간에 따라, 비트선의 프리챠지 동작을 위해 요구되는 시간을 얻도록 제공된다. 제1 지연 시간 dly21은 소정 펄스 기간(비트선 프리챠지 신호 eq가 하이 논리 레벨인 때)을 가지도록, 펄스 신호 atd의 천이 검출에 따라 생성되는, 비트선 프리챠지 신호 eq에 대해 요구되는 시간으로 설정된다. 상기 펄스 기간은 메모리셀(5)에 대해 다음의 액세스를 실행하도록 요구되는 시간과 동일하거나 또는 그보다 길게 된다.
제2 지연 회로(24)는 제1 지연 회로(21)(NOR22C)에서 출력된 신호의 종료 시점에 대해 제2 지연 시간 dly24의 지연 후에 신호를 출력한다. 이 지연은 비트선프리챠지 신호 eq(NOR29C)가 하이 논리 레벨인 기간 및 워드선 WL이 활성화 상태인 기간의 오버랩을 방지하도록 제공된다. 이 방식으로, 제2 지연 회로(24)는 비트선 프리챠지 신호 eq가 로우로 된 후에 디코더 활성화 신호 WLctr가 하이로 되기 전에 소정 기간을 제공한다. 제2 지연 시간 dly24은 비트선 BL 및 BL#의 프리챠지 동작이 완료된 시간 및 워드선 WL의 활성화가 개시되는 시간 사이의 가능한 최단 시간과 동일하거나 그보다 길게 설정된다.
제3 지연 회로(20)는 비트선 프리챠지 신호 eq의 개시 시점에 대해 제3 지연 시간 dly20의 지연 후에 신호를 출력한다. 이 지연은 비트선 프리챠지 기간 및 워드선 WL이 직전의 액세스 사이클에서 활성화 상태인 기간의 오버랩을 방지하도록 제공된다. 이 방식으로, 제3 지연 회로(20)는 어드레스 신호 address의 상태 천이의 결과로서 새로운 펄스 신호 atd가 생성된 후에 소정 기간을 제공하며, 워드선 WL은 비트선 프리챠지 동작이 개시되기 전에 활성화 상태로 되고 상기 디코더 활성화 신호 WLctr는 로우로 된다. 제3 지연 시간 dly20은 직전 액세스가 종료되어 선택된 워드선 WL이 비활성화 상태로 될 때의 시간 및 어드레스 신호가 입력된 후 메모리셀이 연속으로 액세스되는 경우 다음 액세스에 대한 비트선의 프리챠지 동작이 개시될 때의 시간 사이의 가능한 최단 시간과 동일하거나 그보다 길게 설정된다.
상기 제1 지연 회로(21), 제2 지연 회로(24), 제3 지연 회로(20) 및 논리 회로(27)는, 제어신호 발생회로(2)에서 출력된 디코더 활성화 신호 WLctr가 활성화 상태로 된 후의 제3 지연 시간에 비트선 프리챠지 신호 eq가 활성화되고, 펄스 신호 atd가 활성화 상태일 때 디코더 활성화 신호 WLctr가 비활성화 상태로 되도록동작하는 타이밍으로 되어 있다.
도1을 참조하면, 어드레스 래치 회로(4)는 트랜스퍼 게이트(11), 래치 회로(13) 및 인버터(14)를 포함한다. 상기 트랜스퍼 게이트(11)는 서로 병렬로 접속된 두 개의 트랜지스터를 포함한다. 상기 트랜지스터들 중 하나의 게이트에는 비트선 프리챠지 신호 eq가 입력되며, 다른 트랜지스터의 게이트에는 인버터(10)를 통해 반전된 비트선 프리챠지 신호 eq가 입력된다.
트랜스퍼 게이트(11)의 입력 단자에는 어드레스 신호 address가 입력되며, 트랜스퍼 게이트(11)의 출력 단자는 인버터(14)의 입력 단자에 접속된다. 비트선 프리챠지 신호 eq가 하이 논리 레벨일 때, 트랜스퍼 게이트(11)의 입력 단자 및 출력 단자는 트랜스퍼 게이트(11)의 트랜지스터들을 온시키도록 서로 도통되어 있다. 이 기간 중에, 어드레스 신호 address가 인버터(14)의 입력 단자에 공급되며, 상기 어드레스 신호 address의 새로운 값이 래치 회로(13)의 입력 단자에 공급된다. 상기 래치 회로(13)는 제1 인버터 및 상기 제1 인버터와 교차하는 루프 브랜치에 접속된 제2 인버터로 된, 두 개의 인버터를 포함한다. 따라서, 래치 회로(13)에서의 출력 신호 1at add는 어드레스 신호 address의 논리 레벨을 두 번 반전함에 의해 얻어진다. 따라서, 래치 회로(13)에서 출력된 신호는 어드레스 신호 address와 동일 논리 레벨을 가진다. 비트선 프리챠지 신호 eq가 로우로 되면, 트랜스퍼 게이트(11)의 입력 단자 및 출력 단자는 트랜스퍼 게이트(11)의 트랜지스터들을 오프시키도록 서로 분리된다. 따라서, 비트선 프리챠지 신호 eq가 로우로 될 때 입력된 어드레스 신호 address의 값이 래치 회로(13)에 의해 보유된다.
어드레스 디코더(3)의 입력 단자에는 어드레스 래치 회로(4)에서 출력된 신호 1at add가 입력된다. 디코더 활성화 신호 WLctr가 하이 논리 레벨일 때 어드레스 디코더(3)에 입력되는 신호 1at add가 디코드되며, 그에 대응하는 워드선 WL이 선택되어 활성화된다.
이하, 이 실시예의 SRAM(100)(도1)의 동작을 도2를 참조하여 설명한다.
여기서는, 시간 tO(초기 상태)에서, 어드레스신호 address가 하이 논리 레벨 상태인 것으로 한다. 이 초기 상태는 직전의 액세스 사이클로부터 계속되는 것이며, 직전의 액세스 사이클은 어드레스 신호 address가 하이(시간 tO에서 시작됨) 상태로 된 후 충분한 시간이 경과하고 나서 개시된 것으로 한다. SRAM(100)의 내부 동작은 직전의 액세스 사이클에서 모두 완료된다. 따라서, 직전의 액세스사이클에서 ATD 회로(1)에서 출력되는 펄스신호 atd, 및 이 펄스신호 atd를 바탕으로 하여 제어신호로서 생성되는 비트선 프리챠지 신호 eq 및 디코더 활성화 신호 WLctr는 모두 로우 레벨이다. 또한, 어드레스 래치 회로(4)에서 출력되는 신호 1at add는 직전의 액세스사이클에서 비트선 프리챠지 신호 eq가 로우로 될 때 입력된 어드레스 신호 address의 값을 가진다. 따라서, 상기 신호 1at add도 어드레스 신호 address와 같이 하이 논리 레벨로 되어 있다.
시간 t1에서, 메모리셀에 대한 다음 액세스가 개시된다. 어드레스 신호 address는 하이에서 로우로 천이한다. 시간 t2에서, 상기 어드레스 신호 address의 상태 천이에 응답하여, ATD 회로(1)에서 펄스신호 atd가 출력된다(즉, 펄스신호 atd는 하이 레벨 상태이다).
시간 t3에서, 상기 펄스신호 atd의 출력에 응답하여, 제어신호 발생회로(2)에서는, 비트선 프리챠지 신호 eq가 하이로 된다. 이 비트선 프리챠지 신호 eq의 상태 천이에 응답하여, 어드레스 래치 회로(4)에서 트랜스퍼 게이트(11)의 입력 단자와 출력 단자가 도통상태로 된다.
시간 t4에서, 상태 천이된 어드레스신호 address의 값을 반영하여, 어드레스 래치 회로(4)에서 출력되는 신호 1at add가 로우로 된다.
시간 t5에서, 비트선 프리챠지 신호 eq가 로우로 된다. 다음, 메모리셀(5)에 접속된 비트선의 프리챠지 동작이 완료된다. 트랜스퍼 게이트(11)의 입력 단자와 출력 단자가 분리된다. 따라서, 어드레스 래치 회로(4)는 시간 t5에 입력된 어드레스신호 address의 값을 보유한다. 상기 어드레스 신호 address의 보유된 값이 신호 1at add로서 어드레스 디코더(3)에 공급된다.
시간 t6에서, 제어신호 발생회로(2)에서 생성된 디코더 활성화 신호 WLctr가 하이로 된다. 이 디코더 활성화 신호 WLctr가 하이일 때, 워드선 WL이 선택되어 선택된 워드선 WL에 접속된 메모리셀(5)로부터 데이터가 독출된다.
시간 t5로부터 충분히 긴 기간 중에, SRAM(100)에 입력되는 어드레스신호 address, 칩 인에이블 신호 등의 상태 천이가 없는 경우, 내부동작은 각 신호가 로우로 될 때 완료된다. 다음, SRAM(100)이 시간 tO의 초기 상태로 되돌아간다. 예컨대, 워드선 WL이 활성화되어 메모리셀에서의 데이터 독출 동작을 개시한 직후에(예컨대, 시간 t7에), 어드레스신호 address가 상태 천이된 경우에는, ATD 회로(1)가 어드레스신호 address의 상태 천이를 검출하여, 시간 t8에서, 펄스신호 atd가 출력된다.
워드선 WL이 활성화된 상태로, 다음 프리챠지 동작이 실행되면, 데이터 독출 동작이 이미 개시되어 있는 메모리셀에 기억된 데이터가 파괴될 염려가 있다. 이를 방지하도록, 워드선 WL이 확실히 비활성화 상태로 된 후 프리챠지 동작이 개시되도록 각 신호의 타이밍을 설정해야 한다. 즉, 워드선이 비활성화 상태(디코더 활성화 신호 WLctr가 로우 논리 레벨)로 된 후 프리챠지 동작이 개시(비트선 프리챠지 신호 eq가 활성화)되기 까지의 기간에, 충분한 마진이 제공되어야 한다. 이 실시예에서는, 제3 지연 회로(20)에 의해 제3 지연 시간 dly20이 제공된다.
시간 t9에서, 펄스신호 atd의 출력에 응답하여, 제어신호 발생회로(2)에서 출력되는 디코더 활성화 신호 WLctr가 비활성화 상태로 되고, 직전의 액세스 사이클에서의 독출 동작이 정지된다.
시간 tl0에서, 제어신호 발생회로(2)에서 출력된 비트선 프리챠지 신호 eq가 하이로 된다. 이에 응답하여, 트랜스퍼 게이트(11)의 입력 단자와 출력 단자가 서로 도통상태로 된다.
시간 tl1에서, 상태 천이한 어드레스신호 address의 값을 반영하여, 어드레스 래치 회로(4)에서 출력되는 신호 1at add가 하이로 된다.
상기한 바와 같이, 본 발명에 따르면, 제어신호 발생회로에 의해 디코더제어신호 WLctr 및 비트선 프리챠지 신호 eq가 동시에 활성화되지 않도록 방지된다. 이 설계는 직전의 액세스 사이클의 동작 중에 어드레스 신호 address의 상태 천이가있더라도, 워드선 WL을 비활성화하는 동작과 새로운 어드레스 신호 address의 값을 디코드하는 동작 사이의 레이스(race) 조건이 발생되지 않도록 방지한다. 따라서, 본 발명에 따르면, 예컨대 메모리셀로부터의 데이터 독출 동작의 완료 직후에 어드레스신호address가 상태 천이되는 경우에도, 그 어드레스 신호 address의 값에 대응하는 메모리셀에 기억된 데이터를 확실하게 독출할 수 있다.
또한, 본 발명에 따르면, 상태 천이된 어드레스 신호 address가 어드레스 디코더에 의해 디코드되는 타이밍을, SRAM의 내부 동작의 타이밍과 동기시킴에 의해, 어드레스의 디코드 동작과 내부 동작 사이의 레이스(race) 조건의 발생을 방지할 수 있다. 따라서, ATD 회로를 이용하는 종래의 SRAM 장치와 다르게, 어드레스신호 address를 디코드할 때 레이스(race) 조건이 발생되지 않는다. 또한, 새로운 지연회로 등을 제공하여 제어신호의 타이밍을 조정할 필요가 없다. 그 결과, 제조프로세스의 격차를 보상하기 위한 설계 마진의 필요성이 경감되어, 반도체메모리장치 전체의 동작속도에 대한 타이밍의 영향을 감소시킬 수 있다.
본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 여러 가지 다른 변경을 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서의 설명으로 제한되지 않고, 더 넓게 포괄되어야 한다.

Claims (7)

  1. 서로 교차하도록 배치된 복수의 워드선 및 복수의 비트선;
    상기 복수의 워드선 및 복수의 비트선의 교차부들 각각에 제공되어 상기 복수의 워드선 중, 대응하는 워드선 및 상기 복수의 비트선 중, 대응하는 비트선에 접속되는 메모리셀;
    입력된 어드레스신호의 상태천이를 검출하여, 천이검출 펄스신호를 생성하는 어드레스 천이검출회로;
    어드레스신호가 입력되며, 입력된 어드레스신호의 값을 보유하는 어드레스 래치 회로;
    상기 어드레스 래치 회로에서 출력되는 어드레스신호의 값을 디코드하고, 복수의 워드선 중 상기 어드레스 신호의 값에 대응하는 워드선을 선택하여, 선택된 워드선을 활성화시키는 어드레스 디코더;
    상기 복수의 비트선 중, 상기 선택된 워드선 및 메모리셀에 대응하는 비트선을 충전시키는 프리챠지 회로; 및
    상기 천이검출 펄스신호가 입력되어, 상기 어드레스 디코더를 활성화시키는 디코더 활성화 신호와 상기 프리챠지 회로를 제어하는 비트선 프리챠지 신호를 생성하는 제어신호 발생회로를 포함하고,
    상기 어드레스 래치 회로는 상기 비트선 프리챠지 신호에 의해 제어되어, 상기 비트선 프리챠지 신호가 제1 논리레벨인 기간에, 상기 어드레스 래치 회로에 어드레스 신호가 입력되고, 상기 비트선 프리챠지 신호가 제2 논리레벨인 기간에, 상기 어드레스 래치 회로에 의해 상기 입력된 어드레스 신호가 보유되며,
    상기 어드레스 디코더는 상기 디코더 활성화 신호에 의해 활성화되도록 제어되어, 상기 어드레스 디코더가 활성화되었을 때, 상기 어드레스 래치 회로에서 상기 어드레스 디코더로 입력되는 어드레스신호의 값에 대응하는 워드선이 활성화되고, 상기 대응하는 워드선에 접속된 메모리셀이 액세스되는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 제어신호 발생회로는 제1 지연 회로, 제2 지연 회로, 제3 지연 회로, 및 논리 회로를 포함하고,
    상기 제1 지연 회로에는 상기 천이검출 펄스신호가 입력되어, 상기 천이검출 펄스신호의 종료 시점에 대해 제1 지연 시간만큼 지연시킨 종료 시점을 가진 신호가 출력되고,
    상기 제2 지연 회로에는 천이검출 펄스신호가 입력되어, 상기 제1 지연 회로에서 출력된 신호의 종료 시점에 대해 제2 지연 시간만큼 지연시킨 종료 시점을 가진 신호가 출력되고,
    상기 제3 지연 회로에는 상기 제1 지연 회로에서 출력된 신호가 입력되어, 상기 제1 지연 회로에서 출력된 신호의 개시 시점에 대해 제3 지연 시간만큼 지연시킨 개시 시점을 가진 신호가, 상기 비트선 프리챠지 신호로서 출력되며,
    상기 논리 회로에는 상기 천이검출 펄스신호 및 상기 제2 지연 회로에서 출력된 신호가 입력되어, 상기 천이검출 펄스신호가 비활성화 상태인 기간 중에 상기제2 지연 회로에서의 출력 신호를 상기 디코더 활성화 신호로서 출력하는 반도체메모리장치.
  3. 제 2 항에 있어서, 상기 제1 지연 회로, 상기 제2 지연 회로, 상기 제3 지연 회로 및 상기 논리 회로는, 상기 제어신호 발생회로에서 출력되는 상기 디코더 활성화 신호가 비활성화 상태로 된 후 제3 지연 기간에 상기 비트선 프리챠지 신호가 활성화되고, 또한 상기 천이검출 펄스신호가 활성화 상태인 기간에 상기 디코더 활성화 신호가 비활성화 상태로 되도록 동작 타이밍이 설정되는 반도체메모리장치.
  4. 제 3 항에 있어서, 상기 제3 지연 시간은, 어드레스신호가 입력된 후 상기 메모리셀에 대하여 연속으로 액세스가 실행되는 경우에, 직전의 액세스가 완료되어 선택된 상기 워드선이 비활성화 상태로 되는 시간 및 다음 액세스에 대비하여 비트선의 프리챠지 동작을 개시하는 시간 사이의 가능한 최단 시간과 동일하거나 또는 그 보다 긴 시간으로 설정되는 반도체메모리장치.
  5. 제 2 항에 있어서, 상기 제3 지연 시간은, 어드레스신호가 입력된 후 상기 메모리셀에 대하여 연속으로 액세스가 실행되는 경우에, 직전의 액세스가 완료되어 선택된 상기 워드선이 비활성화 상태로 되는 시간 및 다음 액세스에 대비하여 비트선의 프리챠지 동작을 개시하는 시간 사이의 가능한 최단 시간과 동일하거나 또는 그 보다 긴 시간으로 설정되는 반도체메모리장치.
  6. 제 2 항에 있어서, 상기 제1 지연 시간은, 상기 천이검출 펄스신호를 바탕으로 생성된 상기 비트선 프리챠지 신호가, 상기 메모리셀에 대하여 다음 액세스를 실행하기 위해 필요한 프리챠지 시간과 동일하거나 또는 그 보다 긴 펄스기간을 갖기 위해 필요한 시간으로 설정되어 있는 반도체메모리장치.
  7. 제 2 항에 있어서, 상기 제2 지연 시간은, 상기 비트선의 프리챠지 동작이 완료된 시간 및 상기 워드선의 활성화를 개시하는 시간 사이의 가능한 최단 시간과 동일하거나 또는 그 보다 긴 시간으로 설정되는 반도체메모리장치.
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