TW561481B

TW561481B - Semiconductor memory device

Info

Publication number: TW561481B
Application number: TW091113872A
Authority: TW
Inventors: Koichi Kamiyama
Original assignee: Sharp Kk
Priority date: 2001-06-26
Filing date: 2002-06-25
Publication date: 2003-11-11
Also published as: EP1278198B1; DE60210871T2; EP1278198A3; JP2003007071A; EP1278198A2; US6731549B2; US20020196674A1; KR20030011244A; DE60210871D1; KR100523507B1

Description

561481 A7 B7 五、發明説明發明背景 1. 發明範疇：本發明係關於一種半導體記憶裝置，例如一 SRAM(靜態隨機存取記憶體）。 2. 相關技藝之說明：最近之半導體積體電路係在一非取決於一時脈信號之非同步狀態中以其一輸入端接收一輸入信號，且反應於輸入信號而以數千萬赫茲之較高頻率執行操作，此一半導體裝置之一習知貫例為一相關於SRAM之半導體記憶裝置。一 SRAM包括複數記憶體單元’ SRAm透過其一位址端而接收一位址信號，且靜態地存取一相對應於所接收位址信值之5己憶體單元，§ RAM之此一操作並非取決於一時脈信號’其指示輸入至位址端之位址信號值為有效。因此，讀出或寫入操作可以反應於輸入之位址信號而快速執行。在具有上述結構之SRAM中，供給位址信號之時序可以廣泛地變化。在一例子中’在一列位址信號係以例如2〇 MHz 之高速依序自位址端供給至sram後，自位址端輸入之信號之狀態並未在較長時間週期變化。在記憶體單元完全做靜 •怒存取之一習知SRAM中，在位址信號狀態不改變之時間週期期間維持存取於依據供給至位址端之位址信號值而選定之記憶體單元，除非SRAM以另一方法控制，例如一晶片選擇信號或一輸出致能信號。為了減少位址信號值不改變之較長時間週期（文後稱為一超時週期”）所需之電力量，及增進一内部動態操作性能， -5- 本紙張尺度適财@ g家標準(CNS) Μ規格(2iQ χ撕公爱) 裝訂

561481 五 A7 B7、發明説明（2 ) 大部分最近之SRAM包括一位址轉變偵測（ATD)電路。 ATD電路偵測輸入至SRAM輸入端之信號之狀態轉變，特別是一位址端，且反應於狀態轉變之偵測而產生一内部控制信號。SRAM使用ATD電路，以利於偵測出供給至SRAM 之位址信號之狀態轉變後及一位址解碼器存取一要求之記憶體單元前產生内部控制信號，因此，SRAM可執行一内部操作，例如一位元線之預先充電操作、及一感應放大器之激勵與停止，此一内部操作另可在一存取記憶體單元之循環内（存取循環）通過一指定超時週期後執行。當一新位址信號供給至SRAM時，ATD電路偵測輸入至位址端之位址信號之一狀態轉變及產生一内部控制信號，因此，内部操作所需之SRAM組件即激勵，且存取一相對應於新位址信號值之記憶體單元。當一包括例如高頻率狀態轉變在内之位址信號係供給至一包括ATD電路在内之SRAM或類此者時，在一記憶體陣列内之複數字元線即不必要地同時選定與激勵，無關於狀態轉變是否故意地執行或因為雜訊而發生，此將不必要地造成儲存於SRAM之一記憶體單元内之資料受到破壞或一高位準之電流造成SRAM内之破壞。為了避免複數字元線同時激勵，曾有提議所有字元線皆在操作處於一平衡狀態之時間週期期間，例如下半個存取循環，強制處於一 off狀態（停止狀態）。惟，此習知技術晕涉到一不必要之可能性，即若一用於緩衝SRAM或其他類型半導體記憶裝置之輸入缓衝電路具有足夠高之反應速度，則位址信號之一狀態轉變可能發 -6- 裝訂

線本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 561481 A7 B7 五發明説明（生於所有字元線皆強制處於off狀態之前。因此，此技術無益於避免複數字元線同時激勵。為了角午決諸問題，例如日本經審查專利公告第6 _ 17 6 5 7 5號揭露如圖4所示之輸入缓衝電路，圖4所示之輸入緩衝電路係提供於各位址端，以接收一供給至SRAM或其他類型半導體記憶裝置之位址信號。輸入緩衝電路包括一輸入級丨丨〇、延遲龟路116、一匯流排閘118、一 ATD電路120、及一閃鎖電路13 0。輸入級110包括一終端A以接收一位址信號、一終端CE_ 以接收一晶片致能信號、二！>_通道上拉電晶體112a、112b 、及二N-通道下拉電晶體114a、n4b。其中一通道上拉電晶體1 12a之閘極及其中一 N_通道上拉電晶體丨14a之閘極接收一來自終端A之位址信號A1(如圖5)，另一p-通道上拉電晶體112b之閘極及另一Ν·通道上拉電晶體丨丨仆之閘極則接收一來自終端CE—之晶片致能信號。輸入級i 1 〇之一輸出端經由反相器113、115以連接於延遲電路116及ATD電路 120，延遲電路116及AtD電路120各接收一信號B—(如圖5) ，其係藉由反相位址信號A 1之邏輯位準而取得。延遲電路116係在一指定之延遲時間週期後輸出信號β一，延遲電路Π 6之一輸出端則經由一反相器η 7以連接於匯流排閘118，且匯流排閘118接收一信號AD(如圖5)，其係藉由一指定之延遲時間週期反相信號β一之邏輯位準而取得。 ATD電路120包括一延遲閘124a以直接接收信號8一及一延遲閘124b以經由一反相器123而接收信號，自延遲閘12乜 • Ί · i紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公---

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線 561481 A7 B7 五發明説明（輸出之信號係輸入至一延遲閘126a之二輸入端之其中一者 ’自延遲閘126a輸出之信號則輸入至一延遲閘丨26b之二輸入端之其中一者，自延遲閘126b輸出之信號係輸入至一延遲閘126c之二輸入端之其中一者。延遲閘126a之另一輸入端、延遲閘126b之另一輸入端及延遲閘126c之另一輸入端各經由反相器123及另一反相器125以接收信號B—。經由一反相器129a而自延遲閘126c輸出之信號（信號BD) 傳送至一 NAND閘122a之二輸入端之其中一者，如圖5所示 ’ k號BD係藉由反相信號B一之邏輯位準而取得。特別是，信號BD之一脈衝之一啟始點（下降緣）係相關於信號b —之一脈衝之一啟始點（上昇緣）而延遲一時間週期td。 4回到圖4 ’ N AND閘122a之另一輸入端接收輸入至ATD 電路120之信號B_，自NAND閘122a輸出之信號（信號p—)傳送至一 NAND閘128之二輸入端之其中一者，如圖5所示，當信號B—、BD二者皆在激勵狀態時，信號p_即保持在停止狀態達到時間週期td。參閱圖4 ’自延遲閘124b輸出之信號係輸入至一延遲閘 126d之二輸入端之其中一者，自延遲閘126d輸出之信號則輸入至一延遲閘126e之二輸入端之其中一者，自延遲閘 1 26e輸出之信號係輸入至一延遲閘126f之二輸入端之其中一者。延遲閘126d之另一輸入端、延遲閘i26e之另一輸入端及延遲閘126f之另一輸入端各經由反相器123以接收信號 B ’係藉由反相信號B_之邏輯位準而取得。經由反相器129b而自延遲閘126f輸出之信號（信號BD_)傳本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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線 A7 B7 5 五、發明説明（送至一 NAND閘122b之二輸入端之其中一者，如圖5所示， k號BD-係藉由反相信號b —之邏輯位準而取得。特別是，信號BD—之一脈衝之一結束點（下降緣）係相關於信號B-之一脈衝之一結束點而延遲時間週期td。 NAND閘122b之另一輸入端接收信號b ’自NAND閘122b 輸出之信號（信號P)傳送至NAND閘128之另一輸入端，如圖 5所示，仏號P保持在停止狀態達到一時間週期，其中輸入至NAND閘122b之二信號b、BD—皆在激勵狀態。因此，在一指定時間週期期間處於一 high邏輯位準之一脈衝信號 ATD係反應於輸入至輸入緩衝電路之位址信號八丨之狀態轉變，而自NAND閘128輸出。匯流排閘Π8包括並聯之一 ^通道電晶體及一氺通道電晶體，p-通逼電晶體之一閘極直接自ATD電路12〇接收脈衝信 ATD，且N-通道電晶體之一閘極係經由一反相器！ 2 1以接收反相之脈衝信號ATD。匯流排閘118係由自ATD電路輸出之脈衝信號ATD控制，且匯流排閘遮蔽於閂鎖電路13〇同％脈衝仏號ATD輸出，匯流排閘丨丨8之一輸出端連接於閂鎖電路130。閂鎖電路130包括二反相器，即一第一反相器及一連接成一迴路分支以交又於第一反相器之第二反相器，閂鎖電路 13〇之一輸出端經由一反相器131以連接於輸入緩衝電路之一輸出端Αουτ ,輸出端Α〇υτ則連接於SRAM或其他類型半導體έ己憶裝置之一内部電路（圖中未示）。輸入緩衝電路之操作將參考圖5說明於後，圖5係時序圖 -9 · 561481 A7 B7

，說明由圖4所示輸入緩衝電路之種信號之波形。夕項組件輸入及輸出之多在^至U之一時間週期期間’脈衝信號atd係自電銘 120輸出且因而遮蔽匯流排閘118，因此，閃鎖電路=在位址信號A1發生狀態轉變前維持在t q至t i之_時間週期輸入之信號AD ’因此’狀態相同於在位址信號發生狀態轉變前之信號者之一信號A10UT即輸出至内部電路。當脈衝信號 ATD處於一 HIGH邏輯位準之時間週期係結束於時間^時/ 一新後狀態轉變信號AD自匯流排閘丨18供給至閂鎖電路13( ，一後狀悲轉變信號八101^輸出至内部電路，例如一位址網碼器、一預先充電電路、或一記憶體單元。在t5it1()之一時間週期期間，由於脈衝信號atd係自電路120輸出，因而遮蔽匯流排閘118，因此，即使當一位址信號Ai之突然狀態轉變發生於4至4之一時間週期&間時，乜唬AD仍不輸入至閂鎖電路13〇 ,且閂鎖電路丨3〇輸出一維持先前狀態之信號。據此，此一短而突然之狀態轉變可以避免影響到自輸入緩衝電路輸出之信號。在圖5中，相關於k號BD—及信號ATD而揭示之虛線代表當終端人輸出之位址信號在一 HIGH邏輯位準直到延遲時間週期。結束時所取得之位準。若具有上述結構之輸入緩衝電路使用於一般、習知SRAM ，以下現象即會發生。當脈衝信號ATD在一 HIGH邏輯位準時’後狀態轉變位址信號不輸入至位址解碼器，而維持於閂鎖電路130内之前狀態轉變位址信號則輸入至位址解碼器 -10- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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線 561481 A7 _^_ B7 五、發明説明（7 ) 且隨後解碼。在脈衝信號ATD處於HIGH邏輯位準之時間週期期間，根據脈衝信號ATD而產生之一内部操作控制信號使前一存取循環内選出之字元線處於一非選定狀態。脈衝信號ATD變成LOW後，一新位址信號輸入至位址解碼器且隨後解碼，且選定一相對應於新位址信號值之字元線。結果，即便當一短而突然之狀態轉變發生於輸入至輸入缓衝電路之位址信號時，複數字元線仍可免於如上所述地同時激勵。惟’日本經審查專利公告第6-176575號揭露之技術具有以下問題。由延遲電路11 6達成之延遲時間週期係設定以致於輸入至終端A之位址信號A1之狀態轉變並未在匯流排閘Π8受到 ATD電路120輸出之脈衝信號ATD遮蔽前到達匯流排閘ι18 ’自ATD電路1 20輸出之脈衝係相關於輸入至終端a之位址 k號A 1之狀態轉變，而以延遲閘124a、124b、126a、126b 、126c ' 126d、126e、126f提供之延遲時間週期延遲。由延遲電路1 1 6達成之延遲時間週期即如上所述地設定，以避免延遲電路116輸出之信號與ATD電路12〇輸出之信號之間產生競態或競爭狀態。為了使信號AD(如圖5)之狀態轉變不在脈衝信號ATD變成HIGH之前發生，時間。至。之時間週期即由延遲電路1 16調整，競態或競爭狀態會在一記憶體陣列内造成激勵複數字元線等不適當之操作。當脈衝信號ATD變成LOW時，.新位址信號係由位址解碼器解碼，解碼之時序需要相關於例如停止對應於前一存取 -11 -

循環内輸入之位址信號值之字元線、或停止感應放大器等内部操作，而具有一足夠邊距。為了決定解碼之時序，脈衝仏唬ATD變成LOW時及内部操作完成時之間之競態需要加以考量。如上所述，習知半導體記憶裝置需要考量以下競態：⑴ 脈衝信號ATD變成HIGH時及延遲電路116輸出之信號AD發生狀悲轉變時之間之競態，及（ϋ)脈衝信號ATD變成L〇w時及内部刼作完成時之間之競態。相關於時序之此限制會不必要地影響半導體記憶裝置之操作速度。發明概要本發明之一種半導體記憶裝置包括複數字元線及複數位凡線，係配置成彼此相交；一記憶體單元，係提供於複數字元線及複數位元線之各相交點，且在複數字元線之中連接於相對應之字元線，及在複數位元線之中連接於相對應之位元線；一位址轉變偵測電路，用於偵測一輸入位址信號之一狀態轉變及產生一轉變偵測脈衝信號；一位址閂鎖電路，用於接收位址信號及維持位址信號之值；一位址解碼為’用於解碼自位址閂鎖電路輸出之位址信號值，及在複數字元線之中選定一相對應於位址信號值之字元線，及激勵所選定之字元線；一預先充電電路，用於在複數位元線之中選定一相對應於所選定之字元線與記憶體單元的位元線；及一控制信號產生電路，用於接收轉變偵測脈衝信號’且產生一解碼器激勵信號以激勵位址解碼器及一位元、、泉預先充龟彳§號以控制預先充電電路。位址閃鎖電路係由 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 561481 A7 B7 五、發明説明（9 ) 位元線預先充笔"fa號控制’以致於當位元線預先充電作赛在一第一邏輯位準時，位址信號即輸入至位址閂鎖電路，及¥位元線預先充電k 5虎在一第二邏輯位準時，輸入之位址信號係由位址閂鎖電路維持。位址解碼器係由解碼器激勵彳§號控制成激勵，及當位址解碼器激勵時，激勵對應於自位址閃鎖電路輸入至位址解碼器之位址信號值的字元線，且存取連接於相對應字元線之記憶體單元。在本發明之一貫施例中，控制信號產生電路包括一第一延遲電路、一第二延遲電路、一第三延遲電路、及一邏輯電路。第一延遲電路接收轉變偵測脈衝信號，及輸出一具有一結束點之信號，該結束點係相關於轉變偵測脈衝信號之結束點，而以一第一延遲時間週期延遲。第二延遲電路接收轉變偵測脈衝信號，及輸出一具有一結束點之信號，忒結束點係相關於自第一延遲電路輸出之信號之結束點，而以一第二延遲時間週期延遲。第三延遲電路接收自第一延遲電路輸出之信號，及輸出一具有一啟始點之信號做為位元線預先充電信號，該啟始點係相關於自第一延遲電路幸別出之k號之啟始點，而以一第三延遲時間週期延遲。邏輯電路接收轉變偵測脈衝信號且亦接收自第二延遲電路輸出之信號’及在轉變偵測脈衝信號處於一停止狀態之一時間週期期間輸出自第二延遲電路接收之信號，以做為解码器激勵信號。在本發明之一貫施例中，第一延遲電路、第二延遲電路、第三延遲電路及邏輯電路係定時操作，以致於位元線 •13- 561481

先充電信號在自控制信號基决雪故私山別L現屋生毛路輸出之解碼器激勵信號處於一停止狀態後即於第二延遽昧ρ卩々、弟一延遲％間週期内激勵，及以致於解碼器激勵信號處於一停止狀離，η。士 ϋ 彳Τ止狀悲，冋時轉變偵測脈衝信號處於一激勵狀態。在本發明之一實施例中，若情丁右心L篮早兀係在位址信號輸入後呈連續性存取，則第二站遲日卑鬥、〜矛一延遲犄間週期設定為等於或大於當前-存取結束且選定之字元線處於一停止狀態時，與當位元線之-預先充電操作啟始於後短可能性之時間週期。在本發明之-實施例中，若記憶體單元係在位址信號輸入後呈連續性存取，則第r祕遽日卑鬥、、J乐一 I遲時間週期設定為等於或大於當前一存取結束且選定之字开砷考 , 、心I子兀、，泉處於一停止狀態時，與當位元線之一預先充電操作啟於於你木卄驭始於後一存取時之間之一最短可能性之時間週期。

在本發明之一貫施例中，H 一 2£ 2® ni OR 罘延遲犄間週期設定為根據脈衝彳吕號之一轉變"f貞測而產生之位开始座王之位TL線預先充電信號所需之一時間週期，以具有一箄於式士 ’寺於或大於執行後續存取於記憶體單元所需預先充電時間週期之—脈衝時間週期。在本發明之一實施例中，第- 禾一延遲時間週期設定為等於或大於當位元線之預先充電操作完成時，肖當字元線開始激勵時之間之一最短可能性之時間週期。 ° 依一般半導體記憶裝置所示，例如一列如SRAM，一内部操作控制信號係根據自一 ATD電路輪屮夕Δτη〆电吟备出之ATD脈衝信號產生，内部操作控制信號控制一内部掉作丨铢作，例如位元線之預先充 -14- 561481 A7

“作、干兀線之停止操作、或感應放大器之激勵與停止 2 了防止當位址信號之狀態轉變發生時複數字元線同時 ί^疋及激㉟ Θ部操作控制信冑之邏輯位準改變時之時序即由獨立於且非直接同步於内部操作之一延遲電路或類此者调整。據此，纟習知半導體記憶裝置中，需要考量以下競悲.⑴當脈衝信號ATD在HIGH位準時之時間週期之啟始點及延遲電路輸出之信號AD發生狀態轉變時之間之競態及（11)脈衝彳a唬八丁0在HIGH邏輯位準時之時間週期之結束點及内部刼作完成時之間之競態。因&，習知半導體記憶裝置需要設計夠邊距，α用於製造過程中擴散或類:匕者所引起之特徵變化。、、依本發明所示，做為一内部操作控制信號之位元線預先充電信號可控制位址信號輸入至位址閃鎖電路及以位址閃鎖電路維持址信fi；t，解石馬器激勵信號控制位址解碼器之激勵因此’後狀態轉變位址信號由位址解碼器解碼時之時序:以同步於内部操作之時序。據此，複數字元線可免於同日寸激勵’且位址信號可在一般内部操作所需之時間週期内供給至位址解碼器，不需要考量上述競態。因此，會不必要地影響半導體記憶裝置整體操作速度之邊距即不必提供。，因此，文内所述之本發明之優點在於提供一半導體記憶裝置，其可防止複數字元線同時選定，且不影響半導體記憶裝置之操作速度。 ° 本發明之^述及其他優點卩由習力此技者審目及瞭解以 ___ _ 15· 本紙張尺度適用中國國家標準(CNS) Μ規格(21()><297公爱) —-

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下詳細說明與參考配合圖式後得知。圖式簡單說明圖1揭不本發明一實例之SRAM電路架構；圖2係時序圖，說明圖丨所示SRAM内之信號波形；圖J如枯序圖，說明圖1所示SRAM之一控制信號產生電路内之信號波形；圖4揭示一習知輸入緩衝電路之電路架構；及圖5 A日寸序圖’說明圖4所示習知輸入緩衝電路内之信號波形。 •較佳實施例之說明文後’本發明將以闡釋性實例及參考配合圖式以舉例說明之。圖1揭示本發明一實例之sram 1〇〇架構。 SRAM 100包括一位址轉變偵測（ATD)電路i，用於偵測一輸入位址信號address之狀態轉變及輸出一脈衝信號&1(1， ATD電路1之一輸出端連接於一控制信號產生電路2 ’後者用於產生一解碼器激勵信號WLctr以控制一位址解碼器3之激勵，及用於產生一位元線預先充電信號eq以控制一預先充電電路6。由控制信號產生電路2產生之位元線預先充電 k號e q輸入至預先充電電路6及位址閂鎖電路4，解碼器激勵信號W Lctr輸入至位址解碼器3。位址閂鎖電路4係由位元線預先充電信號叫控制如下。位址信號address輸入至位址閂鎖電路4達到一指定時間週期 (同時位元線預先充電信號eq在第一邏輯位準），且輸入位址 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

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561481 A7 B7 五、發明説明（13 ) 信號address輸入至位址解碼器3。對於剩餘之時間週期（同時位元線預先充電信號eq在第二邏輯位準），已先輸入至位址閂鎖電路4之位址信號address之值則予以維持，且位址信號address之維持值輸入至位址解碼器3。位址解碼器3之激勵係由解碼器激勵信號WLctr控制如下。在連接於位址解碼器3之複數字元線WL之中，選定及激勵一字元線WL，其對應於一自位址閂鎖電路4輸出之位址信號lat add之值。複數字元線WL係提供以交叉於複數位元線BL及複數位元線BL#，各位元線BL及各位元線BL#形成一對，各字元線 WL及各對位元線BL、BL#連接於一記憶體單元5，各對位元線BL、BL#將儲存於記憶體單元5内之資料轉移。圖1揭示一字元線WL、一對位元線BL、BL#、及一記憶體單元5，以簡化圖面。SRAM 100實際上包括複數字元線 WL、複數對位元線BL、BL#、及複數記憶體單元5，各記憶體單元5包括二電晶體71、72及二反相器，電晶體71、72 各連接於對應之字元線WL。電晶體7 1之源極連接於對應之位元線BL，且電晶體72之汲極連接於對應之位元線BL#，電晶體7 1之〉及極及電晶體7 2之源極則經由二相互連接之反相器而相互連接成為一迴路。該對位元線BL、BL#連接於預先充電電路6。預先充電電路6包括二電晶體6 1、62，各電晶體6 1、62之閘極接收位元線預先充電信號eq，電晶體6 1之源極連接於對應之位元線BL，且電晶體62之汲極連接於對應之位元線 BL#，電晶體61之汲極連接於電晶體62之源極。預先充電電 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝訂

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路6係由位元線預先充電信號eq控制，且充電位元線、 BL#至一指定電位。圖2係時序圖，說明SRAM 1〇〇(如圖丨）内之信號之波形。 ATD電路1具有一例如相似於圖4所示ATD電路120者之結構，如圖2所示，ATD電路丨反應至輸入位址信號以心^“之一上昇緣及一下降緣，以利於產生一指定時間週期之脈衝，自ATD電路丨輸出之脈衝信號atd輸入至控制信號產生電路 2 〇如圖1所示，控制信號產生電路2包括一第一延遲電路21 、一第二延遲電路24.、一第三延遲電路20、及一邏輯電路 (NOR閘）27。圖3係時序圖，說明控制信號產生電路2内之信號之波形。自ATD電路1輸出之脈衝信號atd係輸入至第一延遲電路以之一NOR閘22之一第一輸入端22a，因此，如圖3所示，當自ATD電路1輸入至n〇R閘22之脈衝信號atd (NOR22A)係自一 LOW邏輯位準變成一 HIGH邏輯位準時，第一延遲電路以立即反應及自NOR閘22之一輸出端22c輸出一信號NOH22C 。在此點處，信號NOR22C係在LOW邏輯位準。自ATD電路1輸出之脈衝信號atd係由一包括偶數個（在圖} 中為4個）反相器在内之延遲級23延遲，且隨後輸入至n〇r 閘22之一第二輸入端22b，做為一信號n〇R22B(如圖3)。因此’如圖3所示，當脈衝信號atd (NOR22A)自一 HIGH邏輯位準變成一 LOW邏輯位準時，第一延遲電路21即在一第一延遲時間週期dly21後自NOR閘22之輸出端22c輸出信號 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561481 A7 B7 五、發明説明（15 ) NOR22C，在此點處，信號NOR22C即在HIGH邏輯位準。依此方式，第一延遲電路21輸出信號NOR22C，其具有一結束點（上昇緣tb)，係相關於脈衝信號atd之結束點（下降緣）（即一時間週期p 1之末端）而以第一延遲時間週期dly2 1延遲。信號NOR22C輸入至第二延遲電路24及第三延遲電路20。自第一延遲電路21輸出之信號NOR22C輸入至第二延遲電路24之一NAND閘25之一第一輸入端25a，因此，如圖3所示，當信號NOR22C (NAND25A)自一 HIGH邏輯位準變成一 LOW邏輯位準時，第二延遲電路24立即反應及自NAND閘 25之一輸出端25c輸出一信號NAND25C。在此點處，信號 NAND25C係在HIGH邏輯位準。自第一延遲電路21輸出之信號NOR22C係由第二延遲電路 2 4内一包括偶數個（在圖1中為2個）反相器在内之延遲級2 6延遲，且隨後輸入至NAND閘25之一第二輸入端25b，做為一信號NAND25B(如圖3)。因此，如圖3所示，當信號NOR22C 自一 LOW邏輯位準變成一 HIGH邏輯位準時，第二延遲電路 24即在一第二延遲時間週期dly24後自NAND閘25之輸出端 25c輸出信號NAND25C，在此點處，信號NAND25C即在 L〇W邏輯位準。依此方式，第二延遲電路24輸出信號 NAND25C，其具有一結束點（下降緣），係相關於信號 NOR22C之結束點（上昇緣tb)而以第二延遲時間週期dly24延遲。信號NAND25C輸入至邏輯電路27。自第一延遲電路21輸出之信號NOR22C亦輸入至第三延遲電路20之一 NOR閘29之一第一輸入端29a，因此，如圖3所 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 561481 A7 B7 五、發明説明（16 ) 示，當信號NOR22C(NOR29A)自一 LOW邏輯位準變成一 HIGH邏輯位準時（即在時間tb)，第三延遲電路20立即反應及自NOR閘29之一輸出端29c輸出一信號NOR29C。在此點處，信號NOR29C係在LOW邏輯位準。自第一延遲電路21輸出之信號NOR22C係由第三延遲電路 20内一包括偶數個（在圖1中為2個）反相器在内之延遲級28延遲，且隨後輸入至NOR閘29之一第二輸入端29b，做為一信號NOR29B(如圖3)。因此，如圖3所示，當信號NOR22C自一 HIGH邏輯位準變成一 LOW邏輯位準時，第三延遲電路20 即在一第三延遲時間週期dly20後自NOR閘29之輸出端29c輸出信號NOR29C，在此點處，信號NOR29C即在HIGH邏輯位準。如上所述，自第三延遲電路20輸出之HIGH邏輯位準信號 NO R29C具有一邏輯位準且反相於自第一延遲電路21輸出之信號NOR22C (NOR29A)之LOW邏輯位準之邏輯位準，信號 NOR29C之HIGH邏輯位準脈衝之一啟始點（上昇緣ta)即相關於信號NOR22C之LOW邏輯位準脈衝之一啟始點（下降緣）而以第三延遲時間週期dly20延遲。信號NOR29C之HIGH邏輯位準脈衝之結束點（tb)係由信號NOR22C之LOW邏輯位準脈衝之結束點（上昇緣）決定。來自第三延遲電路20之信號NOR29C(其輸出做為位元線預先充電信號eq)輸入至預先充電電路6之電晶體6 1、62(驅動電晶體；如圖1)之各閘極。當信號NOR29C在一 HIGH邏輯位準時，位元線BL、BL#預先充電至供給電壓Vcc(圖中 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 561481 A7 ___ B7 五、發明説明（17~) ^ ^ 未示）。 NOR閘27包括-第一輸入端27a以接收胍衝信號⑽及一第二輸入端27b以接收自第二延遲電路24輸出之信號 NAND2DC，一自NOR閘27之一輸出端27c輸出之信號 NOR27C(如圖3)輸入至位址解碼器3做為解碼器激勵信號 WLctr，以供激勵位址解碼器3及令位址解碼器3選定一字元線WL’。如圖3所示，當脈衝信號atd在一 L〇w邏輯位準時（停止狀fe ) ’解碼為激勵信號WLctr (NOR27C)之邏輯位準係反相於自第二延遲電路24輸出之信號NAND25C。當脈衝信號 atd在一 HIGH邏輯位準時（激勵狀態），解碼器激勵信號 WLctr(NOH27C)之邏輯位準係在一 L〇w邏輯位準。據此，在脈衝信號atd因為輸入位址信號之狀態轉變而使脈衝信號 atd在一 HIGH邏輯位準之時間週期p 1期間（如圖3)，在前一存取循環中選定之字元線WL係處於一停止狀態。在控一 ^^號產生電路2中，三個延遲電路21、24、20具有以下功能。第一延遲®路2 1係相關於脈衝信號atd輸入至AT D電路1之結束點，而在第一延遲時間週期dly2丨之一延遲後輸出一作號，此延遲係根據脈衝信號atd在一 HIGH邏輯位準之時間週期（即時間週期pi，如圖3)以提供取得一位元線預先充電操作所需之一時間週期。第一延遲時間週期dly2丨設定為根據脈衝信號atd之轉變偵測而產生之位元線預先充電信號叫所需之一時間週期，以具有一指定之脈衝時間週期（當位元線預先充電k號eq在一 HIGH邏輯位準時）。脈衝時間週期等於 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) ' ----------— 561481 A7 __________B7 五、發明説明（18 ) 或大於執行後續存取於記憶體單元5所需之一預先充電時間週期。第二延遲電路24係相關於自第一延遲電路2丨輸出之信號 (NOR22C)之結束點，而在第二延遲時間週期dly24(一延遲後輸出一信號，此延遲提供以防止位元線預先充電信號％ (NOR29C)在一 HIGH邏輯位準時之時間週期及字元線…乙處於一停止狀態時之時間週期重疊。依此方式，第二延遲電路24係在位元線預先充電信號”變成L〇w之後且解碼器激勵信號WLctr變成HIGH之前提供一指定之時間週期，第二延遲時間週期dly24設定為等於或大於當位元線BL、之預先充電刼作完成時，與當字&線WL開始激勵時之間之一最短可能性之時間週期。第三延遲電路20係相關於位元線預先充電信號eq之啟始點，而在第三延遲時間週期dly2〇之一延遲後輸出一信號，此延遲提供以防止位元線預先充電之時間週期及字元線机在刚一存取循環中處於一激勵狀態之時間週期重疊。依此方式，第三延遲電路20係在因為位址信號address2狀態轉交·而產生一新脈衝信號atd後提供一指定之時間週期，且解碼器激勵信號WLCtr變成L〇W及字元線位元線預先充電操作啟始前處於-停止狀態。若記憶體單元係在位址信號輸入後呈連續性存取，則第三延遲時間週期御2()設定為等於或大於當前一存取結束且選定之字元線W L處於一停止狀態時，與當位元線之預先充電操作啟始於後一存取時之間之一最短可能性之時間週期。 -22-

561481 19 五、發明説明（第一延遲電路21、第二延遲電路24、第三延遲電路20及邏輯電路27係定時操作，以致於位元線預先充電信號eq在自控制信號產生電路2輸出之解碼器激勵信號WLctr處於一停止狀態後即於第三延遲時間週期内激勵，及以致於解碼器激勵信號WLctr處於一停止狀態同時脈衝信號atd處於一激勵狀態。凊芩閱圖1 ’位址閂鎖電路4包括一轉移閘u、一閂鎖電路13及一反相器14，轉移閘丨丨包括相互並聯之二電晶體，其中一電晶體之閘極接收位元線預先充電信號eq，而另一電晶體之閘極則經由一反相器1〇接收位元線預先充電信號 eq ° 卓寸移閘1 1之輸入端接收位址信號address，及轉移閘1 1 之一輸出端連接於反相器14之一輸入端。當位元線預先充電信號eq在一 HIGH邏輯位準時，轉移閘丨丨之輸入端及輸出端即相互導通，以導通轉移閘丨丨之電晶體。在此週期期間，位址信號address供給至反相器14之輸入端，且位址信號 address之一新值供給至閃鎖電路13之一輸入端。問鎖電路 13包括二反相器、’即一第一反相器及一連接成一迴路分支且交叉於第-反相器之第二反相$。因此，來自問鎖電路 13之一輸出信號lat add係藉由反相位址信號address之邏輯位準二次而取得。目此，自閃鎖電路13輸出之信號具有相同於位址信號address者之邏輯位準。一旦位元線預先充電信號eq變成LOW邏輯位準時，轉移_之輸人端及輸出: 即相互切斷，以切斷轉移閘n之電晶體。因此，當位元線本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） -23- 561481 A7 ________ Β7 五、發明説明（2〇 ) 預先充電信號eq變成L〇W時所輸入之位址信號address之值即由閂鎖電路13維持。位址解碼器3之一輸入端接收自位址閂鎖電路4輸出之信 lat add Μ角午碼器激勵信號W L c t r在一 ΗIG Η邏輯位準時輸入至位址解碼器3之信號iat add即解碼，且選定及激勵一相對應之字元線WL。文後’請參閱圖2，此實例中之SRAM 100(圖1)之操作情形將揭述之。假设在時間t0(即初始狀態），位址信號address在一 HIGH 邏輯位準，此初始狀態接續自前一存取循環，且前一存取循環已在位址信號address變成HIGH(在時間t0時之狀態）之後開始一段充足之時間週期，SRAM 100之所有内部操作皆在削一存取循環中完成。據此，在前一存取循環中自ATD 電路1輸出之脈衝信號atd、及根據脈衝信號atd而產生做為控制信號之位元線預先充電信號eq與解碼器激勵信號WLctr 皆在一LOW位準。自位址閂鎖電路4輸出之信號lat add具有位址信號address之值’其係當位元線預先充電信號eq在前一存取循環中變成LOW輸入時，因此，信號lat add亦如同位址信號address處於一 HIGH邏輯位準。在時間11，開始記憶體單元之後續存取。位址信號 address從HIGH來到LOW。在時間t2 ,反應於位址信號 address之此狀態轉變，脈衝信號atd即自ATD電路1輸出（即脈衝信號atd在一 HIGH位準）。在日τ間t j ’反應於脈衝彳§號atd之輸出，位元線預先充電 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561481 A7 B7 五、發明説明（21 信號eq係在控制信號產生電路2中變成HIGH。反應於位元線預先充電信號eq之此狀態轉變，轉移閘丨丨之輸入端及輸出端即在位址閂鎖電路4中相互導通。在牯間t4，自位址閂鎖電路4輸出之信號add變成l〇w ，反射出後狀態轉變位址信號address之值。在時間t:>，位το線預先充電信號eq變成[〇w，隨後，連接於記憶體單元5之位元線之㈣充電操作即完成。轉移閘 11之輸入端及輸出端相互切斷，因此，位址閂鎖電路4維持在時間t5輸入至位址閂鎖電路4之位址信號address之值。位址信號address之維持值供給至位址解碼器3做為信號add。在吟間t6，產生於控制信號產生電路2之解碼器激勵信號 WLctr變成HIGH。當解碼器激勵信號…[咖為high時，一干元線WL即經選定且貢料讀取自連接於所選定字元線之記憶體單元5。若無位址信號address之狀態轉變，晶片即在時間（5後致能信號或類此者輸入至SRAM 100達到一足夠長之時間週期，當各信號變成LOW時，内部操作即完成。隨後，sram 100回到時間to之初始狀態。例如若位址信號address之狀態轉變係緊接於字元線WL激勵及記憶體單元之資料讀取操作開始後發生（例如在時間t7)，ATD電路！偵測出位址信號 address之狀態轉變，而在時間t8，脈衝信號atd則輸出。在字元線WL激勵之狀態中執行下一預先充電操作會從資料讀取操作開始後不必要地破壞記憶體單元内儲存之資料，為了避免此情形，各信號需要予以定時，以致於預先充 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）裝訂

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561481 五、發明説明（22 電操作可在字元線WL確定處於一停止狀態後開始。換言之 ’-足夠之邊距需要在字元她處於一停止狀態後(即解碼器激勵信號WLctr在L0W邏輯位準），且預先充電操作開始前（位元線預先充電信號eq激勵期間）提供。在此例子中，邊距係由第二延遲電路20提供做為第三延遲時間週期dly2〇。在時間t9，反應於脈衝信號atd之輸出，自控制信號產生電路2輸出之解碼器激勵信號WLct^t成停止，且在前一循環中之讀取操作停止。在時間tlO，自控制信號產生電路2輸出之位元線預先充電信號eq變成HIGH。反應於此，轉移閘丨丨之輸入端及輸出端即相互導通。在時間111 ’自位址閂鎖電路4輸出之信號lat add變成 HIGH，反射出位址信號address之後狀態轉變值。如上所述，依本發明所示，控制信號產生電路防止解碼器激勵信號WLctr及位元線預先充電信號eq同時激勵，此設計可防止停止字元線WL之操作與解碼新位址信號address值之操作之間產生競態，甚至是當前一存取循環期間發生位址信號address之狀態轉變時。因此，依本發明所示，例如當一位址信號address之一狀態轉變係緊接於自一記憶體單元完成讀取操作後發生時，儲存於記憶體單元内且對應於位址信號address值之資料仍可讀取而不致失敗。此外，依本發明所示，後狀態轉變位址信號address由位址解碼器解碼時之時序係同步於SRAM内部操作之時序，此可防止位址解碼操作與内部操作之間產生競態，因此，當 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

裝訂

線 561481 A7 B7 五、發明説明（23 ) 解碼位址信號address時即無競態產生，不同於使用ATD電路之習知S RAM裝置者。由於不需要提供額外之延遲電路以調整控制信號之時序，結果，設計一邊距以補償製造過程擴散之必要性即可消除，且時序在半導體記憶裝置操作速度上之影響可以減低。在不脫離本發明之精神範疇下，其他多種變更型式將可為習於此技者瞭解及達成。據乩，文後之申請專利範圍不應侷限於本文内之說明，而應做廣義之解釋。 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims

561481 A8 B8 C8 D8 申請專利範圍一種半導體記憶裝置，包含：複數字元線及複數位元線，係配置成彼此相交；一圯憶體單元，係提供於複數字元線及複數位元線之各相交點，且在複數字元線之中連接於相對應之字元線，及在複數位元線之中連接於相對應之位元線； :位址轉變偵測電路，用於偵測一輸入位址信號之一狀悲轉變及產生一轉變偵測脈衝信號；一位址閂鎖電路，用於接收位址信號及維持位址信號之值；一位址解碼器，用於解碼自位址閃鎖電路輸出之位址信號值，及在複數字元線之中選定一相對應於位址信號值之子元線’及激勵所選定之字元線；一預先充電電路，用於在複數位元線之中選定一相對應於所選定之字元線與記憶體單元的位元線；及一控制彳§號產生電路，用於接收轉變偵測脈衝信號，且產生一解碼器激勵信號以激勵位址解碼器及一位元線預先充電信號以控制預先充電電路，其中：位址閂鎖電路係由位元線預先充電信號控制，以致於 §位元線預先充電信號在一第一邏輯位準時，位址信號即輸入至位址閂鎖電路，及當位元線預先充電信號在一第一邏輯位準時，輸入之位址信號係由位址閃鎖電路維持；及位址解碼器係由解碼器激勵信號控制成激勵；及當位 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 址閃鎖電路輸入至位且存取連接於相對應址解碼器激勵時，激勵對應於自位址％碼器之位址信號值的字元線，字元線之記憶體單元。如申請專利範圍第1項之半導體 ▼肢。己隐衣置，其中控制信號產生龟路包括一第一延遲電路、一— 一 ^ 第一延遲電路、一第三延遲電路、及一邏輯電路，其中： —第-延遲電路接收轉變偵測脈衝信號，及輸出一具有 '结束點之信號’該結束點係相關於轉變偵測脈衝信號之結束點，而以一第一延遲時間週期延遲，第二延遲電路接收轉變偵測脈衝信號’及輸出一且有一結束點之信號’該結束點係相關於自第一延遲電路輸出之信號之結束點，而以一第二延遲時間週期延遲，第三延遲電路接收自第一延遲電路輸出之信號及輸出一具有一啟始點之信號做為位元線預先充電信號，該啟始點係相關於自第一延遲電路輸出之信號之啟始點广而以一第三延遲時間週期延遲，及邏輯電路接收轉變偵測脈衝信號且亦接收自第二延遲電路輸出之信號，及在轉變偵測脈衝信號處於一停止= 態之一時間週期期間輸出自第二延遲電路接收之信號，以做為解碼器激勵信號。如申請專利範圍第2項之半導體記憶裝置，其中第一延遲電路、第二延遲電路、第三延遲電路及邏輯電路係定時标作’以致於位元線預先充電信號在自控制信號產生電 -29- 561481 A8 B8 C8 D8 六、申請專利範圍路輸出之解碼器激勵信號處於一停止狀態後即於第三延遲時間週期内激勵，及以致於解碼器激勵信號處於一停止狀態’同時轉變偵測脈衝信號處於一激勵狀態。 4. 如申請專利範圍第3項之半導體記憶裝置，其中若記憶體單元係在位址信號輸入後呈連續性存取，則第三延遲時間週期設定為等於或大於當前一存取結束且選定之字元線處於一停止狀態時，與當位元線之一預先充電操作啟始於後一存取時之間之一最短可能性之時間週期。 5. 如申請專利範圍第2項之半導體記憶裝置，其中若記憶體單元係在位址信號輸入後呈連續性存取，則第三延遲時間週期設定為等於或大於當前一存取結束且選定之字元線處於一停止狀態時，與當位元線之一預先充電操作啟始於後一存取時之間之一最短可能性之時間週期。 6. 如申請專利範圍第2項之半導體記憶裝置，其中第一延遲時間週期設定為根據脈衝信號之一轉變偵測而產生之位元線預先充電信號所需之一時間週期，以具有一等於或大於執行後續存取於記憶體單元所需預先充電時間之一脈衝時間週期。 ^ 7如申請專利範圍第2項之半導體記憶裝置，其中第二延遲時間週期設定為等於或大於當位元線之預先充電操作完成時’與當字元線開始激勵時之間之—最短可能性之=

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