DE60210871T2

DE60210871T2 - Halbleiterspeicheranordnung

Info

Publication number: DE60210871T2
Application number: DE60210871T
Authority: DE
Inventors: Koichi Ikoma-shi Kamiyama
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-06-26
Filing date: 2002-06-26
Publication date: 2006-11-16
Anticipated expiration: 2022-06-27
Also published as: EP1278198B1; KR100523507B1; US6731549B2; US20020196674A1; TW561481B; DE60210871D1; EP1278198A3; EP1278198A2; JP2003007071A; KR20030011244A

Description

HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG:
Die Erfindung betrifft eine Halbleiterspeicheranordnung wie etwa einen SRAM (statischer Speicher mit wahlfreiem Zugriff).
2. BESCHREIBUNG DES STANDES DER TECHNIK:
Neueste integrierte Halbleiterschaltungen empfangen ein Eingangssignal über ihren Eingangsanschluss in asynchronem Zustand, der nicht von einem Taktsignal abhängt, und diese führen einen Arbeitsschritt mit verhältnismäßig hoher Frequenz in der Größenordnung einiger 10 Megahertz als Reaktion auf das Eingangssignal aus. Ein bekanntes Beispiel einer solchen Halbleiteranordnung stellt eine Halbleiterspeicheranordnung dar, die als SRAM bezeichnet wird.
Ein SRAM enthält eine Mehrzahl von Speicherzellen. Der SRAM empfängt ein Adresssignal über seinen Adresseingang und greift statisch auf eine dem Wert des empfangenen Adresssignals entsprechende Speicherzelle zu, um einen Lese- oder Schreibvorgang durchzuführen. Ein solcher Betrieb des SRAMs hängt nicht von einem Taktsignal ab, das darauf hinweist, dass der Wert des in den Adresseingang eingespeisten Adresssignals gültig ist. Deshalb lässt sich der Lese- oder Schreibvorgang schnell als Reaktion auf das Eingangsadresssignal durchführen.
In dem SRAM mit obigem Aufbau kann der zeitliche Ablauf, mit dem das Adresssignal bereitgestellt wird, erheblich variieren. Nachdem dem SRAM beispielsweise eine Abfolge von Adresssignalen sequentiell vom Adressanschluss mit hoher Geschwindigkeit von z. B. 20 MHz bereitgestellt wurde, ändert sich ein Zustand des Signals, das vom Adressanschluss eingeht, für eine verhältnismäßig lange Zeitperiode nicht. In einem gewöhnlichen SRAM, in welchem eine Speicherzelle durchweg statisch angesteuert wird, wird der Zugriff auf die Speicherzelle, die gemäß dem Wert des dem Adressanschluss bereitgestellten Adresssignals ausgewählt wird, während der Zeitperiode aufrechterhalten, in der sich der Zustand des Adresssignals nicht ändert, es sei denn, dass der SRAM über ein weiteres Verfahren unter Verwendung von z. B. einem Chipauswahlsignal oder einem Ausgabe-Freigabe-Signal angesteuert wird.
Um die für die verhältnismäßig lange Zeitperiode, in der der Wert des Adresssignals sich nicht ändert (nachfolgend als „Timeout-Periode" bezeichnet), erforderliche Leistungsmenge zu reduzieren und eine interne dynamische Betriebsleistung zu verbessern, enthalten die meisten der neueren SRAMs eine Adressänderungsdetektionsschaltung (ATD-Schaltung).
Die ATD-Schaltung detektiert eine Zustandsänderung des Signals, das einem Signalanschluss eingeht, insbesondere einem Adressanschluss des SRAMs und erzeugt ein internes Steuersignal als Reaktion auf die Detektion der Zustandsänderung. Der SRAM verwendet die ATD-Schaltung, um das interne Steuersignal zu erzeugen, nachdem die Zustandsänderung des dem SRAM bereitgestellten Adresssignals detektiert wurde und bevor ein Adressdecoder eine gewünschte Speicherzelle ansteuert. Somit kann der SRAM einen internen Vorgang wie z. B. einen Vorladevorgang einer Bitleitung und eine Aktivierung und Deaktivierung eines Leseverstärkers durchführen. Solch ein interner Vorgang kann alternativ hierzu nach Ablauf einer vorgegebenen Zeitperiode während eines Zyklus, in dem auf eine Speicherzelle zugegriffen wird (Zugriffszyklus), durchgeführt werden. Wird dem SRAM ein neues Adresssignal eingespeist, detektiert die ATD-Schaltung eine Zustandsänderung des Adresssignals, das dem Adressanschluss zugeführt wird und erzeugt ein internes Steuersignal. Somit werden die Komponenten des SRAMs, die für die internen Vorgänge erforderlich sind, aktiviert und auf eine dem Wert des neuen Adresssignals entsprechende Speicherzelle zugegriffen. Wird ein Adresssignal einschließlich einer Zustandsänderung z. B. mit hoher Frequenz einem die ATD-Schaltung enthaltenden SRAM oder desgleichen zugeführt, werden ungewollt eine Mehrzahl von Wortleitungen in einem Speicherfeld ausgewählt und gleichzeitig aktiviert, unabhängig davon, ob die Zustandsänderung absichtlich durchgeführt wird oder auf Rauschen zurückzuführen ist. Dies kann ungewollt dazu führen, dass die in einer Speicherzelle des SRAMs gespeicherten Daten zerstört werden oder ein hoher Strompegel innerhalb des SRAMs Schaden anrichtet. Um zu verhindern, dass die Mehrzahl von Wortleitungen gleichzeitig aktiviert wird, wurde vor geschlagen, dass all die Wortleitungen während einer Zeitperiode, in der der Betreib in einem Gleichgewichtszustand ist, z. B. während einer zweiten Hälfte des Zugriffszyklus, in einen Aus-Zustand (inaktiver Zustand) gebracht werden. Jedoch lässt diese bekannte Technik unerwünschter Weise zu, dass eine Zustandsänderung des Adresssignals auftritt bevor all die Wortleitungen in den Aus-Zustand gebracht sind, sofern eine Eingangspufferschaltung zum Puffern des dem SRAM oder weiteren Typen von Halbleiterspeicheranordnungen bereitgestellten Adresssignals eine ausreichend hohe Reaktionsgeschwindigkeit aufweist. Deshalb lässt sich mit dieser Technik nicht wirksam verhindern, dass die Mehrzahl von Wortleitungen gleichzeitig aktiviert werden.
Um diese Probleme zu lösen, offenbart z. B. JP 6-176575 eine wie in 4 gezeigte Eingangspufferschaltung. Die in 4 gezeigte Eingangspufferschaltung ist für jeden Adressanschluss zum Empfangen eines dem SRAM oder weiteren Typen von Halbleiterspeicheranordnungen bereitgestellten Adresssignals vorgesehen. Die Einganspufferschaltung enthält eine Eingangsstufe 110, eine Verzögerungsschaltung 116, ein Bus-Gate 118, eine ATD-Schaltung 120 und einen Speicher (Latch) 130.
Die Eingangsstufe 110 enthält einen Anschluss A zum Empfangen eines Adresssignals, einen Anschluss CE_ zum Empfangen eines Chip-Freigabe-Signals, zwei P-Kanal Pull-up Transistoren 112a und 112b und zwei N-Kanal Pull-down Transistoren 114a und 114b. Ein Gate eines der P-Kanal Pull-up Transistoren 112a und ein Gate eines der N-Kanal Pull-down Transistoren 114a empfängt ein Adresssignal A1 (5) vom Anschluss A. Ein Gate des anderen P-Kanal Pull-up Transistors 112b und ein Gate des anderen N-Kanal Pull-down Transistors 114b empfangen ein Chip-Freigabe-Signal von dem Anschluss CE_. Ein Ausgangsanschluss der Eingangsstufe 110 ist mit der Verzögerungsschaltung 116 und der ATD-Schaltung 120 über Inverter 113 und 115 verbunden. Die Verzögerungsschaltung 116 und die ATD-Schaltung 120 empfangen jeweils ein Signal B_ (5), welches durch Invertieren des logischen Pegels des Adresssignals A1 erhalten wird.
Die Verzögerungsschaltung 116 gibt das Signal B_ nach einer vorgeschriebenen Verzögerungszeitspanne aus. Ein Ausgangsanschluss der Verzögerungsschaltung 116 ist mit dem Bus-Gate 118 über einen Inverter 117 verbunden und das Bus-Gate 118 empfängt ein Signal AD (5), das durch Invertieren des logischen Pegels des Signals B_ mit bestimmter Verzögerungszeitspanne erhalten wird.
Die ATD Schaltung 120 enthält ein Verzögerungsgatter 124a zum direkten Empfangen des Signals B_ und ein Verzögerungsgatter 124b zum Empfangen des Signals B_ über einen Inverter 123. Das vorn Verzögerungsgatter 124a ausgegebene Signal wird einem der beiden Eingangsanschlüsse eines Verzögerungsgatters 126a eingespeist. Das vom Verzögerungsgatter 126a ausgegebene Signal wird einem der beiden Eingangsanschlüsse eines Verzögerungsgatters 126b eingespeist. Das von dem Verzögerungsgatter 126b ausgegebene Signal wird einem der beiden Eingangsanschlüsse eines Verzögerungsgatters 126c eingespeist. Der andere Eingangsanschluss des Verzögerungsgatters 126a, der andere Eingangsanschluss des Verzögerungsgatters 126b und der andere Eingangsanschluss des Verzögerungsgatters 126c empfangen jeweils das Signal B_ über den Inverter 123 und den weiteren Inverter 125.
Das vom Verzögerungsgatter 126c über einen Inverter 129a ausgegebene Signal (Signal BD) wird an einen der beiden Eingangsanschlüsse eines NAND Gatters 122a gesendet. Wie in 5 gezeigt ist, wird das Signal BD durch Invertieren des logischen Pegels des Signals B_ erhalten. Insbesondere wird ein Startpunkt eines Pulses (abfallende Flanke) des Signals BD in Bezug auf einen Startpunkt eines Pulses (ansteigende Flanke) des Signals B_ um eine Zeitspanne t_d verzögert.
In 4 empfängt der andere Eingangsanschluss des NAND Gatters 122a das Signal B_, welches der ATD-Schaltung 120 eingespeist wird. Das vom NAND Gatter 122a ausgegebene Signal (Signal P_) wird an einen der beiden Eingangsanschlüsse eines NAND Gatters 128 gesendet. Wie in 5 gezeigt ist, wird das Signal P_ für die Zeitspanne t_d in einem inaktiven Zustand gehalten, falls beide Signale B_ und BD in einem aktiven Zustand sind.
In 4 wird das vom Verzögerungsgatter 124b ausgegebene Signal einem der beiden Eingangsanschlüsse eines Verzögerungsgatters 126d eingespeist. Das vom Verzögerungsgatter 126d ausgegebene Signal wird einem der beiden Eingangsanschlüsse eines Verzögerungsgatters 126e eingespeist. Das vom Verzögerungsgatter 126e ausgegebene Signal wird einem der beiden Eingangsanschlüsse eines Verzögerungsgatters 126f eingespeist. Der andere Eingangsanschluss des Verzögerungsgatters 126d, der andere Eingangsanschluss des Verzögerungsgatters 126e und der andere Eingangsanschluss des Verzögerungsgatters 126f empfangen jeweils das Signal B über den Inverter 123, welches durch Invertieren des logischen Pegels des Signals B_ erhalten wird.
Das vom Verzögerungsgatter 126f über den Inverter 129b (Signal BD_) ausgegebene Signal wird an einen der beiden Eingangsanschlüsse eines NAND Gatters 122b gesendet. Wie in 5 gezeigt ist, wird das Signal BD_ durch Invertieren des logischen Pegels des Signals B_ erhalten. Insbesondere wird ein Endpunkt eines Pulses (abfallende Flanke) des Signals BD_ in Bezug auf einen Endpunkt eines Pulses des Signals B_ um die Zeitspanne t_d verzögert.
Der andere Eingangsanschluss des NAND Gatters 122b empfängt das Signal B. Das vom NAND Gatter 122b (Signal P) ausgegebene Signal wird dem anderen Eingangsanschluss des NAND Gatters 128 gesendet. Wie in 5 gezeigt ist, wird das Signal P in einem inaktiven Zustand für eine solche Zeitspanne gehalten, in der beide dem NAND Gatter 122b eingespeiste Signale B und BD_ in einem aktiven Zustand sind. Somit wird ein Pulssignal ATD, welches während einer bestimmten Zeitspanne einen HIGH-Logikpegel einnimmt, vom NAND Gatter 128 als Reaktion auf die Zustandsänderung des von der Eingangspufferschaltung eingespeisten Adresssignals A1 ausgegeben.
Das Bus-Gatter 118 enthält einen P-Kanal Transistor und einen N-Kanal Transistor, die parallel geschaltet sind. Ein Gate des P-Kanal Transistors erhält direkt das Pulssignal ATD von der ATD-Schaltung 120, und ein Gate des N-Kanal Transistors erhält das invertierte Pulssignal ATD über einen Inverter 121. Das Bus-Gatter 118 wird über das von der ATD-Schaltung 120 ausgegebene Pulssignal angesteuert und das Bus-Gatter wird vom Latch 130 abgeschirmt, während das Pulssignal ATD ausgegeben wird. Ein Ausgangsanschluss des Bus-Gatters 118 ist an das Latch 130 angeschlossen.
Der Signalspeicher (d. h. Latch) 130 enthält zwei Inverter, d. h. einen ersten Inverter und einen mit dem ersten Inverter als Schleife verschalteten zweiten Inverter. Ein Ausgang des Signalspeichers 130 ist über einen Inverter 131 an einen Ausgangsanschluss A_OUT der Eingangspufferschaltung angeschlossen. Der Ausgangsanschluss A_OUT ist an eine interne Schaltung (nicht dargestellt) des SRAMs oder weiteren Typen von Halbleiterspeicheranordnungen angeschlossen.
Ein Betrieb der Eingangspufferschaltung wird mit Bezug zu 5 erläutert. 5 zeigt ein Zeitablaufdiagramm mit Wellenformen verschiedener Signale, die von verschiedenen Komponenten in der in 4 gezeigten Eingangspufferschaltung eingespeist oder ausgegeben werden.
Während einer Zeitspanne von t₂ bis t₄ wird das Pulssignal ATD von der ATD-Schaltung 120 ausgegeben und somit ist das Bus-Gatter 118 abgeschirmt. Deshalb hält der Signalspeicher 130 das Signal AD, welches während einer Zeitspanne von t₀ bis t₁ vor dem Eintreten der Zustandsänderung des Adresssignals A1 eingespeist wird, aufrecht. Somit wird ein Signal A1_OUT. welches im selben Zustand wie das Signal vor dem Eintreten der Zustandsänderung des Adresssignals ist, an die interne Schaltung ausgegeben. Wird die Zeitspanne, in der das Pulssignal ATD auf einem HIGH-Logikpegel liegt, zum Zeitpunkt t₄ abgeschlossen, wird dem Signalspeicher 130 ein neues Nach-Zustandsänderungssignal AD vom Bus-Gatter 118 bereitgestellt. Ein Nach-Zustandsänderungssignal A1_OUT wird an die interne Schaltung, z. B. einen Adressdecoder, eine Vorladeschaltung oder eine Speicherzelle, ausgegeben.
Während einer Zeitspanne von t₅ bis t₁₀ ist das Bus-Gatter 118 abgeschirmt, da das Pulssignal ATD von der ATD-Schaltung 120 ausgegeben wird. Selbst falls während einer Zeitspanne von t₇ bis t₉ eine unbeabsichtigte Zustandsänderung des Adresssignals auftritt, wird das Signal AD dem Signalspeicher 130 nicht eingespeist und der Signalspeicher 130 gibt ein Signal aus, das den vorhergehenden Zustand aufrechterhält. Somit beeinflusst eine solche kurze, unbeabsichtigte Zustandsänderung nicht das von der Eingangspufferschaltung ausgegebene Signal. In 5 zeigen die Strichlinien in Bezug auf das Signal BD_ und das Signal ATD den resultierenden Pegel, falls das vom Anschluss A ausgegebene Adresssignal bis zum Ende der Verzögerungszeitspanne t_d auf einem HIGH-Logikpegel liegt.
Falls die Eingangspufferschaltung mit oben beschriebenem Aufbau in einem gewöhnlichen, konventionellen SRAM verwendet wird, tritt die folgende Erscheinung auf. Während sich das Pulssignal ATD auf HIGH-Logikpegel befindet, wird dem Adressdecoder das Nach-Zustandsänderungsadresssignal eingespeist und das Vor-Zustandsänderungsadresssignal, das im Signalspei cher 130 aufrechterhalten wird, wird dem Adressdecoder eingespeist und dann decodiert. Während der Zeitspanne, in der sich das Pulssignal ATD auf HIGH-Logikpegel befindet, bringt ein internes Betriebssteuersignal, das basierend auf dem Pulssignal ATD erzeugt wird, die in einem unmittelbar vorhergehenden Zugriffszyklus ausgewählte Wortleitung in einen nichtausgewählten Zustand. Nachdem das Pulssignal ATD nach LOW gewechselt hat, wird dem Adressdecoder ein neues Adresssignal eingespeist und decodiert und eine dem Wert des neuen Adresssignals entsprechende Wortleitung ausgewählt. Selbst falls eine kurze, unbeabsichtigte Zustandsänderung hinsichtlich des Adresssignals auftritt, das von der Eingangspufferschaltung eingespeist wird, kann die Mehrzahl der Wortleitungen vor einer gleichzeitigen Aktivierung abgehalten werden.
Jedoch weist die in JP 6-176575 beschriebene Technologie die folgenden Probleme auf.
Die von der Verzögerungsschaltung 116 realisierte Verzögerungszeitspanne ist derart eingestellt, dass die Zustandsänderung des Adresssignals A1, das dem Anschluss A eingespeist wird, das Bus-Gate 118 nicht erreicht, bevor dieses über das von der ATD-Schaltung 120 ausgegebene Pulssignal ATD abgeschirmt ist. Der von der ATD-Schaltung 120 ausgegebene Puls wird in Bezug zur Zustandsänderung des Adresssignals A1 verzögert, das dem Anschluss A über die von den Verzögerungsgattern 124a, 124b, 126a, 126b, 126c, 126d, 126e und 126f bereitgestellten Verzögerungszeitspannen eingespeist wird. Die seitens der Verzögerungsschaltung 116 realisierte Verzögerungszeitspanne wird wie oben beschrieben eingestellt, um zu verhindern, dass Wettlauf- oder Wettbewerbsbedingungen zwischen dem von der Verzögerungsschaltung 116 ausgegebenen Signal dem von ATD-Schaltung 120 ausgegebene Signal erzeugt werden. Damit die Zustandsänderung des Signals AD (5) nicht auftritt, bevor das Pulssignal ATD nach HIGH wechselt, wird die Verzögerungszeitspanne von t₂ bis t₃ über die Verzögerungsschaltung 116 abgestimmt. Die Wettlauf- oder Wettbewerbsbedingungen verursachen eine Aktivierung einer Mehrzahl von Wortleitungen in einem Speicherfeld.
Geht das Pulssignal ATD nach LOW, wird das neue Adresssignal vom Adressdecoder decodiert. Der Zeitablauf des Decodierens erfordert ein ausreichendes Fenster in Bezug auf den internen Betrieb zum z. B. Deaktivieren der dem Wert des Adresssignals, das im direkt vorhergehenden Adresszyklus eingespeist wurde, entsprechenden Wortleitung oder zum Stoppen des Leseverstärkers. Um den Zeitablauf des Decodierens zu bestimmen, werden die Wettlaufbedingungen zwischen dem Zeitpunkt in dem das Pulssignal ATD nach LOW geht, und dem Zeitpunkt in dem der interne Betrieb abgeschlossen ist, ebenso berücksichtigt.
Wie oben beschrieben ist, hat die gewöhnliche Halbleiterspeicheranordnung die folgenden Wettlaufbedingungen zu berücksichtigen: (i) Wettlaufbedingungen zwischen dem Zeitpunkt, in dem das Pulssignal ATD nach HIGH geht und dem Zeitpunkt, in dem die Zustandsänderung des von der Verzögerungsschaltung 116 ausgegebenen Signals AD auftritt, und (ii) Wettlaufbedingungen zwischen dem Zeitpunkt, in dem das Pulssignal ATD nach LOW geht und dem Zeitpunkt, in dem der interne Betrieb abgeschlossen wird. Derartige Einschränkungen im Zeitablauf können die Betriebsgeschwindigkeit der Halbleiteranordnung auf unerwünschte Weise beeinflussen.
US 5,228,003 beschreibt einen Halbleiterspeicher zum Empfangen eines Chip-Freigabe-Signals und Adresssignals, bestehend aus: einer Signalerzeugungsschaltung zum Erzeugen innerer Auswahlsignale in Bezug auf das Chip-Freigabe-Signal, einer Pulserzeugungsschaltung zum Detektieren jeglicher Änderungen in den Adresssignalen und Erzeugen eines Pulssignals; und einer Pulsweitenänderungsschaltung zum Einspeisen des Pulssignals zur Ausgabe eines Steuersignals zum Vorladen oder Ausgleichen der Datenleitung eines Speicherzellenfeldes.
US 5,986,970 offenbart eine Schaltung und ein Verfahren einschließlich eines Speichers, einem ersten Signalspeicher, einem zweiten Signalspeicher und einer Steuereinheit. Der Speicher kann zum Schreiben von Information konfiguriert sein, als Reaktion auf (i) ein Eingangsdatensignal und (ii) ein Adresssignal. Der erste Signalspeicher kann zum Halten der Adresse als Reaktion auf ein Steuersignal konfiguriert sein. Der zweite Signalspeicher kann zum Halten des Dateneingangssignals als Reaktion auf das Steuersignal konfiguriert sein. Die Steuerschaltung kann zur Darstellung des Steuersignals als Reaktion auf (i) ein Detektiersignal und (ii) eine Änderung des Adresssignals konfiguriert sein.
ÜBERSICHT ÜBER DIE ERFINDUNG
Eine Halbleiterspeicheranordnung gemäß der Erfindung enthält eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen, die einan der kreuzen; eine an jeder der Kreuzungen der Mehrzahl von Wortleitungen und der Mehrzahl von Bitleitungen angeordnete Speicherzelle, die an die jeweilige Wortleitung der Mehrzahl der Wortleitungen und an die jeweilige Bitleitung der Mehrzahl von Bitleitungen angeschlossen ist; eine Adressänderungsdetektionsschaltung zum Detektieren einer Zustandsänderung eines eingespeisten Adresssignals und Erzeugen eines Änderungsdetektionspulssignals; eine Adressspeicherschaltung zum Empfangen des Adresssignals und Aufrechterhalten eines Wertes des Adresssignals; einen Adressdecoder zum Decodieren des Wertes des von der Adressspeicherschaltung ausgegebenen Adresssignals und Auswählen einer dem Wert des Adresssignals unter der Mehrzahl von Wortleitungen entsprechenden Wortleitung sowie Aktivieren der ausgewählten Wortleitung; eine Vorladeschaltung zum Laden einer der ausgewählten Wortleitung und der Speicherzelle entsprechenden Bitleitung unter der Mehrzahl der Bitleitungen; eine Steuersignalerzeugungsschaltung zum Empfangen des Änderungsdetektionspulssignals und Erzeugen eines Decoderaktivierungssignals zum Aktivieren des Adressdecoders sowie eines Bitleitungsvorladesignals zum Steuern der Vorladeschaltung. Die Adressspeicherschaltung wird durch das Bitleitungsvorladesignal gesteuert, so dass das Adresssignal in die Adressspeicherschaltung eingespeist wird während das Bitleitungsvorladesignal einen ersten logischen Pegel einnimmt und das eingespeiste Adresssignal durch die Adressspeicherschaltung aufrechterhalten wird während das Bitleitungsvorladesignal einen zweiten logischen Pegel einnimmt. Der Adressdecoder wird zur Aktivierung durch das Adressdecoderaktivierungssignal gesteuert; und bei aktiviertem Adressdecoder wird die Wortleitung, die dem Wert des dem Adressdecoder von der Adressspeicherschaltung eingespeisten Adresssignals entspricht, aktiviert und auf die an die entsprechende Wortleitung angeschlossene Speicherzelle zugegriffen.
Vorzugsweise enthält die Steuersignalerzeugungsschaltung eine erste Verzögerungsschaltung, eine zweite Verzögerungsschaltung, eine dritte Verzögerungsschaltung und eine Logikschaltung. Die erste Verzögerungsschaltung empfängt das Änderungsdetektionspulssignal und gibt ein Signal mit einem Endpunkt aus, der bezüglich des Endpunkts des Änderungsdetektionspulssignals um eine erste Verzögerungszeitspanne verzögert ist. Die zweite Verzögerungsschaltung empfängt das von der ersten Verzögerungsschaltung ausgegebene Signal und gibt ein Signal mit einem Endpunkt aus, der bezüglich des Endpunkts des von der ersten Verzögerungsschaltung ausgegebenen Signals um eine zweite Verzögerungszeitspanne verzögert ist. Die dritte Verzögerungsschaltung empfängt das von der ersten Verzögerungsschaltung ausgegebene Signal und gibt ein Signal als Bitleitungsvorladesignal mit einem Startpunkt aus, der bezüglich des Startpunkts des von der ersten Verzögerungsschaltung ausgegebenen Signals um eine dritte Verzögerungszeitspanne verzögert ist. Die Logikschaltung empfängt das Änderungsdetektionspulssignal und ebenso das von der zweiten Verzögerungsschaltung ausgegebene Signal und gibt das von der zweiten Verzögerungsschaltung empfangene Signal als Decoderaktivierungssignal während einer Zeitspanne aus, in der das Änderungsdetektionspulssignal in einem inaktiven Zustand ist.
In einer Ausführungsform der Erfindung sind die erste Verzögerungsschaltung, die zweite Verzögerungsschaltung, die dritte Verzögerungsschaltung und die Logikschaltung derart zeitlich abgestimmt, dass das Bitleitungsvorladesignal in der dritten Verzögerungszeitspanne aktiviert wird nachdem das Decoderaktivierungssignal, das von der Signalerzeugungsschaltung ausgegeben wird, in einen aktiven Zustand gebracht wurde und dass das Decoderaktivierungssignal in einen inaktiven Zustand gebracht wird, während das Änderungsdetektionspulssignal sich in einem aktiven Zustand befindet.
In einer Ausführungsform der Erfindung ist die dritte Verzögerungszeitspanne gleich oder größer als eine kleinstmögliche Zeitspanne eingestellt, die zwischen dem Zeitpunkt, zu dem ein unmittelbar vorhergehender Zugriff beendet und damit die Wortleitung in einen inaktiven Zustand gebracht wird und dem Zeitpunkt, zu dem ein Vorladevorgang der Bitleitung für einen nachfolgenden Zugriff bei kontinuierlichem Zugriff auf die Speicherzellen nach Einspeisung des Adresssignals gestartet wird, liegt.
Vorzugsweise wird die erste Verzögerungszeitspanne als für das Bitleitungsvorladesignal erforderliche Zeitspanne eingestellt, die basierend auf der Detektion einer Änderung des Pulssignals erzeugt wird und eine Pulszeitspanne einnimmt, die gleich oder größer als eine Vorladezeitspanne ist, die zum Ausführen des nachfolgenden Zugriffs auf die Speicherzellen benötigt wird.
Vorzugsweise wird die zweite Verzögerungszeitspanne gleich oder größer als eine kürzestmögliche Zeitspanne zwischen dem Zeitpunkt des Been dens des Vorladevorgangs der Bitleitung und dem Zeitpunkt des Startens der Aktivierung der Wortleitung eingestellt.
Bei einer gewöhnlichen Halbleiteranordnung wie z. B. einem SRAM wird ein internes Betriebssignal basierend auf dem ATD-Pulssignal, welches von der ATD-Schaltung ausgegeben wird, erzeugt. Das interne Betriebssteuersignal steuert einen internen Betrieb wie z. B. einen Vorladevorgang der Bitleitung, einen Deaktivierungsvorgang der Wortleitungen oder die Aktivierung und Deaktivierung des Leseverstärkers. Um zu verhindern, dass bei der Zustandsänderung des Adresssignals eine Mehrzahl von Wortleitungen gleichzeitig ausgewählt und aktiviert werden, wird der Zeitpunkt, zu dem sich der Logikpegel eines internen Betriebssteuersignals ändert von einer Verzögerungsschaltung oder dergleichen so abgestimmt, dass dieser unabhängig vom internen Betriebsvorgang und nicht direkt mit diesem synchronisiert ist. Deshalb müssen bei einer gewöhnlichen Halbleiteranordnung beispielsweise die folgenden Wettlaufbedingungen berücksichtigt werden: (i) Wettlaufbedingungen zwischen dem Startpunkt der Zeitperiode, zu der das ATD-Pulssignal auf HIGH-Pegel liegt und der Zeit, zu der die Zustandsänderung des von der Verzögerungsschaltung ausgegebenen Signals AD auftritt, und (ii) Wettlaufbedingungen zwischen dem Endpunkt der Zeitspanne, in der das ATD-Pulssignal auf HIGH-Logikpegel liegt und der Zeit, zu der der interne Betriebsvorgang abgeschlossen ist. Folglich muss eine gewöhnliche Halbleiteranordnung mit einem ausreichenden Fenster hinsichtlich der Schwankungen von Eigenschaften, die auf Produktionsprozessschwankungen oder desgleichen zurückzuführen sind, ausgebildet sein.
Erfindungsgemäß steuert das Bitleitungsvorladesignal, das ein internes Betriebssteuersignal darstellt, die Einspeisung des Adresssignals in die Adresssignalspeicherschaltung als auch das Aufrechterhalten des Adresssignals seitens der Adresssignalspeicherschaltung. Das Decoderaktivierungssignal steuert die Aktivierung des Adressdecoders. Folglich kann der Zeitablauf, mit dem das Nach-Zustandsänderungsadresssignal durch den Adressdecoder decodiert wird, mit dem Zeitablauf des internen Betriebsvorgangs synchronisiert werden. Somit lässt sich ein gleichzeitiges Aktivieren der Mehrzahl von Wortleitungen verhindern, und das Adresssignal kann dem Adressdecoder innerhalb einer Zeitspanne zugeführt werden, die üblicherweise für einen internen Betriebsvorgang erforderlich ist ohne die obige Wettlaufsituation zu berücksichtigen. Somit braucht kein Fenster bereitge stellt werden, das die Betriebsgeschwindigkeit der gesamten Halbleiterspeicheranordnung auf unerwünschte Weise beeinflussen kann.
Die hierin beschriebene Erfindung gibt in vorteilhafter Weise eine Halbleiterspeicheranordnung an, die verhindert, dass eine Mehrzahl von Wortleitungen gleichzeitig ausgewählt wird und die die Betriebsgeschwindigkeit der Halbleiterspeicheranordnung nicht beeinflusst.
Zum besseren Verständnis der Erfindung werden spezifische Ausführungsformen in Bezug zu den begleitenden Abbildungen beschrieben.
KURZBESCHREIBUNG DER ABBILDUNGEN
1 zeigt einen Schaltungsaufbau eines SRAMs gemäß einem Beispiel der Erfindung;
2 zeigt ein Zeitablaufdiagramm mit Signalverläufen des in 1 gezeigten SRAM;
3 zeigt ein Zeitablaufdiagramm mit Signalverläufen in einer Steuersignalerzeugungsschaltung des in 1 gezeigten SRAM;
4 zeigt einen Schaltungsaufbau einer gewöhnlichen Eingangspufferschaltung; und
5 zeigt ein Zeitablaufdiagramm mit Signalverläufen in der in 4 gezeigten gewöhnlichen Eingangspufferschaltung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
1 zeigt einen Schaltungsaufbau eines SRAM 100 gemäß einem Beispiel der Erfindung.
Der SRAM 100 enthält eine Adressänderungsdetektionsschaltung (ATD-Schaltung) 1 zum Detektieren einer Zustandsänderung eines Eingangsadresssignals address und Ausgeben eines Pulssignals atd. Ein Ausganganschluss der ATD-Schaltung 1 ist an eine Steuersignalerzeugungs schaltung 2 zum Erzeugen eines Decoderaktivierungssignals WLctr zum Steuern der Aktivierung eines Adressdecoders 3 und Erzeugen eines Bitleitungsvorladesignals eq zum Steuern einer Vorladeschaltung 6 angeschlossen. Das von der Steuersignalerzeugungsschaltung 2 erzeugte Bitleitungsvorladesignal eq wird der Vorladeschaltung 6 und einer Adresssignalspeicherschaltung 4 eingespeist. Das Decoderaktivierungssignal WLctr wird dem Adressdecoder 3 eingespeist.
Die Adresssignalspeicherschaltung 4 wird durch das Bitleitungsvorladesignal eq wie folgt angesteuert. Das Adresssignal address wird der Adresssignalspeicherschaltung 4 für eine bestimmte Zeitspanne (während das Bitleitungsvorladesignal eq einen ersten Logikpegel einnimmt) eingespeist und das eingespeiste Adresssignal address wird an den Adressdecoder 3 ausgegeben. Für die verbleibende Zeitspanne (während das Bitleitungsvorladesignal eq einen zweiten Logikpegel einnimmt) wird der Wert des Adresssignals address, das vorhergehend der Adresssignalspeicherschaltung 4 eingespeist wurde, aufrechterhalten und der aufrechterhaltene Wert des Adresssignals address wird an den Adressdecoder 3 ausgegeben. Eine Aktivierung des Adressdecoders 3 wird durch das Decoderaktivierungssignal WLctr wie folgt gesteuert. Unter einer Mehrzahl von Wortleitungen WL, die mit dem Adressdecoder 3 verbunden sind, wird eine dem Wert des Adresssignals lat add, das von der Adresssignalspeicherschaltung 4 ausgegeben wird, entsprechende Wortleitung WL ausgewählt und aktiviert.
Die Mehrzahl von Wortleitungen WL sind derart vorgesehen, dass diese eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Bitleitungen BL# kreuzen. Jede der Bitleitungen BL und jede der Bitleitungen BL# bilden ein Paar aus. Jede der Wortleitungen WL und jedes Paar von Bitleitungen BL und BL# sind an eine Speicherzelle 5 angeschlossen. Jedes Paar von Bitleitungen BL und BL# überträgt Daten, die in der entsprechenden Speicherzelle 5 gespeichert sind.
1 zeigt der Einfachheit halber eine einzelne Wortleitung WL, ein einzelnes Paar von Bitleitungen BL und BL# und eine einzelne Speicherzelle 5. Der SRAM 100 enthält jedoch tatsächlich eine Vielzahl von Wortleitungen WL, eine Vielzahl von Bitleitungspaaren BL und BL# und eine Vielzahl von Speicherzellen 5. Jede Speicherzelle 5 enthält zwei Transistoren 71 und 72 und zwei Inverter. Ein Gate von jedem der Transistoren 71 und 72 ist an die zugeordnete Wortleitung WL angeschlossen. Eine Source des Transistors 71 ist an die zugeordnete Bitleitung BL angeschlossen und ein Drain des Transistors 72 ist an die zugeordnete Bitleitung BL# angeschlossen. Ein Drain des Transistors 71 und eine Source des Transistors 72 sind miteinander über die beiden in einer Schleife zueinander geschalteten Inverter angeschlossen. Das Paar von Bitleitungen BL und BL# ist an die Vorladeschaltung 6 angeschlossen.
Die Vorladeschaltung 6 enthält zwei Transistoren 61 und 62. Ein Gate von jedem der Transistoren 61 und 62 empfängt das Bitleitungsvorladesignal eq. Eine Source des Transistors 61 ist an die zugeordnete Bitleitung BL angeschlossen und ein Drain des Transistors 62 ist an die zugeordnete Bitleitung BL# angeschlossen. Ein Drain des Transistors 61 ist an eine Source des Transistors 62 angeschlossen. Die Vorladeschaltung 6 wird über das Bitleitungsvorladesignal eq angesteuert und lädt die Bitleitungen BL und BL# auf ein bestimmtes Potential auf.
2 zeigt ein Zeitablaufdiagramm zur Darstellung von Signalverläufen von Signalen in dem SRAM 100 (1).
Die ATD-Schaltung 1 weist einen ähnlichen Aufbau auf wie z. B. die in 4 gezeigte ATD-Schaltung 120. Wie in 2 gezeigt ist, reagiert die ATD-Schaltung 1 sowohl auf eine ansteigende Flanke als auch auf eine abfallende Flanke des Eingangsadresssignals address um einen Puls mit bestimmter Zeitspanne zu erzeugen. Das Pulssignal atd, das von der ATD-Schaltung 1 ausgegeben wird, wird der Steuersignalerzeugungsschaltung 2 eingespeist.
Wie in 1 gezeigt ist, enthält die Steuersignalerzeugungsschaltung 2 eine erste Verzögerungsschaltung 21, eine zweite Verzögerungsschaltung 24, eine dritte Verzögerungsschaltung 20 und eine Logikschaltung (NOR Gatter) 27. 3 zeigt ein Zeitablaufdiagramm zur Darstellung von Signalverläufen in der Steuersignalerzeugungsschaltung 2.
Das von der ATD-Schaltung 1 ausgegebene Pulssignal atd wird einem ersten Eingangsanschluss 22a eines NOR Gatters 22 der ersten Verzögerungsschaltung 21 eingespeist. Ändert sich deshalb, wie in 3 gezeigt ist, das Pulssignal atd (NOR22A), das dem NOR Gatter 22 von der ATD-Schaltung 1 eingespeist wird, von einem LOW-Logikpegel auf einen HIGH-Logikpegel, reagiert die erste Verzögerungsschaltung 21 unmittelbar und gibt ein Signal an NOR22C über einen Ausgangsanschluss 22a des NOR Gatters 22 aus. Zu diesem Zeitpunkt befindet sich das Signal NOR22C auf LOW-Logikpegel.
Das von der ATD-Schaltung 1 ausgegebene Pulssignal atd wird von einer Verzögerungsstufe 23 mit einer geradzahligen Anzahl von Invertern (vier in 1) verzögert und dann einem zweiten Eingansanschluss 22b des NOR Gatters 22 als Signal NOR22B (3) eingespeist. Ändert sich deshalb, wie in 3 gezeigt ist, das Pulssignal atd (NOR22A) von einem HIGH-Logikpegel auf einen LOW-Logikpegel, gibt die erste Verzögerungsschaltung 21 das Signal NOR22C über den Ausgangsanschluss 22c des NOR Gatters 22 nach einer ersten Verzögerungszeitspanne dly21 aus. Zu diesem Zeitpunkt befindet sich das Signal NOR22C auf HIGH-Logikpegel. Auf diese Weise gibt die erste Verzögerungsschaltung 21 das Signal NOR22C mit einem Endpunkt (ansteigende Flanke, tb) aus, das um die erste Verzögerungszeitspanne dly21 in Bezug auf den Endpunkt (abfallende Flanke) des Pulssignals atd (Ende einer Zeitspanne pl) verzögert ist. Das Signal NOR22C wird der zweiten Verzögerungsschaltung 24 und der dritten Verzögerungsschaltung 20 eingespeist.
Das von der ersten Verzögerungsschaltung 21 ausgegebene Signal NOR22C wird einem ersten Eingangsanschluss 25a eines NAND Gatters 25 der zweiten Verzögerungsschaltung 24 eingespeist. Ändert sich deshalb, wie in 3 gezeigt ist, das Signal NOR22C (NAND25A) von einem HIGH-Logikpegel auf einen LOW-Logikpegel, reagiert die zweite Verzögerungsschaltung 24 unmittelbar und gibt ein Signal NAND25C über einen Ausgangsanschluss 25e des NAND Gatters 25 aus. Zu diesem Zeitpunkt befindet sich das Signal NAND25C auf HIGH-Logikpegel.
Das von der ersten Verzögerungsschaltung 21 ausgegebene Signal NOR22C wird von einer Verzögerungsstufe 26 in der zweiten Verzögerungsschaltung 24 mit einer geradzahligen Anzahl von Invertern (zwei in 1) verzögert und dann einem zweiten Eingangsanschluss 25b des NAND Gatters 25 als Signal NAND25B eingespeist (3). Ändert sich deshalb, wie in 3 gezeigt ist, das Signal NOR22C von einem LOW-Logikpegel auf einen HIGH-Logikpegel, gibt die zweite Verzögerungsschaltung 24 das Signal NAND25C vom Ausgangsanschluss 25c des NAND Gatters 25 nach einer zweiten Verzögerungszeitspanne dly24 aus. Zu diesem Zeitpunkt befindet sich das Signal NAND25C auf LOW-Logikpegel. Auf diese Weise gibt die zwei te Verzögerungsschaltung 24 das Signal NAND25C mit einem Endpunkt (abfallende Flanke) aus, das um die zweite Verzögerungszeitspanne dly24 in Bezug auf den Endpunkt (ansteigende Flanke, tb) des Signals NOR22C verzögert ist. Das Signal NAND25C wird der Logikschaltung 27 eingespeist.
Das von der ersten Verzögerungsschaltung 21 ausgegebene Signal NOR22C wird ebenso einem ersten Eingangsanschluss 29a eines NOR Gatters 29 der dritten Verzögerungsschaltung 20 eingespeist. Ändert sich deshalb, wie in 3 gezeigt ist, das Signal NOR22C (NOR29A) von einem LOW-Logikpegel auf einen HIGH-Logikpegel (d. h. zum Zeitpunkt tb), reagiert die dritte Verzögerungsschaltung 20 unmittelbar und gibt ein Signal NOR29C von einem Ausgangsanschluss 29e des NOR Gatters 29 aus. Zu diesem Zeitpunkt befindet sich das Signal NOR29C auf LOW-Logikpegel.
Das von der ersten Verzögerungsschaltung 21 ausgegebene Signal NOR22C wird von einer Verzögerungsstufe 28 in der dritten Verzögerungsschaltung 20 mit einer geraden Anzahl von Invertern (zwei in 1) verzögert und dann einem zweiten Eingangsanschluss 29b des NOR Gatters 29 als Signal NOR29B eingespeist (3). Ändert sich deshalb, wie in 3 gezeigt ist, das Signal NOR22C von einem HIGH-Logikpegel auf einen LOW-Logikpegel, gibt die dritte Verzögerungsschaltung 20 das Signal NOR29C von dem Ausgangsanschluss 29c des NOR Gatters 29 nach einer Verzögerung von einer dritten Verzögerungszeitspanne dly20 aus. Zu diesem Zeitpunkt liegt das Signal NOR29C auf HIGH-Logikpegel.
Wie oben beschrieben wurde, weist das von der dritten Verzögerungsschaltung 20 ausgegebene HIGH-Logikpegel-Signal NOR29C einen zum LOW-Logikpegel des Signals NOR22C (NOR29A), das von der ersten Verzögerungsschaltung 21 ausgegeben wird, invertierten Logikpegel auf. Ein Startpunkt (ansteigende Flanke, ta) des HIGH-Logikpegel-Pulses des Signals NOR29C ist in Bezug auf einen Startpunkt (abfallende Flanke) des LOW-Logikpegel-Pulses des Signals NOR22C um die dritte Verzögerungszeitspanne dly20 verzögert. Der Endpunkt (tb) des HIGH-Logikpegel-Pulses des Signals NOR29C wird über den Endpunkt (ansteigende Flanke) des LOW-Logikpegel-Pulses des Signals NOR22C festgelegt.
Das Signal NOR29C (welches als Bitleitungsvorladesignal eq ausgegeben wird) von der dritten Verzögerungsschaltung 20 wird jedem der Gates der Transistoren 61 und 62 (Ansteuertransistoren; 1) der Vorlade schaltung 6 eingespeist. Während das Signal NOR29C (das Bitleitungsvorladesignal eq) auf HIGH-Logikpegel liegt, werden die Bitleitungen BL und BL# auf die Versorgungsspannung Vcc vorgeladen (nicht dargestellt).
Das NOR Gatter 27 enthält einen ersten Eingangsanschluss 27a zum Empfangen des Pulssignals atd und einen zweiten Eingangsanschluss 27b zum Empfangen des Signals NAND25C, das von der zweiten Verzögerungsschaltung 24 ausgegeben wird. Ein von einem Ausgangsanschluss 27c des NOR Gatters 27 ausgegebenes Signal NOR27C (3) wird dem Adressdecoder 3 als Decoderaktivierungssignal WLctr zum Aktivieren des Adressdecoders 3 und zur Auswahl einer Wortleitung WL durch den Adressdecoder 3 eingespeist. Während sich das Pulssignal atd auf LOW-Logikpegel (inaktiver Zustand) befindet, siehe 3, wird der Logikpegel des Decoderaktivierungssignals WLctr (NOR27C) vom Logikpegel des Signals NAND25C, das von der zweiten Verzögerungsschaltung 24 ausgegeben wird, invertiert. Während das Pulssignal atd auf HIGH-Logikpegel liegt (aktivierter Zustand), befindet sich der Logikpegel des Decoderaktivierungssignals WLctr (NOR27C) auf LOW-Logikpegel. Somit wird die Wortleitung WL, die in dem unmittelbar vorhergehenden Zugriffszyklus ausgewählt wurde, während der Zeitspanne pl (3), in der das Pulssignal atd aufgrund einer Zustandsänderung des Eingangsadresssignals auf HIGH-Logikpegel liegt, in einen inaktiven Zustand versetzt.
Die Steuersignalerzeugungsschaltung 2 und die drei Verzögerungsschaltungen 21, 24 und 20 weisen die folgenden Funktionen auf.
Die erste Verzögerungsschaltung 21 gibt ein Signal nach einer Verzögerung um die erste Verzögerungszeitspanne dly21 in Bezug auf den Endpunkt des der ATD-Schaltung 1 eingespeisten Pulssignals atd aus. Diese Verzögerung ist vorgesehen, um basierend auf der Zeitspanne, in der das Pulssignal atd auf HIGH-Logikpegel liegt (Zeitspanne pl, 3) eine ausreichende Zeitspanne für einen Vorladevorgang einer Bitleitung zu erhalten. Die erste Verzögerungszeitspanne dly21 wird als Zeitspanne eingestellt, die für das Bitleitungsvorladesignal eq, das basierend auf der Detektion einer Änderung des Pulssignals atd erzeugt wird, erforderlich ist, um eine bestimmte Pulszeitspanne einzunehmen (wenn das Bitleitungsvorladesignal eq auf HIGH-Logikpegel liegt). Die Pulszeitspanne ist gleich oder größer als eine Vorladezeitspanne, die zum Ausführen des nachfolgenden Zugriffs auf die Speicherzellen 5 erforderlich ist.
Die zweite Verzögerungsschaltung 24 gibt ein Signal nach einer Verzögerung um eine zweite Verzögerungszeitspanne dly24 in Bezug zum Endpunkt des von der ersten Verzögerungsschaltung 21 (NOR22C) ausgegebenen Signals aus. Diese Verzögerung ist vorgesehen um zu verhindern, dass die Zeitspanne, in der sich das Bitleitungsvorladesignal eq (NOR29C) auf HIGH-Logikpegel befindet und die Zeitspanne, in der die Wortleitung WL in einem aktiven Zustand ist, überlappen. Somit stellt die zweite Verzögerungsschaltung 24, nachdem das Bitleitungsvorladesignal eq auf LOW geht, eine bestimmte Zeitspanne bereit, bevor das Decoderaktivierungssignal WLctr auf HIGH geht. Die zweite Verzögerungszeitspanne dly24 wird gleich oder größer als eine kürzestmögliche Zeitspanne zwischen dem Zeitpunkt, zu dem der Vorladevorgang der Bitleitung BL und BL# abgeschlossen ist, und dem Zeitpunkt, zu dem die Aktivierung der Wortleitung WL gestartet wird, eingestellt.
In Bezug auf den Startpunkt des Bitleitungsvorladesignals eq gibt die dritte Verzögerungsschaltung 20 ein Signal nach einer Verzögerung um die dritte Verzögerungszeitspanne dly20 aus. Diese Verzögerung ist vorgesehen um zu verhindern, dass die Bitleitungsvorladezeitspanne und die Zeitspanne, in der die Wortleitung WL in dem unmittelbar vorhergehenden Zugriffszyklus in einem aktiven Zustand ist, überlappen. Nachdem ein neues Pulssignal atd als Reaktion auf die Zustandsänderung des Adresssignals address erzeugt wurde, sieht die dritte Verzögerungsschaltung 20 eine bestimmte Zeitspanne vor und bevor der Bitleitungsvorladevorgang startet geht das Decoderaktivierungssignal WLctr auf LOW und die Wortleitung WL wird in einen inaktiven Zustand versetzt. Die dritte Verzögerungszeitspanne dly20 wird gleich oder größer als eine kürzestmögliche Zeitspanne zwischen dem Zeitpunkt, in dem ein unmittelbar vorhergehender Zugriff beendet wird und damit die ausgewählte Wortleitung WL in einen inaktiven Zustand versetzt wird, und dem Zeitpunkt, in dem ein Vorladevorgang der Bitleitung für einen nachfolgenden Zugriff gestartet wird falls nach Einspeisung des Adresssignals kontinuierlich auf die Speicherzellen zugegriffen wird, eingestellt.
Die erste Verzögerungsschaltung 21, die zweite Verzögerungsschaltung 24, die dritte Verzögerungsschaltung 20 und die Logikschaltung 27 werden derart zeitlich abgestimmt betrieben, dass das Bitleitungsvorladesignal eq in der dritten Verzögerungszeitspanne aktiviert wird, nachdem das Decoderaktivierungssignal WLctr, welches von der Steuersignalerzeugungsschaltung 2 ausgegeben wird, in einen inaktiven Zustand versetzt wurde, und dass das Decoderaktivierungssignal WLctr in einen inaktiven Zustand versetzt wird, während sich das Pulssignal atd in einem aktiven Zustand befindet.
In 1 enthält die Adresssignalspeicherschaltung 4 ein Transfergatter 11, einen Signalspeicher 13 und einen Inverter 14. Das Transfergatter 11 enthält zwei Transistoren, die parallel zueinander geschaltet sind. Ein Gate von einem der Transistoren empfängt das Bitleitungsvorladesignal eq und ein Gate des anderen Transistors empfängt das invertierte Bitleitungsvorladesignal eq über einen Inverter 10.
Ein Eingangsanschluss des Transfergatters 11 empfängt das Adresssignal address und ein Ausgangsanschluss des Transfergatters 11 ist an einen Eingangsanschluss des Inverters 14 angeschlossen. Während das Bitleitungsvorladesignal eq auf HIGH-Logikpegel liegt, sind der Eingangsanschluss und der Ausgangsanschluss des Transfergatters 11 leitend miteinander verbunden um die Transistoren des Transfergatters 11 auf EIN zu schalten. Während dieser Periode wird dem Eingangsanschluss des Inverters 14 das Adresssignal address bereitgestellt und ein neuer Wert des Adresssignals address wird einem Eingangsanschluss des Signalspeichers 13 bereitgestellt. Der Signalspeicher 13 enthält zwei Inverter, d. h. einen ersten Inverter und einen zweiten Inverter, der mit dem ersten Inverter als geschlossene Schleife verschaltet ist. Somit wird ein Ausgabesignal lat add von dem Signalspeicher 13 durch zweimaliges Invertieren des Logikpegels des Adresssignals address erhalten. Deshalb weist das von dem Signalspeicher 13 ausgegebene Signal denselben Logikpegel auf wie das Adresssignal address. Sobald das Bitleitungsvorlagesignal eq nach LOW geht, werden der Eingangsanschluss und der Ausgangsanschluss des Transfergatters 11 voneinander getrennt, so dass die Transistoren des Transfergatters auf AUS geschaltet werden. Deshalb wird der Wert des Adresssignals address, das eingespeist wird, falls das Bitleitungsvorlagesignal eq nach LOW geht, im Signalspeicher 13 aufrechterhalten.
Ein Eingangsanschluss des Adressdecoders 3 empfängt das Signal lat add, das von der Adresssignalspeicherschaltung 4 ausgegeben wird. Das während der Phase, in der das Decoderaktivierungssignal WLctr auf HIGH-Logikpegel liegt, vom Adressdecoder 3 eingespeiste Signal lat add wird decodiert und eine hierzu korrespondierende Wortleitung WL ausgewählt und aktiviert.
Nachfolgend wird mit Bezug zu 2 ein Betriebsvorgang des SRAM 100 (1) dieses Beispiels erläutert.
Es wird angenommen, dass sich zum Zeitpunkt t0 (Anfangszustand) das Adresssignal address auf HIGH-Logikpegel befindet. Dieser Ausgangszustand wird vom unmittelbar vorhergehenden Zugriffszyklus aus fortgesetzt, wobei der vorhergehende Zugriffszyklus nach einer ausreichenden Zeitspanne in Bezug zum Wechsel des Adresssignals address nach HIGH (Zustand zu der Zeit t0) gestartet wurde. All die internen Vorgänge im SRAM 100 werden im unmittelbar vorhergehenden Zugriffszyklus abgeschlossen. Demnach sind das Pulssignal atd, das von der ATD- Schaltung 1 in dem unmittelbar vorhergehenden Zugriffszyklus ausgegeben wurde und das Bitleitungsvorladesignal eq sowie das Decoderaktivierungssignal WLctr, die basierend auf dem Pulssignal atd als Steuersignale erzeugt wurden, allesamt auf LOW-Pegel. Das von der Adresssignalspeicherschaltung 4 ausgegebene Signal lat add weist den Wert des Adresssignals address auf, das eingespeist wird, sobald das Bitleitungsvorladesignal eq in dem unmittelbar vorhergehenden Zugriffszyklus nach LOW geht. Somit befindet sich das Signal lat add wie das Adresssignal address ebenso auf HIGH-Logikpegel.
Zu der Zeit t1 wird der nachfolgende Zugriff auf die Speicherzelle gestartet. Das Adresssignal address wechselt von HIGH nach LOW. Zu der Zeit t2 wird das Pulssignal atd als Reaktion auf diese Zustandsänderung des Adresssignals address von der ATD-Schaltung 1 ausgegeben (d. h. das Pulssignal atd befindet sich auf HIGH-Pegel).
Zu der Zeit t3 geht das Bitleitungsvorladesignal eq als Reaktion auf die Ausgabe des Pulssignals atd in der Steuersignalerzeugungsschaltung 2 auf HIGH. Als Reaktion auf diese Zustandsänderung des Bitleitungsvorladesignals eq werden der Eingangsanschluss und der Ausgangsanschluss des Transfergatters 11 in der Adresssignalspeicherschaltung 4 leitfähig zueinander.
Zu der Zeit t4 wird das von der Adresssignalspeicherschaltung 4 ausgegebene Signal lat add LOW, womit der Wert des Nach-Zustandsänderungsadresssignals address wiedergegeben wird.
Zu der Zeit t5 wird das Bitleitungsvorladesignal eq LOW. Dann wird der Vorladevorgang der an die Speicherzelle 5 angeschlossenen Bitleitung abgeschlossen. Der Eingangsanschluss und der Ausgangsanschluss des Transfergatters 11 werden elektrisch voneinander getrennt. Somit hält die Adresssignalspeicherschaltung 4 den Wert des Adresssignals address aufrecht, das der Adresssignalspeicherschaltung 4 zu der Zeit t5 eingespeist wird. Der aufrechterhaltene Wert des Adresssignals address wird dem Adressdecoder 3 als Signal lat add zugeführt.
Zu der Zeit t6 wird das in der Steuersignalerzeugungsschaltung 2 erzeugte Decoderaktivierungssignal WLctr HIGH. Während dieses Decoderaktivierungssignal WLctr auf HIGH liegt, wird eine Wortleitung WL ausgewählt und Daten von der an die ausgewählte Wortleitung WL angeschlossenen Speicherzelle 5 gelesen.
Falls keine Zustandsänderung des Adresssignals address vorliegt, wird dem SRAM 100 das Chip-Freigabe-Signal oder desgleichen nach der Zeit t5 für eine ausreichend lange Zeitspanne eingespeist und der interne Betriebsvorgang wird abgeschlossen, sobald das jeweilige Signal nach LOW geht. Dann kehrt der SRAM 100 in den Anfangszustand der Zeit t0 zurück. Falls etwa eine Zustandsänderung des Adresssignals address unmittelbar nach der Aktivierung der Wortleitung WL und dem Beginn eines Datenlesevorgangs der Speicherzelle auftritt (z. B. zum Zeitpunkt t7), detektiert die ATD-Schaltung 1 die Zustandsänderung des Adresssignals address und zum Zeitpunkt t8 wird das Pulssignal atd ausgegeben.
Eine Durchführung des nächsten Vorladevorgangs bei aktivierter Wortleitung WL kann die in der Speicherzelle, bezüglich der der Datenlesevorgang bereits gestartet wurde, gespeicherten Daten auf unerwünschte Weise zerstören. Um dies zu vermeiden, ist jedes Signal derart zeitlich abzustimmen, dass der Vorladevorgang startet, nachdem die Wortleitung WL sicher in einen inaktiven Zustand versetzt wurde. Genauer gesagt ist ein ausreichendes Fenster vorzusehen nachdem die Wortleitung WL in einen inaktiven Zustand versetzt wurde (das Decoderaktivierungssignal WLctr auf LOW-Logikpegel liegt) und bevor der Vorladevorgang (während dem das Bitleitungsvorladesignal eq aktiv ist) gestartet wird. In diesem Beispiel wird dieses Fenster durch die dritte Verzögerungsschaltung 20 als dritte Verzögerungszeitspanne dly20 bereitgestellt.
Zu der Zeit t9 wird als Reaktion auf die Ausgabe des Pulssignals atd das von der Steuersignalerzeugungsschaltung 2 ausgegebene Decoderaktivierungssignal WLctr inaktiv und der Lesevorgang des unmittelbar vorhergehenden Zyklus wird beendet.
Zu der Zeit t10 wird das von der Steuersignalerzeugungsschaltung 2 ausgegebene Bitleitungsvorladesignal eq HIGH. Als Reaktion hierauf werden der Eingangsanschluss und der Ausgangsanschluss des Transfergatters 11 leitfähig zueinander.
Zu der Zeit t11 wird das von der Adresssignalspeicherschaltung 4 ausgegebene Signal lat add HIGH, womit der Nach-Zustandsänderungswert des Adresssignals address wiedergegeben wird.
Wie oben beschrieben wurde, bewahrt die Steuersignalerzeugungsschaltung das Decodersignal WLctr und das Bitleitungsvorladesignal eq erfindungsgemäß davor, gleichzeitig aktiviert zu werden. Dieses Design verhindert Wettlaufbedingungen zwischen dem Deaktivierungsbetrieb der Wortleitung WL und dem Decodierbetrieb in Bezug auf den Wert des neuen Adresssignals address, selbst falls eine Zustandsänderung des Adresssignals address während des unmittelbar vorhergehenden Zugriffszyklus auftritt. Tritt somit eine Zustandsänderung eines Adresssignals address etwa unmittelbar nach dem Beenden eines Datenlesevorgangs aus einer Speicherzelle auf, können die in der dem Wert des Adresssignals address entsprechenden Speicherzelle gespeicherten Daten erfindungsgemäß ohne Fehler gelesen werden.
Zusätzlich wird der Zeitablauf, gemäß dem das Nach-Zustandsänderungsadresssignal address vom Adressdecoder decodiert wird, erfindungsgemäß mit dem Zeitablauf eines internen Betriebsvorgangs des SRAMs synchronisiert. Dies verhindert eine Wettlaufsituation zwischen dem Decodierbetrieb der Adresse und dem internen Betrieb. Somit wird im Gegensatz zu einem konventionellen SRAM unter Verwendung der ATD-Schaltung beim Decodieren des Adresssignals address keine Wettlaufsituation erzeugt. Demnach ist es nicht erforderlich, eine zusätzliche Verzögerungsschaltung zur Abstimmung der Zeitabfolgen der Steuersignale bereitzustellen. Somit ist es weniger erforderlich, ein Fenster zur Kompensation der Schwankung im Produktionsprozess vorzusehen und der Einfluss der Zeitabläufe auf die Betriebsgeschwindigkeit der Halbleiterspeicheranordnung kann reduziert werden.

Claims

Halbleiterspeicheranordnung mit: einer Mehrzahl von Wortleitungen (WL) und einer Mehrzahl von Bitleitungen (BL), die einander kreuzen; einer an jeder der Kreuzungen der Mehrzahl von Wortleitungen (WL) und der Mehrzahl von Bitleitungen (BL) angeordneten Speicherzelle (5), die an die jeweilige Wortleitung der Mehrzahl der Wortleitungen (WL) und an die jeweilige Bitleitung der Mehrzahl von Bitleitungen (BL) angeschlossen ist; einer Adressänderungsdetektionsschaltung (1) zum Detektieren einer Zustandsänderung eines eingespeisten Adresssignals und Erzeugen eines Änderungsdetektionspulssignals; einer Adressspeicherschaltung (4) zum Empfangen des Adresssignals und Aufrechterhalten eines Wertes des Adresssignals; einem Adressdecoder (3) zum Decodieren des Wertes des von der Adressspeicherschaltung (4) ausgegebenen Adresssignals und Auswählen einer dem Wert des Adresssignals unter der Mehrzahl von Wortleitungen (WL) entsprechenden Wortleitung sowie Aktivieren der ausgewählten Wortleitung; einer Vorladeschaltung (6) zum Laden einer der ausgewählten Wortleitung und der Speicherzelle (5) entsprechenden Bitleitung unter der Mehrzahl der Bitleitungen (BL); und einer Steuersignalerzeugungsschaltung (2) zum Empfangen des Änderungsdetektionspulssignals und Erzeugen eines Decoderaktivierungssignals zum Aktivieren des Adressdecoders (3) sowie eines Bitleitungsvorladesignals zum Steuern der Vorladeschaltung (6), dadurch gekennzeichnet, dass die Adressspeicherschaltung (4) durch das Bitleitungsvorladesignal gesteuert wird, so dass das Adresssignal in die Adressspeicherschaltung (4) eingespeist wird während das Bitleitungsvorladesignal einen ersten logischen Pegel einnimmt und das eingespeiste Adresssignal durch die Adressspeicherschaltung (4) aufrechterhalten wird während das Bitleitungsvorladesignal einen zweiten logischen Pegel einnimmt; und dass der Adressdecoder (3) zur Aktivierung durch das Decoderaktivierungssignal gesteuert wird; und die Wortleitung, die dem Wert des dem Adressdecoder von der Adressspeicherschaltung (4) eingespeisten Adresssignals entspricht, bei aktiviertem Adressdecoder (3) aktiviert wird und auf die an die entsprechende Wortleitung angeschlossene Speicherzelle (5) zugegriffen wird.
Halbleiterspeicheranordnung nach Anspruch 1, wobei die Steuersignalerzeugungsschaltung (2) eine erste Verzögerungsschaltung (21), eine zweite Verzögerungsschaltung (24), eine dritte Verzögerungsschaltung (20) und eine Logikschaltung (27) aufweist, wobei: die erste Verzögerungsschaltung (21) zum Empfangen eines Änderungsdetektionspulssignals und Ausgeben eines Signals mit einem Endpunkt aufgebaut ist, wobei der Endpunkt bezüglich des Endpunkts des Änderungsdetektionspulssignals um eine erste Verzögerungszeitspanne verzögert ist, die zweite Verzögerungsschaltung (24) zum Empfangen des von der ersten Verzögerungsschaltung (21) ausgegebenen Signals betriebsfähig ist, die zweite Verzögerungsschaltung (24) zum Empfangen des von der ersten Verzögerungsschaltung ausgegebenen Signals und Ausgeben eines Signals mit einem Endpunkt aufgebaut ist, wobei der Endpunkt bezüglich des Endpunkts des von der ersten Verzögerungsschaltung (21) ausgegebenen Signals um eine zweite Verzögerungszeitspanne verzögert ist; die dritte Verzögerungsschaltung (20) zum Empfangen eines von der ersten Verzögerungsschaltung (21) ausgegebenen Signals und Ausgeben eines Signals als Bitleitungsvorladesignal mit einem Startpunkt betriebsfähig ist, wobei der Startpunkt bezüglich des Startpunktes des von der ersten Verzögerungsschaltung ausgegebenen Signals um eine dritte Verzögerungszeitspanne verzögert ist, und die Logikschaltung (27) zum Empfangen des Änderungsdetektionspulssignals und ebenso zum Empfangen des von der zweiten Verzögerungsschaltung (24) ausgegebenen Signals und Ausgeben des von der zweiten Verzögerungsschaltung (24) empfangenen Signals als Decoderaktivierungssignal während einer Zeitspanne, in der das Änderungsdetektionspulssignal in einem inaktiven Zustand ist, betriebsfähig ist.
Halbleiterspeicheranordnung nach Anspruch 2, wobei die erste Verzögerungsschaltung (21), die zweite Verzögerungsschaltung (24), die dritte Verzögerungsschaltung (20) und die Logikschaltung (27) zeitlich abgestimmt sind, so dass das Bitleitungsvorladesignal in der dritten Verzögerungszeitspanne aktiviert wird nachdem das Decoderaktivierungssignal, das von der Steuersignalerzeugungsschaltung ausgegeben wird, in einen aktiven Zustand gebracht wurde und dass das Decoderaktiverungssignal in einen inak tiven Zustand gebracht wird, während das Änderungsdetektionspulssignal sich in einem aktiven Zustand befindet.
Halbleiterspeicheranordnung nach Anspruch 3, wobei die dritte Verzögerungszeitspanne gleich oder größer als eine kleinstmögliche Zeitspanne eingestellt wird, die zwischen dem Zeitpunkt, zu dem ein unmittelbar vorhergehender Zugriff beendet und damit die Wortleitung in einen inaktiven Zustand gebracht wird, und dem Zeitpunkt, zu dem ein Vorladevorgang der Bitleitung für einen nachfolgenden Zugriff bei kontinuierlichem Zugriff auf die Speicherzellen (5) nach Einspeisung des Adresssignals gestartet wird, liegt.
Halbleiterspeicheranordnung nach Anspruch 2, wobei die dritte Verzögerungszeitspanne gleich oder größer als eine kleinstmögliche Zeitspanne eingestellt wird, die zwischen dem Zeitpunkt, zu dem ein unmittelbar vorhergehender Zugriff beendet und damit die Wortleitung in einen inaktiven Zustand gebracht wird, und dem Zeitpunkt, zu dem ein Vorladevorgang der Bitleitung für einen nachfolgenden Zugriff bei kontinuierlichem Zugriff auf die Speicherzellen (5) nach Einspeisung des Adresssignals gestartet wird, liegt.
Halbleiterspeicheranordnung nach Anspruch 2, wobei die erste Verzögerungszeitspanne als für das Bitleitungsvorladesignal erforderliche Zeitspanne eingestellt wird, die basierend auf der Detektion einer Änderung des Pulssignals erzeugt wird und eine Pulszeitspanne einnimmt, die gleich oder größer als eine Vorladezeitspanne ist, die zum Ausführen des nachfolgenden Zugriffs auf die Speicherzellen (5) benötigt wird.
Halbleiterspeicheranordnung nach Anspruch 2, wobei die zweite Verzögerungszeitspanne gleich oder größer als eine kürzestmögliche Zeitspanne zwischen dem Zeitpunkt des Beendens des Vorladevorgangs der Bitleitung und dem Zeitpunkt des Startens der Aktivierung der Wortleitung eingestellt wird.