JP2000057770A - 半導体メモリ - Google Patents
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Abstract
(57)【要約】
【課題】性能を十分に引き出すことが可能な例えばダイ
ナミックＲＡＭの如き半導体メモリを提供する。 【解決手段】システムクロック信号ＣＬＫは、半導体メ
モリの外部から入力され、ラッチ回路８内の各ラッチ８
１〜８４のクロック入力端子と、制御回路１のクロック
入力端子に接続される。同じく外部から入力されるチッ
プセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、
書き込みデータＤＩＮは、システムクロック信号ＣＬＫ
に同期してラッチ回路８の各々のラッチ８１〜８３に入
力される。また、読み出しデータＤＯＵＴも同様にラッ
チ回路８のラッチ８４から外部に出力される。制御回路
１の出力信号であるロウアドレスセット信号ＲＳ１は、
行ラッチ２のセット入力端子に入力され、アドレス信号
Ａ０〜Ａ９のロウアドレスを行ラッチ２に取り込む。ま
た、カラムアドレスセット信号ＣＳ１は同様に列ラッチ
４のセット入力端子に入力され、アドレス信号Ａ０〜Ａ
９のカラムアドレスを列ラッチ４に取込む。
ナミックＲＡＭの如き半導体メモリを提供する。 【解決手段】システムクロック信号ＣＬＫは、半導体メ
モリの外部から入力され、ラッチ回路８内の各ラッチ８
１〜８４のクロック入力端子と、制御回路１のクロック
入力端子に接続される。同じく外部から入力されるチッ
プセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、
書き込みデータＤＩＮは、システムクロック信号ＣＬＫ
に同期してラッチ回路８の各々のラッチ８１〜８３に入
力される。また、読み出しデータＤＯＵＴも同様にラッ
チ回路８のラッチ８４から外部に出力される。制御回路
１の出力信号であるロウアドレスセット信号ＲＳ１は、
行ラッチ２のセット入力端子に入力され、アドレス信号
Ａ０〜Ａ９のロウアドレスを行ラッチ２に取り込む。ま
た、カラムアドレスセット信号ＣＳ１は同様に列ラッチ
４のセット入力端子に入力され、アドレス信号Ａ０〜Ａ
９のカラムアドレスを列ラッチ４に取込む。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばダイナミッ
クＲＡＭの如き半導体メモリに関する。
クＲＡＭの如き半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリ、例えばダイナミッ
クＲＡＭはロウアドレスとカラムアドレスをマルチプレ
クスして入力する方式であるから、ロウアドレス・スト
ローブ、カラムアドレス・ストローブ信号が必要であ
り、更に書き込み制御信号を含めて、複数のタイミング
信号が必要となることはよく知られている。
クＲＡＭはロウアドレスとカラムアドレスをマルチプレ
クスして入力する方式であるから、ロウアドレス・スト
ローブ、カラムアドレス・ストローブ信号が必要であ
り、更に書き込み制御信号を含めて、複数のタイミング
信号が必要となることはよく知られている。
【０００３】一方、コンピュータシステムは、通常一定
周期のシステムロックに同期して動作しており、記憶装
置からの読み出しデータおよび書き込みデータもこのシ
ステムクロックに同期して転送される。したがって、前
記ダイナミックＲＡＭを用いた記憶装置では、システム
クロックから複数のタイミング信号を作成するがこのタ
イミング信号の作成に際しては、タイミング信号の遅延
時間のバラツキ、クロストークノイズ等を考慮して、最
悪情態でも規定されているタイミングを満足するよう
に、余裕を持ったタイミングにしなければならず、本来
半導体メモリが持っている性能を十分に引き出すことが
できないという問題があった。
周期のシステムロックに同期して動作しており、記憶装
置からの読み出しデータおよび書き込みデータもこのシ
ステムクロックに同期して転送される。したがって、前
記ダイナミックＲＡＭを用いた記憶装置では、システム
クロックから複数のタイミング信号を作成するがこのタ
イミング信号の作成に際しては、タイミング信号の遅延
時間のバラツキ、クロストークノイズ等を考慮して、最
悪情態でも規定されているタイミングを満足するよう
に、余裕を持ったタイミングにしなければならず、本来
半導体メモリが持っている性能を十分に引き出すことが
できないという問題があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、性能
を十分に引き出すことが可能な例えばダイナミックＲＡ
Ｍの如き半導体メモリを提供することにある。
を十分に引き出すことが可能な例えばダイナミックＲＡ
Ｍの如き半導体メモリを提供することにある。
【０００５】
【課題を解決するための手段】本発明は、メモリセルア
レイと、当該メモリセルアレイへのアクセスアドレス信
号を外部から受信する手段と、前記メモリセルアレイに
対する入出力データを外部と通信する手段とを有する半
導体メモリにおいて、クロック信号を受信する手段と、
当該クロック信号受信手段からのクロック信号に基づい
て前記メモリセルアレイへのアクセス動作を制御する手
段とを設けたものである。
レイと、当該メモリセルアレイへのアクセスアドレス信
号を外部から受信する手段と、前記メモリセルアレイに
対する入出力データを外部と通信する手段とを有する半
導体メモリにおいて、クロック信号を受信する手段と、
当該クロック信号受信手段からのクロック信号に基づい
て前記メモリセルアレイへのアクセス動作を制御する手
段とを設けたものである。
【０００６】本発明の半導体メモリは、外部からクロッ
ク信号を受信し、このクロック信号に基づいてメモリセ
ルアレイに対するメモリアクセス動作が制御される。
ク信号を受信し、このクロック信号に基づいてメモリセ
ルアレイに対するメモリアクセス動作が制御される。
【０００７】例えば、ダイナミックＲＡＭに本発明を適
用すると、ロウアドレス、カラムアドレスがクロック信
号に同期して内部に取込まれる。そしてそれ以後のリー
ド、ライトあるいはリフレッシュ動作がクロック信号に
基づいて制御される。
用すると、ロウアドレス、カラムアドレスがクロック信
号に同期して内部に取込まれる。そしてそれ以後のリー
ド、ライトあるいはリフレッシュ動作がクロック信号に
基づいて制御される。
【０００８】
【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する、。
用いて具体的に説明する、。
【０００９】図１は本発明の一実施例を示す半導体メモ
リのブロック図、図２、図３は図１に示した実施例の動
作を示すタイミングチャート、図４は図１の制御回路の
構成を示す図、図５〜７は図４のタイミングチャートで
ある。
リのブロック図、図２、図３は図１に示した実施例の動
作を示すタイミングチャート、図４は図１の制御回路の
構成を示す図、図５〜７は図４のタイミングチャートで
ある。
【００１０】図１において、コンピュータシステム内で
作成されるシステムクロック信号ＣＬＫは、半導体メモ
リの外部から入力され、ラッチ回路８内の各ラッチ８１
〜８４のクロック入力端子と、制御回路１のクロック入
力端子に接続される。同じく外部から入力されるチップ
セレクト信号／ＣＳ（／は論理否定を表す）、ライトイ
ネーブル信号／ＷＥ、書き込みデータＤＩＮは、システ
ムクロック信号ＣＬＫに同期してラッチ回路８の各々の
ラッチ８１〜８３に入力される。また、読み出しデータ
ＤＯＵＴも同様にラッチ回路８のラッチ８４から外部に
出力される。
作成されるシステムクロック信号ＣＬＫは、半導体メモ
リの外部から入力され、ラッチ回路８内の各ラッチ８１
〜８４のクロック入力端子と、制御回路１のクロック入
力端子に接続される。同じく外部から入力されるチップ
セレクト信号／ＣＳ（／は論理否定を表す）、ライトイ
ネーブル信号／ＷＥ、書き込みデータＤＩＮは、システ
ムクロック信号ＣＬＫに同期してラッチ回路８の各々の
ラッチ８１〜８３に入力される。また、読み出しデータ
ＤＯＵＴも同様にラッチ回路８のラッチ８４から外部に
出力される。
【００１１】制御回路１の出力信号であるロウアドレス
セット信号ＲＳ１は、行ラッチ２のセット入力端子に入
力され、アドレス信号Ａ０〜Ａ９のロウアドレスを行ラ
ッチ２に取り込む。また、カラムアドレスセット信号Ｃ
Ｓ１は同様に列ラッチ４のセット入力端子に入力され、
アドレス信号Ａ０〜Ａ９のカラムアドレスを列ラッチ４
に取込む。
セット信号ＲＳ１は、行ラッチ２のセット入力端子に入
力され、アドレス信号Ａ０〜Ａ９のロウアドレスを行ラ
ッチ２に取り込む。また、カラムアドレスセット信号Ｃ
Ｓ１は同様に列ラッチ４のセット入力端子に入力され、
アドレス信号Ａ０〜Ａ９のカラムアドレスを列ラッチ４
に取込む。
【００１２】行ラッチ２の出力信号は、行デコーダ３の
入力端子に入力され、行デコーダ３の出力信号Ｘ０〜Ｘ
１０２３は、メモリセルアレイ７の図示しない行線に接
続される。
入力端子に入力され、行デコーダ３の出力信号Ｘ０〜Ｘ
１０２３は、メモリセルアレイ７の図示しない行線に接
続される。
【００１３】列ラッチ４の出力信号は列デコーダ５の入
力端子に入力され、列デコーダ５の出力信号は列選択回
線６の入力端子に接続される。
力端子に入力され、列デコーダ５の出力信号は列選択回
線６の入力端子に接続される。
【００１４】列選択回路６は、前記列デコーダ５の出力
信号によりメモリセルアレイ７のデータ入出力信号Ｙ０
〜Ｙ１０２３の内の一本を選択し、書き込み動作時には
ラッチ８３の出力が書き込まれ、読み出し動作時にはラ
ッチ８４にデータが読み出される。
信号によりメモリセルアレイ７のデータ入出力信号Ｙ０
〜Ｙ１０２３の内の一本を選択し、書き込み動作時には
ラッチ８３の出力が書き込まれ、読み出し動作時にはラ
ッチ８４にデータが読み出される。
【００１５】本実施例の動作を図２及び図３のタイミン
グチャートを用いて説明する。図２はリードサイクルと
ライトサイクル、図３はリフレッシュサイクルとページ
モードサイクルの読み出しと書き込みを示したものであ
る。
グチャートを用いて説明する。図２はリードサイクルと
ライトサイクル、図３はリフレッシュサイクルとページ
モードサイクルの読み出しと書き込みを示したものであ
る。
【００１６】リードサイクル；１サイクル目のクロック
信号ＣＬＫが立ち上がる前に、チップセレクト信号／Ｃ
Ｓを低レベルとし、アドレスＡ０〜Ａ９にロウアドレス
ＲＸｉを入力する。次にクロックＣＬＫの立ち上がりに
同期してロウアドレスセット信号ＲＳ１が出力され、図
１の行ラッチ２にロウアドレスＲＸｉがラッチされる。
行デコーダ３は行ラッチ２にラッチされたロウアドレス
ＲＸｉをデコードし、行線Ｘ０〜Ｘ１０２３のうちの選
択された一本を活性化し、読み出し動作を開始する。引
き続き２サイクル目のクロック信号ＣＬＫが立ち上がる
前に、アドレスＡ０〜Ａ９にカラムアドレスＲＹｉを入
力することにより、２サイクル目のクロック信号ＣＬＫ
の立ち上がりに同期してカラムアドレスセット信号ＣＳ
１が出力され、図１の列レジスタ４にカラムアドレスＲ
Ｙｉがラッチされる。列デコーダ５は列ラッチ４にラッ
チされたカラムアドレスＲＹｉをデコードし、列選択回
路６でデータ入出力信号Ｙ０〜Ｙ１０２３に読み出され
た読み出しデータの内の１本を選択する。引き続き３サ
イクル目のクロック信号ＣＬＫが立ち上がった時点で、
列選択回路６で選択した読み出しデータをラッチ回路８
のラッチ８４にラッチし出力する。また、３サイクル目
のクロック信号ＣＬＫが立ち上がる前に、チップセレク
ト信号／ＣＳを高レベルにすることにより、クロック信
号ＣＬＫの立ち上がり時にメモリセルアレイ７の選択動
作を終了する。
信号ＣＬＫが立ち上がる前に、チップセレクト信号／Ｃ
Ｓを低レベルとし、アドレスＡ０〜Ａ９にロウアドレス
ＲＸｉを入力する。次にクロックＣＬＫの立ち上がりに
同期してロウアドレスセット信号ＲＳ１が出力され、図
１の行ラッチ２にロウアドレスＲＸｉがラッチされる。
行デコーダ３は行ラッチ２にラッチされたロウアドレス
ＲＸｉをデコードし、行線Ｘ０〜Ｘ１０２３のうちの選
択された一本を活性化し、読み出し動作を開始する。引
き続き２サイクル目のクロック信号ＣＬＫが立ち上がる
前に、アドレスＡ０〜Ａ９にカラムアドレスＲＹｉを入
力することにより、２サイクル目のクロック信号ＣＬＫ
の立ち上がりに同期してカラムアドレスセット信号ＣＳ
１が出力され、図１の列レジスタ４にカラムアドレスＲ
Ｙｉがラッチされる。列デコーダ５は列ラッチ４にラッ
チされたカラムアドレスＲＹｉをデコードし、列選択回
路６でデータ入出力信号Ｙ０〜Ｙ１０２３に読み出され
た読み出しデータの内の１本を選択する。引き続き３サ
イクル目のクロック信号ＣＬＫが立ち上がった時点で、
列選択回路６で選択した読み出しデータをラッチ回路８
のラッチ８４にラッチし出力する。また、３サイクル目
のクロック信号ＣＬＫが立ち上がる前に、チップセレク
ト信号／ＣＳを高レベルにすることにより、クロック信
号ＣＬＫの立ち上がり時にメモリセルアレイ７の選択動
作を終了する。
【００１７】ライトサイクル；１サイクル目のクロック
信号ＣＬＫの立ち上がりまでの動作は前述したリードサ
イクルと同じなので説明は省略する。前記リードサイク
ルの２サイクル目のクロック信号ＣＬＫが立ち上がる前
に、ライトイネーブル信号／ＷＥを低レベルとし、デー
タ入力ＤＩＮに書き込みデータを与える。クロック信号
ＣＬＫの立ち上がり時にカラムアドレスＷＹｉをラッチ
するとともに、ラッチ回路８のラッチ８３に書き込みデ
ータをラッチする。そして、列選択回路６でカラムアド
レスＷＹｉで選択されたデータ入出力信号線Ｙ０〜Ｙ１
０２３の内の１本に書き込みデータが転送され、ロウア
ドレスＷＸｉで選択された行線に書き込まれる。
信号ＣＬＫの立ち上がりまでの動作は前述したリードサ
イクルと同じなので説明は省略する。前記リードサイク
ルの２サイクル目のクロック信号ＣＬＫが立ち上がる前
に、ライトイネーブル信号／ＷＥを低レベルとし、デー
タ入力ＤＩＮに書き込みデータを与える。クロック信号
ＣＬＫの立ち上がり時にカラムアドレスＷＹｉをラッチ
するとともに、ラッチ回路８のラッチ８３に書き込みデ
ータをラッチする。そして、列選択回路６でカラムアド
レスＷＹｉで選択されたデータ入出力信号線Ｙ０〜Ｙ１
０２３の内の１本に書き込みデータが転送され、ロウア
ドレスＷＸｉで選択された行線に書き込まれる。
【００１８】リフレッシュサイクル；リード又はライト
サイクルと同様に１サイクル目のクロック信号ＣＬＫで
リフレッシュアドレスＲＦｉを行ラッチ２にラッチし、
行デコーダ３は行ラッチ２にラッチされたリフレッシュ
アドレスＲＦｉをデコードし行線Ｘ０〜Ｘ１０２３の内
の選択された一本を活性化し、リフレッシュ動作を開始
する。引き続き２サイクル目のクロック信号ＣＬＫが高
レベルとなる前に、チップセレクト信号／ＣＳを高レベ
ルとする。そして、２サイクル目のクロック信号ＣＬＫ
が立ち上がると、チップセレクト信号／ＣＳが非活性と
なるので、列ラッチ４、列デコーダ５、列選択回路６は
非動作となり、データの入出力は行われない。３サイク
ル目のクロック信号ＣＬＫは、リードまたはライトサイ
クルとサイクルタイムを合わせるためのダミーであり、
上記の３サイクル分のクロック信号ＣＬＫでリフレッシ
ュサイクルが終了する。
サイクルと同様に１サイクル目のクロック信号ＣＬＫで
リフレッシュアドレスＲＦｉを行ラッチ２にラッチし、
行デコーダ３は行ラッチ２にラッチされたリフレッシュ
アドレスＲＦｉをデコードし行線Ｘ０〜Ｘ１０２３の内
の選択された一本を活性化し、リフレッシュ動作を開始
する。引き続き２サイクル目のクロック信号ＣＬＫが高
レベルとなる前に、チップセレクト信号／ＣＳを高レベ
ルとする。そして、２サイクル目のクロック信号ＣＬＫ
が立ち上がると、チップセレクト信号／ＣＳが非活性と
なるので、列ラッチ４、列デコーダ５、列選択回路６は
非動作となり、データの入出力は行われない。３サイク
ル目のクロック信号ＣＬＫは、リードまたはライトサイ
クルとサイクルタイムを合わせるためのダミーであり、
上記の３サイクル分のクロック信号ＣＬＫでリフレッシ
ュサイクルが終了する。
【００１９】ページモードサイクル；１サイクル目、２
サイクル目のクロック信号ＣＬＫの立ち上がりまでの動
作は前述したリード又はライトサイクルと同じなので説
明は省略する。３サイクル目以降は、１サイクル目、２
サイクル目のクロック信号ＣＬＫで入力されたロウアド
レス（ＲＸｉ又はＷＸｉ）、カラムアドレス（ＲＹｊ又
はＷＹｊ）とは異なるカラムアドレス（ＲＹＫ、ＲＹＬ
又はＷＹＫ、ＷＹＬ）に対して、クロック信号ＣＬＫの
立ち上がりに同期して読み出し又は書き込みが行われ
る。そしてチップセレクト信号／ＣＳが高レベルになる
までこのページモードサイクルが続けられる。なお図で
は、１〜４サイクル目の各サイクルにロウアドレスＲＸ
ｉ、カラムアドレスＲＹｊ、ＷＹｋ、ＷＹLを与える場
合を示している。
サイクル目のクロック信号ＣＬＫの立ち上がりまでの動
作は前述したリード又はライトサイクルと同じなので説
明は省略する。３サイクル目以降は、１サイクル目、２
サイクル目のクロック信号ＣＬＫで入力されたロウアド
レス（ＲＸｉ又はＷＸｉ）、カラムアドレス（ＲＹｊ又
はＷＹｊ）とは異なるカラムアドレス（ＲＹＫ、ＲＹＬ
又はＷＹＫ、ＷＹＬ）に対して、クロック信号ＣＬＫの
立ち上がりに同期して読み出し又は書き込みが行われ
る。そしてチップセレクト信号／ＣＳが高レベルになる
までこのページモードサイクルが続けられる。なお図で
は、１〜４サイクル目の各サイクルにロウアドレスＲＸ
ｉ、カラムアドレスＲＹｊ、ＷＹｋ、ＷＹLを与える場
合を示している。
【００２０】図４は、図１の制御回路１とその周辺の構
成を示す図である。図４において、チップセレクト信号
／ＣＳはラッチ回路８内のラッチ８１のデータ入出力端
子に入力され、クロック信号ＣＬＫは、同じくラッチ８
１のエッジトリガ入力端子と制御回路１内のラッチ１０
のエッジトリガ入力端子と遅延回路１２に入力される。
成を示す図である。図４において、チップセレクト信号
／ＣＳはラッチ回路８内のラッチ８１のデータ入出力端
子に入力され、クロック信号ＣＬＫは、同じくラッチ８
１のエッジトリガ入力端子と制御回路１内のラッチ１０
のエッジトリガ入力端子と遅延回路１２に入力される。
【００２１】ラッチ８１の出力信号／ＣＣＳは、インバ
ータ１１に入力されインバータ１１の出力信号ＣＣＳ
は、ラッチ１０のデータ入力端子と２入力アンド回路１
４と３入力アンド回路１５の入力端子に入力される。
ータ１１に入力されインバータ１１の出力信号ＣＣＳ
は、ラッチ１０のデータ入力端子と２入力アンド回路１
４と３入力アンド回路１５の入力端子に入力される。
【００２２】遅延回路１２の出力信号ＣＬＫ１は、３入
力アンド回路１５の入力端子に入力される。
力アンド回路１５の入力端子に入力される。
【００２３】ラッチ１０の出力信号ＣＴは、２入力アン
ド回路１４の反転入力端子と３入力アンド回路１５の入
力端子に入力される。２入力アンド回路１４はロウアド
レスセット信号ＲＳ１を出力し、３入力アンド回路１５
はカラムアドレスセット信号ＣＳ１を出力する。
ド回路１４の反転入力端子と３入力アンド回路１５の入
力端子に入力される。２入力アンド回路１４はロウアド
レスセット信号ＲＳ１を出力し、３入力アンド回路１５
はカラムアドレスセット信号ＣＳ１を出力する。
【００２４】以下、リード（又はライト）サイクル、リ
フレッシュサイクル、ページモードリード（又はライ
ト）サイクルを例にして、図４の動作を図５、図６及び
図７のタイミングチャートを用いて説明する。
フレッシュサイクル、ページモードリード（又はライ
ト）サイクルを例にして、図４の動作を図５、図６及び
図７のタイミングチャートを用いて説明する。
【００２５】先ず、図５のリード（又はライト）サイク
ルでは、ｔ1のクロック信号ＣＬＫが立ち上がる前に、
チップセレクト信号／ＣＳを低レベルとし、クロック信
号ＣＬＫの立ち上がり時に、チップセレクト信号／ＣＳ
の低レベルラッチ８１にラッチされる。またこの時点で
は、ラッチ８１の出力信号／ＣＣＳは高レベルである。
したがって、ラッチ１０のデータ入力信号ＣＣＳは低レ
ベルであるため、ラッチ１０は低レベルをラッチする。
したがって、ラッチ１０の出力信号ＣＴは変化せず、次
のクロック信号ＣＬＫの立ち上がりまで低レベルを保持
する。また、２入力アンド回路１４の入力信号ＣＣＳが
低レベルであるため、２入力アンド回路１４の出力信号
ＲＳ１は低レベルを出力する。
ルでは、ｔ1のクロック信号ＣＬＫが立ち上がる前に、
チップセレクト信号／ＣＳを低レベルとし、クロック信
号ＣＬＫの立ち上がり時に、チップセレクト信号／ＣＳ
の低レベルラッチ８１にラッチされる。またこの時点で
は、ラッチ８１の出力信号／ＣＣＳは高レベルである。
したがって、ラッチ１０のデータ入力信号ＣＣＳは低レ
ベルであるため、ラッチ１０は低レベルをラッチする。
したがって、ラッチ１０の出力信号ＣＴは変化せず、次
のクロック信号ＣＬＫの立ち上がりまで低レベルを保持
する。また、２入力アンド回路１４の入力信号ＣＣＳが
低レベルであるため、２入力アンド回路１４の出力信号
ＲＳ１は低レベルを出力する。
【００２６】ｔ1のクロック信号ＣＬＫが立ち上がった
後、ラッチ８１の出力信号／ＣＣＳは低レベルとなる。
このため、インバータ１１の出力信号ＣＣＳは高レベル
となり、２入力アンド回路１４の反転入力信号ＣＴは低
レベルであり、２入力アンド回路１４の入力信号ＣＣＳ
が高レベルであるため、２入力アンド回路１４の出力、
ロウアドレスセット信号ＲＳ１は、高レベルを出力す
る。
後、ラッチ８１の出力信号／ＣＣＳは低レベルとなる。
このため、インバータ１１の出力信号ＣＣＳは高レベル
となり、２入力アンド回路１４の反転入力信号ＣＴは低
レベルであり、２入力アンド回路１４の入力信号ＣＣＳ
が高レベルであるため、２入力アンド回路１４の出力、
ロウアドレスセット信号ＲＳ１は、高レベルを出力す
る。
【００２７】次に、ｔ2のクロック信号ＣＬＫの立ち上
がり時に、ラッチ１０のデータ入力信号ＣＣＳは高レベ
ルのため、ラッチ１０は高レベルをラッチする。ｔ2の
クロック信号ＣＬＫが立ち上がった後、ラッチ１０の出
力信号ＣＴは高レベルとなる。また、２入力アンド回路
１４の反転入力信号ＣＴが高レベルとなるため、２入力
アンド回路１４の出力信号ＲＳ１は低レベルを出力す
る。一方、３入力アンド回路１５の入力信号ＣＣＳとＣ
Ｔが高レベルとなるため、クロック信号ＣＬＫを遅延さ
せたクロック信号ＣＬＫ１のｔ2、ｔ3間の高レベルが、
カラムアドレスセット信号ＣＳ１として出力される。
がり時に、ラッチ１０のデータ入力信号ＣＣＳは高レベ
ルのため、ラッチ１０は高レベルをラッチする。ｔ2の
クロック信号ＣＬＫが立ち上がった後、ラッチ１０の出
力信号ＣＴは高レベルとなる。また、２入力アンド回路
１４の反転入力信号ＣＴが高レベルとなるため、２入力
アンド回路１４の出力信号ＲＳ１は低レベルを出力す
る。一方、３入力アンド回路１５の入力信号ＣＣＳとＣ
Ｔが高レベルとなるため、クロック信号ＣＬＫを遅延さ
せたクロック信号ＣＬＫ１のｔ2、ｔ3間の高レベルが、
カラムアドレスセット信号ＣＳ１として出力される。
【００２８】以上の動作により、アドレス信号Ａ０〜Ａ
９のロウアドレスとカラムアドレスを順次、行ラッチ２
と列ラッチ４に取り込むことが可能となる。
９のロウアドレスとカラムアドレスを順次、行ラッチ２
と列ラッチ４に取り込むことが可能となる。
【００２９】次に、ｔ3のクロック信号ＣＬＫが立ち上
がる前に、チップセレクト信号／ＣＳを高レベルとする
ことにより、クロック信号ＣＬＫの立ち上がり時に、ラ
ッチ８１に高レベルがラッチされる。ｔ3のクロック信
号ＣＬＫが立ち上がった後、ラッチ８１の出力信号／Ｃ
ＣＳは高レベルになる。このため、信号ＣＣＳは低レベ
ルとなり、したがって、３入力アンド回路１５の出力で
あるカラムアドレスセット信号ＣＳ１は低レベルとな
り、次のクロック信号ＣＬＫの立ち上がりまで、低レベ
ルを保持する。
がる前に、チップセレクト信号／ＣＳを高レベルとする
ことにより、クロック信号ＣＬＫの立ち上がり時に、ラ
ッチ８１に高レベルがラッチされる。ｔ3のクロック信
号ＣＬＫが立ち上がった後、ラッチ８１の出力信号／Ｃ
ＣＳは高レベルになる。このため、信号ＣＣＳは低レベ
ルとなり、したがって、３入力アンド回路１５の出力で
あるカラムアドレスセット信号ＣＳ１は低レベルとな
り、次のクロック信号ＣＬＫの立ち上がりまで、低レベ
ルを保持する。
【００３０】次に、ｔ4のクロック信号ＣＬＫが立ち上
がり時に、信号ＣＣＳは低レベルであるため、ラッチ１
０は低レベルをラッチする。
がり時に、信号ＣＣＳは低レベルであるため、ラッチ１
０は低レベルをラッチする。
【００３１】ｔ4のクロック信号ＣＬＫが立ち上がった
後、ラッチ８１の出力信号／ＣＣＳは低レベルとなる。
また、ラッチ１０の出力信号ＣＴは低レベルになるた
め、２入力アンド回路１４は他方の入力信号ＣＣＳＳが
高レベルになった時点で、２入力アンド回路１４の出力
であるロウアドレスセット信号ＲＳ１は高レベルを出力
する。
後、ラッチ８１の出力信号／ＣＣＳは低レベルとなる。
また、ラッチ１０の出力信号ＣＴは低レベルになるた
め、２入力アンド回路１４は他方の入力信号ＣＣＳＳが
高レベルになった時点で、２入力アンド回路１４の出力
であるロウアドレスセット信号ＲＳ１は高レベルを出力
する。
【００３２】このように、ｔ1サイクルとｔ4サイクルで
は同一動作をしており、繰り返し、リード（又はライ
ト）サイクルが実行可能となる。
は同一動作をしており、繰り返し、リード（又はライ
ト）サイクルが実行可能となる。
【００３３】図６は、リフレッシュサイクルを示す。ｔ
1のサイクルは、図５のリード（又はライト）サイクル
のｔ1と同じ動作であるため、説明を省略する。
1のサイクルは、図５のリード（又はライト）サイクル
のｔ1と同じ動作であるため、説明を省略する。
【００３４】次に、リフレッシュサイクルでは、カラム
アドレスは不要なため、ｔ2のクロック信号ＣＬＫが立
ち上がる前に、チップセレクト信号／ＣＳを高レベルと
し、ラッチ８１の入力信号／ＣＳの高レベルを保持す
る。ｔ2のクロック信号ＣＬＫが立ち上がった後、ラッ
チ８１の出力信号／ＣＣＳは高レベルとなり、インバー
タ１１の反転出力信号ＣＣＳは低レベルとなる。このた
め、３入力アンド回路１５の入力信号であるＣＣＳが低
レベルとなり、３入力アンド回路１５の出力信号カラム
アドレスセットＣＳ１は低レベルを出力する。次に、ｔ
3のサイクルでは、２入力アンド回路１４と３入力アン
ド回路１５に共通の入力信号のＣＣＳが低レベルである
ため、ロウアドレスセット信号ＲＳ１とカラムアドレス
セット信号ＣＳ１は低レベルを出力する。
アドレスは不要なため、ｔ2のクロック信号ＣＬＫが立
ち上がる前に、チップセレクト信号／ＣＳを高レベルと
し、ラッチ８１の入力信号／ＣＳの高レベルを保持す
る。ｔ2のクロック信号ＣＬＫが立ち上がった後、ラッ
チ８１の出力信号／ＣＣＳは高レベルとなり、インバー
タ１１の反転出力信号ＣＣＳは低レベルとなる。このた
め、３入力アンド回路１５の入力信号であるＣＣＳが低
レベルとなり、３入力アンド回路１５の出力信号カラム
アドレスセットＣＳ１は低レベルを出力する。次に、ｔ
3のサイクルでは、２入力アンド回路１４と３入力アン
ド回路１５に共通の入力信号のＣＣＳが低レベルである
ため、ロウアドレスセット信号ＲＳ１とカラムアドレス
セット信号ＣＳ１は低レベルを出力する。
【００３５】ｔ4は図５のｔ2と同じ動作となるので、説
明は省略する。
明は省略する。
【００３６】以上のように、リフレッシュサイクル時に
は、アドレス信号Ａ０−Ａ９のロウアドレスを行ラッチ
２に取り込み、カラムアドレスは取り込まない動作が可
能となる。
は、アドレス信号Ａ０−Ａ９のロウアドレスを行ラッチ
２に取り込み、カラムアドレスは取り込まない動作が可
能となる。
【００３７】図７はページモード・リード（又はライ
ト）サイクルを示す。ｔ1のサイクルでは図５のｔ1のサ
イクルと同じ動作であり、アドレス信号Ａ０−Ａ９のロ
ウアドレスを行ラッチ２に取り込み、また、ｔ21のサイ
クルでは図５のｔ2のサイクルと同じ動作であり、アド
レス信号アドレス信号Ａ０−Ａ９のカラムアドレスを列
ラッチ４に取り込む。
ト）サイクルを示す。ｔ1のサイクルでは図５のｔ1のサ
イクルと同じ動作であり、アドレス信号Ａ０−Ａ９のロ
ウアドレスを行ラッチ２に取り込み、また、ｔ21のサイ
クルでは図５のｔ2のサイクルと同じ動作であり、アド
レス信号アドレス信号Ａ０−Ａ９のカラムアドレスを列
ラッチ４に取り込む。
【００３８】更にｔ22のサイクルでは、ｔ21のサイクル
と同様に、アドレス信号Ａ０−Ａ９のカラムアドレスを
列ラッチ４に再度取り込む。したがって、カラムアドレ
スだけを連続して取り込む動作を行う。
と同様に、アドレス信号Ａ０−Ａ９のカラムアドレスを
列ラッチ４に再度取り込む。したがって、カラムアドレ
スだけを連続して取り込む動作を行う。
【００３９】ｔ4のサイクルでは、図５のｔ4のサイクル
と同じ動作であるため、説明を省略する。
と同じ動作であるため、説明を省略する。
【００４０】以上のように、ページモード・リード（又
はライト）サイクル時には、アドレス信号Ａ０−Ａ９の
ロウアドレスを行ラッチ２に取り込み、以後アドレス信
号Ａ０−Ａ９のカラムアドレスを順次列ラッチ４に対し
て、連続して取り込む動作が可能となる。
はライト）サイクル時には、アドレス信号Ａ０−Ａ９の
ロウアドレスを行ラッチ２に取り込み、以後アドレス信
号Ａ０−Ａ９のカラムアドレスを順次列ラッチ４に対し
て、連続して取り込む動作が可能となる。
【００４１】以上の実施例によれば、従来のＭＯＳダイ
ナミックＲＡＭに若干のラッチ回路と制御回路を付加す
るだけで、単一クロック信号に同期して動作するアドレ
スマルチプレクス方式の半導体メモリを実現することが
できる。
ナミックＲＡＭに若干のラッチ回路と制御回路を付加す
るだけで、単一クロック信号に同期して動作するアドレ
スマルチプレクス方式の半導体メモリを実現することが
できる。
【００４２】なお、前記実施例では書き込み、読み出し
データは１ビットの場合について示したが、これに限定
されるものではなく複数ビット構成の場合についても同
様に実現できる。また、リフレッシュアドレスは外部か
らロウアドレスを入力する方法について示したが、内部
にアドレスカウンタを設けることにより、外部からのア
ドレス入力を不要にすることも可能である。
データは１ビットの場合について示したが、これに限定
されるものではなく複数ビット構成の場合についても同
様に実現できる。また、リフレッシュアドレスは外部か
らロウアドレスを入力する方法について示したが、内部
にアドレスカウンタを設けることにより、外部からのア
ドレス入力を不要にすることも可能である。
【００４３】
【発明の効果】本発明の半導体メモリによれば、半導体
メモリが持っている性能に対応したクロック信号を与え
ることにより、動作させることができ、半導体メモリが
持っている性能を十分に引き出すことが可能になる。
メモリが持っている性能に対応したクロック信号を与え
ることにより、動作させることができ、半導体メモリが
持っている性能を十分に引き出すことが可能になる。
【図１】本発明の一実施例である半導体メモリのブロッ
ク図。
ク図。
【図２】図１の動作を説明するためのタイミングチャー
ト。
ト。
【図３】図１の動作を説明するためのタイミングチャー
ト。
ト。
【図４】図１の制御回路とその周辺の構成を示す図。
【図５】図４の動作を説明するためのタイミングチャー
ト。
ト。
【図６】図４の動作を説明するためのタイミングチャー
ト。
ト。
【図７】図４の動作を説明するためのタイミングチャー
ト。
ト。
１…制御回路、２…行ラッチ、３…行デコーダ、４…列
ラッチ、５…列デコーダ、６…列選択回路、７…メモリ
セルアレイ、８…ラッチ回路
ラッチ、５…列デコーダ、６…列選択回路、７…メモリ
セルアレイ、８…ラッチ回路
Claims (8)
- 【請求項１】 メモリセルアレイと、当該メモリセルア
レイへのアクセスアドレス信号を外部から受信する手段
と、前記メモリセルアレイに対する入出力データを外部
と通信する手段とを有する半導体メモリにおいて、 クロック信号を受信する手段と、 当該クロック信号受信手段からのクロック信号に基づい
て前記メモリセルアレイへのアクセス動作を制御する手
段とを有することを特徴とする半導体メモリ。 - 【請求項２】 請求項１に記載の半導体メモリにおい
て、前記アクセスアドレス信号受信手段には２種類のア
ドレス信号が時系列に入力され、前記制御手段は、前記
クロック信号に同期して前記アドレス信号のそれぞれを
取込むように制御することを特徴とする半導体メモリ。 - 【請求項３】 請求項１に記載の半導体メモリにおい
て、前記アクセスアドレス信号受信手段から前記アクセ
スアドレス信号を取込む手段を備え、前記アクセスアド
レス信号受信手段には２種類のアドレス信号が時系列に
入力され、前記制御手段は、前記クロック信号に同期し
てチップセレクト信号を取込み、前記アドレス信号取込
み手段に対して前記チップセレクト信号の状態に応じて
前記アドレス信号のそれぞれを取込むための信号を前記
アドレス信号取込み手段に発生することを特徴とする半
導体メモリ。 - 【請求項４】 請求項２または３に記載の半導体メモリ
において、前記アドレス信号のそれぞれは、前記メモリ
セルアレイに対するロウアドレス信号、カラムアドレス
信号であることを特徴とする半導体メモリ。 - 【請求項５】 請求項２または３に記載の半導体メモリ
において、前記メモリセルアレイはリフレッシュ動作が
必要なダイナミック形式であり、前記制御手段は、前記
クロック信号に基づいて前記リフレッシュ動作を制御す
ることを特徴とする半導体メモリ。 - 【請求項６】 請求項１に記載の半導体メモリにおい
て、チップセレクト信号を外部から受信する手段と、前
記クロック信号に同期して前記受信手段からチップセレ
クト信号を取込む手段を有することを特徴とする半導体
メモリ。 - 【請求項７】 請求項１に記載の半導体メモリにおい
て、ライトイネーブル信号を外部から受信する手段と、
前記クロック信号に同期して前記受信手段からのライト
イネーブル信号を取込む手段を有することを特徴とする
半導体メモリ。 - 【請求項８】 メモリセルアレイと、ロウアドレス信号
とカラムアドレス信号を含むアドレス信号を受信する手
段と、一定周期の連続したクロックパルスからなる外部
クロック信号を受信する手段と、チップセレクト信号を
受信する手段と、前記メモリセルアレイからのデータを
出力するためのデータ出力端子と、前記メモリセルアレ
イにデータを入力するためのデータ入力端子と、前記外
部クロック信号と前記チップセレクト信号を入力してロ
ウアドレスセット信号とカラムアドレスセット信号を生
成する手段と、前記ロウアドレスセット信号に応じて前
記ロウアドレス信号をラッチする行ラッチと、前記カラ
ムアドレスセット信号に応じて前記カラムアドレス信号
をラッチする列ラッチと、前記メモリセルアレイと前記
行ラッチの間に接続された行デコーダと、前記メモリセ
ルアレイと前記列ラッチの間に接続された列デコーダ
と、前記データ出力端子と前記メモリセルアレイの間に
接続され前記外部クロック信号に同期して前記メモリセ
ルアレイからのデータをラッチする第１のラッチと、前
記データ入力端子と前記メモリセルアレイの間に接続さ
れ前記外部クロック信号に同期して前記メモリセルアレ
イへのデータをラッチする第２のラッチとからなること
を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204221A JP2000057770A (ja) | 1999-07-19 | 1999-07-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204221A JP2000057770A (ja) | 1999-07-19 | 1999-07-19 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22132390A Division JP2997521B2 (ja) | 1989-08-28 | 1990-08-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057770A true JP2000057770A (ja) | 2000-02-25 |
Family
ID=16486854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204221A Pending JP2000057770A (ja) | 1999-07-19 | 1999-07-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000057770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100456386C (zh) * | 2004-05-20 | 2009-01-28 | 富士通微电子株式会社 | 半导体存储器 |
-
1999
- 1999-07-19 JP JP11204221A patent/JP2000057770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100456386C (zh) * | 2004-05-20 | 2009-01-28 | 富士通微电子株式会社 | 半导体存储器 |
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