JPH0550775B2 - - Google Patents
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- JPH0550775B2 JPH0550775B2 JP61301621A JP30162186A JPH0550775B2 JP H0550775 B2 JPH0550775 B2 JP H0550775B2 JP 61301621 A JP61301621 A JP 61301621A JP 30162186 A JP30162186 A JP 30162186A JP H0550775 B2 JPH0550775 B2 JP H0550775B2
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- JP
- Japan
- Prior art keywords
- clock
- register
- read data
- reg
- signal
- Prior art date
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 10
- 230000004913 activation Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明はコンピユータの記憶装置からメモリ内
容を読み出す読出し方式において、別個に供給さ
れる第１および第２のクロツクを用いて読出しサ
イクルの大幅短縮を図つたものである。
容を読み出す読出し方式において、別個に供給さ
れる第１および第２のクロツクを用いて読出しサ
イクルの大幅短縮を図つたものである。
本発明は記憶装置からの読出し方式に関し、特
に２種類のクロツクを用いて読出しサイクルを大
幅に短縮することができるメモリ読出し方式に関
する。
に２種類のクロツクを用いて読出しサイクルを大
幅に短縮することができるメモリ読出し方式に関
する。
第３図は従来技術を説明するための記憶装置と
その周辺装置の概略構成図である。第３図におい
て、LSi４１にはアドレスレジスタADD−REG
とその出力バツフアOUT−BUFおよびチツプセ
レクトレジスタCS−REGとその出力バツフア
OUT−BUFが設けられ、各々からアドレス信号
ADDおよびチツプセレクト信号が出力され
る。４２はアレーカードであつて、１枚のアレー
カードには複数個のランダム・アクセス・メモリ
（RAM）と入力バツフアIN−BUFが設けられ、
複数枚設けられたアレーカード中のある１つの
RAM群をチツプセレクト信号により選択す
る。選択されたRAM群からのリードデータ
RAM−RDは複数枚のアレーカード論理和
（OR）がとられて出力される。LSi４３にはリー
ドデータを格納するレジスタRD−REGとその入
力バツフアIN−BUFが設けられている。レジス
タADD−REGおよびCS−REGにはこのRAM群
を使用する制御装置から送られてくるアドレス信
号を、同様に送られてくる制御信号によつてセツ
ト状態にしている。
その周辺装置の概略構成図である。第３図におい
て、LSi４１にはアドレスレジスタADD−REG
とその出力バツフアOUT−BUFおよびチツプセ
レクトレジスタCS−REGとその出力バツフア
OUT−BUFが設けられ、各々からアドレス信号
ADDおよびチツプセレクト信号が出力され
る。４２はアレーカードであつて、１枚のアレー
カードには複数個のランダム・アクセス・メモリ
（RAM）と入力バツフアIN−BUFが設けられ、
複数枚設けられたアレーカード中のある１つの
RAM群をチツプセレクト信号により選択す
る。選択されたRAM群からのリードデータ
RAM−RDは複数枚のアレーカード論理和
（OR）がとられて出力される。LSi４３にはリー
ドデータを格納するレジスタRD−REGとその入
力バツフアIN−BUFが設けられている。レジス
タADD−REGおよびCS−REGにはこのRAM群
を使用する制御装置から送られてくるアドレス信
号を、同様に送られてくる制御信号によつてセツ
ト状態にしている。
このような構成において、アドレス信号ADD
およびチツプセレクト信号は各レジスタより
出力バツフアOUT−BUFを通り、経路の長いプ
リント板配線を経て、入力バツフアIN−BUF
（レベルコンバーター等）を経てからRAMに入
力される。RAMにアドレスが入力されると、そ
のRAMが有するアクセスタイムを経て読出しデ
ータがRAMより出力され、アレーカードの外部
に出力されて他のカードの出力とでドツトオア
（OR）をとつて、入力のときと同じように経路
の長いプリント板配線を経てから読出しレジスタ
RD−REGが設けられているLSi４３に入力され、
ここで入力バツフアIN−BUF（またはレベルコ
ンバータ）を経てレジスタRD−REGに入る。明
らかなように、配線の経路が長いためにこれらの
データが通る経路の遅延は無視することができな
い程大きいものである。
およびチツプセレクト信号は各レジスタより
出力バツフアOUT−BUFを通り、経路の長いプ
リント板配線を経て、入力バツフアIN−BUF
（レベルコンバーター等）を経てからRAMに入
力される。RAMにアドレスが入力されると、そ
のRAMが有するアクセスタイムを経て読出しデ
ータがRAMより出力され、アレーカードの外部
に出力されて他のカードの出力とでドツトオア
（OR）をとつて、入力のときと同じように経路
の長いプリント板配線を経てから読出しレジスタ
RD−REGが設けられているLSi４３に入力され、
ここで入力バツフアIN−BUF（またはレベルコ
ンバータ）を経てレジスタRD−REGに入る。明
らかなように、配線の経路が長いためにこれらの
データが通る経路の遅延は無視することができな
い程大きいものである。
第４図は上述のデータ遅延状況を説明するため
のタイムチヤートである。即ち、１番目のクロツ
ク信号（CLOCK）が出てレジスタADD−REG，
CS−REGが有効となると、この出力がD1で示す
ように遅れてアレーカード４２に入り、RAM入
力のアドレス、チツプセレクト信号（ADD，
CS）となる。RAMの出力である。RAM−RDは
アクセスタイムTAAのMAX分だけ遅れて出力さ
れ、これがアレーカード４２の外部に出力され
る。これがまたD2で示すように遅れレジスタRD
−REGの入力となり９番目のクロツクのリード
クロツクRCLKによつてセツトされる。
のタイムチヤートである。即ち、１番目のクロツ
ク信号（CLOCK）が出てレジスタADD−REG，
CS−REGが有効となると、この出力がD1で示す
ように遅れてアレーカード４２に入り、RAM入
力のアドレス、チツプセレクト信号（ADD，
CS）となる。RAMの出力である。RAM−RDは
アクセスタイムTAAのMAX分だけ遅れて出力さ
れ、これがアレーカード４２の外部に出力され
る。これがまたD2で示すように遅れレジスタRD
−REGの入力となり９番目のクロツクのリード
クロツクRCLKによつてセツトされる。
また９番目のクロツクでは次のアクセスアドレ
ス（Ｎ＋１）をセツトしているために今までのア
ドレスはここで切り替つてしまい、前述と同じよ
うに遅れてRAMのアドレス入力ADDとなる。
RAMの出力はチツプセレクトが切れてから
RAMの出力が無効になる時間TLZだけ待つてこ
の読出しサイクルのRDが無効となる。従つてこ
のタイムチヤートからは９番目のクロツクから12
番目のクロツクにかけて読出しデータがレジスタ
RD−REG入力で3τ程有効になつていることがわ
かる。ところが実際にはレジスタRD−REGにセ
ツトするに必要な時間はクロツクが入つてからわ
ずかの時間のホールドタイムがあれば十分であ
り、3τほとんどが無駄な時間である。この時の読
出しサイクルに必要な時間は8τでありこの読出し
サイクル8τはRAMのアクセスタイム（ここでは
スタテイツクRAMのアクセスタイムが、サイク
ルタイムに等しいようなRAMを用いている）
TAAに比べていちじるしく大きいことがわかる。
ス（Ｎ＋１）をセツトしているために今までのア
ドレスはここで切り替つてしまい、前述と同じよ
うに遅れてRAMのアドレス入力ADDとなる。
RAMの出力はチツプセレクトが切れてから
RAMの出力が無効になる時間TLZだけ待つてこ
の読出しサイクルのRDが無効となる。従つてこ
のタイムチヤートからは９番目のクロツクから12
番目のクロツクにかけて読出しデータがレジスタ
RD−REG入力で3τ程有効になつていることがわ
かる。ところが実際にはレジスタRD−REGにセ
ツトするに必要な時間はクロツクが入つてからわ
ずかの時間のホールドタイムがあれば十分であ
り、3τほとんどが無駄な時間である。この時の読
出しサイクルに必要な時間は8τでありこの読出し
サイクル8τはRAMのアクセスタイム（ここでは
スタテイツクRAMのアクセスタイムが、サイク
ルタイムに等しいようなRAMを用いている）
TAAに比べていちじるしく大きいことがわかる。
この読出しサイクルタイム8τを短絡するために
は次のアドレスのセツト時間を９番目から６番目
へと3τ前進させる方法があり、これによつてレジ
スタRD−REGの読出しデータ部にも無駄な時間
はなくなつてしまうことは容易に理解できる。こ
れによつて記憶装置の処理能力が向上することは
明らかである。
は次のアドレスのセツト時間を９番目から６番目
へと3τ前進させる方法があり、これによつてレジ
スタRD−REGの読出しデータ部にも無駄な時間
はなくなつてしまうことは容易に理解できる。こ
れによつて記憶装置の処理能力が向上することは
明らかである。
しかしながら、セツト時間を９番目から６番目
に変更させた場合において、記憶装置を含むコン
ピユータシステム全体がシングルクロツク動作を
行う場合にはクロツクとクロツクの間隔が大きい
ためにシングルロツクモード時には６番目のクロ
ツクが入つた時にはアドレスが次のアクセスアド
レスに切り替り、レジスタRD−REGに入る９番
目のクロツクが入る時には次のアクセスアドレス
のデータが入つて来てしまつている。
に変更させた場合において、記憶装置を含むコン
ピユータシステム全体がシングルクロツク動作を
行う場合にはクロツクとクロツクの間隔が大きい
ためにシングルロツクモード時には６番目のクロ
ツクが入つた時にはアドレスが次のアクセスアド
レスに切り替り、レジスタRD−REGに入る９番
目のクロツクが入る時には次のアクセスアドレス
のデータが入つて来てしまつている。
これを防ぐために従来はレジスタRD−REGの
クロツクを９番目から作つていたものを６番目か
ら作るようにして、しかも９番目に見えるように
超遅延させていた。
クロツクを９番目から作つていたものを６番目か
ら作るようにして、しかも９番目に見えるように
超遅延させていた。
これによつてシングルクロツク時でも、ノーマ
ルのロツク時でも動作は良好にいくようになつた
が、この超遅延クロツクを作成するのが難しかつ
た。これはシステム全体のクロツク周期が高速に
なり例えば数ナノセコンドのオーダのクロツク周
期になると、3τ程も遅らせるような超遅延クロツ
クは他のクロツク、例えばノーマルクロツクに対
して１ナノセコンド程度を前後する進相、遅相が
あつたとして、この相間のスキユーSKEWをあ
る値以下に設定した場合に、このSKEW値と同
じように超遅延クロツクとこれらのクロツクの間
のSKEW値を同一にすることはできない。悪く
すると1τ程度のSKEWにもなりかねずこれでは
クロツクを前進させる意味がなくなつてしまう。
従つてやむなくこの無駄な時間を承知で、長いサ
イクルタイムで記憶装置を動作させていた。
ルのロツク時でも動作は良好にいくようになつた
が、この超遅延クロツクを作成するのが難しかつ
た。これはシステム全体のクロツク周期が高速に
なり例えば数ナノセコンドのオーダのクロツク周
期になると、3τ程も遅らせるような超遅延クロツ
クは他のクロツク、例えばノーマルクロツクに対
して１ナノセコンド程度を前後する進相、遅相が
あつたとして、この相間のスキユーSKEWをあ
る値以下に設定した場合に、このSKEW値と同
じように超遅延クロツクとこれらのクロツクの間
のSKEW値を同一にすることはできない。悪く
すると1τ程度のSKEWにもなりかねずこれでは
クロツクを前進させる意味がなくなつてしまう。
従つてやむなくこの無駄な時間を承知で、長いサ
イクルタイムで記憶装置を動作させていた。
上述の問題点をさらに第５図によつて説明す
る。従来技術のところに示したように読出しのサ
イクルタイムを短縮させるということは、次のア
クセスのためのチツプセレクトおよびアドレスの
セツトタイミングが3τ前進してくることである。
る。従来技術のところに示したように読出しのサ
イクルタイムを短縮させるということは、次のア
クセスのためのチツプセレクトおよびアドレスの
セツトタイミングが3τ前進してくることである。
これはノーマルクロツク時ではうまく動作する
がシングルクロツク時ではうまく動作しない。第
５図に示したように６番目のクロツクによつてレ
ジスタADD−REGおよびCS−REGの出力が切
り替り、この出力のチツプセレクトおよびアドレ
スが遅延してRAMに到着し、RAMのリードデ
ータRDが無効になつてこれが遅延してレジスタ
RD−REGに入力される（RD−REG−IN）。レ
ジスタRD−REGのセツトクロツクは９番目のク
ロツクがタイミング的に都合が良いので９番目の
クロツクより、レジスタRD−REGのセツトクロ
ツクを作る（RCLK）。
がシングルクロツク時ではうまく動作しない。第
５図に示したように６番目のクロツクによつてレ
ジスタADD−REGおよびCS−REGの出力が切
り替り、この出力のチツプセレクトおよびアドレ
スが遅延してRAMに到着し、RAMのリードデ
ータRDが無効になつてこれが遅延してレジスタ
RD−REGに入力される（RD−REG−IN）。レ
ジスタRD−REGのセツトクロツクは９番目のク
ロツクがタイミング的に都合が良いので９番目の
クロツクより、レジスタRD−REGのセツトクロ
ツクを作る（RCLK）。
ノーマルクロツク時はこれで良いが、シングル
クロツク時は、７番目のクロツクが入る頃には、
RAMからのリードデータRDはすでに消えてお
り、次のアクセスサイクルのアドレスのRDが出
てきている。このリードデータRDを９番目のク
ロツクで受け取ることはできない。従つて解決す
るべき点は、シングルクロツク時において、レジ
スタADD−REGが切り替つてから、（図では６
番目のクロツク）レジスタRD−REGの入力にお
けるRAMからのリードデータRDが無効になる
前にリードデータRDをレジスタRD−REGに取
り込まなければならない。つまり、リードデータ
RDを取り込むための９番目のクロツクより作ら
れるRCLKに相当するタイミングを６番目のクロ
ツクより作つてやらなければならない。
クロツク時は、７番目のクロツクが入る頃には、
RAMからのリードデータRDはすでに消えてお
り、次のアクセスサイクルのアドレスのRDが出
てきている。このリードデータRDを９番目のク
ロツクで受け取ることはできない。従つて解決す
るべき点は、シングルクロツク時において、レジ
スタADD−REGが切り替つてから、（図では６
番目のクロツク）レジスタRD−REGの入力にお
けるRAMからのリードデータRDが無効になる
前にリードデータRDをレジスタRD−REGに取
り込まなければならない。つまり、リードデータ
RDを取り込むための９番目のクロツクより作ら
れるRCLKに相当するタイミングを６番目のクロ
ツクより作つてやらなければならない。
本発明は上述の問題点を解消した読出し方式で
あつて、原理的にはリードクロツクRCLKを作る
タイミングとフリーランクロツクFCLKで作るこ
とにより解決しようとするもので、フリーランク
ロツクFCLKは上述したノーマルクロツクと同じ
位相のクロツクを有し、システムがシングルクロ
ツク動作時になつても常にノーマルクロツクと変
らない周期で動作しているものである。本発明に
おいては２種類のクロツクを用い、シングルクロ
ツク時に単発的に出るクロツクをゲーテツドクロ
ツクGCLKと称する。
あつて、原理的にはリードクロツクRCLKを作る
タイミングとフリーランクロツクFCLKで作るこ
とにより解決しようとするもので、フリーランク
ロツクFCLKは上述したノーマルクロツクと同じ
位相のクロツクを有し、システムがシングルクロ
ツク動作時になつても常にノーマルクロツクと変
らない周期で動作しているものである。本発明に
おいては２種類のクロツクを用い、シングルクロ
ツク時に単発的に出るクロツクをゲーテツドクロ
ツクGCLKと称する。
従つて本発明によれば、入力バツフアを介して
RAMに与えるアドレス信号およびチツプセレク
ト信号を第１のクロツクで制御される制御信号で
切り替え、該制御信号を起動信号として、該
RAMから出力される読出しデータが読出しデー
タレジスタにセツトされるために必要な伝送時間
分だけ、該読出しデータを該データレジスタにセ
ツトするのに必要なすべての制御信号を第２のク
ロツクにより遅延させ、該第２のクロツクととも
に該データを該データレジスタにセツトし、該デ
ータレジスタの出力を該第１のクロツクで制御さ
れる信号で取り出し次段の第１のクロツクで動作
する回路へ該データを転送することを特徴とする
記憶装置の読出し方式が提供される。
RAMに与えるアドレス信号およびチツプセレク
ト信号を第１のクロツクで制御される制御信号で
切り替え、該制御信号を起動信号として、該
RAMから出力される読出しデータが読出しデー
タレジスタにセツトされるために必要な伝送時間
分だけ、該読出しデータを該データレジスタにセ
ツトするのに必要なすべての制御信号を第２のク
ロツクにより遅延させ、該第２のクロツクととも
に該データを該データレジスタにセツトし、該デ
ータレジスタの出力を該第１のクロツクで制御さ
れる信号で取り出し次段の第１のクロツクで動作
する回路へ該データを転送することを特徴とする
記憶装置の読出し方式が提供される。
レジスタADD−REGを切り替える６番目のク
ロツクより作られる起動信号によつて、フリーラ
ンクロツクFCLKによつて動作するシフト回路を
動作させる。例えば６番目のクロツクによつて作
られた起動信号をフリーランクロツクFCLKによ
つて1τ化して、シフト回路SRで任意の回数だけ
シフトさせれば、シングルサイクル時でも影響さ
れない固定の1τのタイミングSIN，SOUTO，SOUT1を
作ることができる。
ロツクより作られる起動信号によつて、フリーラ
ンクロツクFCLKによつて動作するシフト回路を
動作させる。例えば６番目のクロツクによつて作
られた起動信号をフリーランクロツクFCLKによ
つて1τ化して、シフト回路SRで任意の回数だけ
シフトさせれば、シングルサイクル時でも影響さ
れない固定の1τのタイミングSIN，SOUTO，SOUT1を
作ることができる。
このタイミングによつてRAMからのリードデ
ータRDをレジスタRD−REGに取り込み、この
出力をゲーテツドクロツクGCLKによつて作られ
る制御信号RD−OUT−CONTにより取り出せ
ば良い。レジスタRD−REGをセツトするために
はリードクロツクRCLKの他に、メモリのバンク
が複数存在している場合、バンク対応のレジスタ
RD−REGを選択するためのバンクアドレスが必
要であり、これらも同様にフリーランクロツクで
動作するシフトレジスタ群を通しておく必要があ
る。
ータRDをレジスタRD−REGに取り込み、この
出力をゲーテツドクロツクGCLKによつて作られ
る制御信号RD−OUT−CONTにより取り出せ
ば良い。レジスタRD−REGをセツトするために
はリードクロツクRCLKの他に、メモリのバンク
が複数存在している場合、バンク対応のレジスタ
RD−REGを選択するためのバンクアドレスが必
要であり、これらも同様にフリーランクロツクで
動作するシフトレジスタ群を通しておく必要があ
る。
第１図は本発明に係る読出し方式を説明する信
号タイミングチヤートであり、第２図は装置の要
部ブロツク図である。第１図において、GCLKは
ゲーテツドクロツク、FCLKはフリーランクロツ
ク、TRiはトリガ信号、SRはシフトレジスタ、
ＡはAND回路、DECはデコーダである。第１図
において、本タイムチヤートはシングルクロツク
モードの場合を示しており、ノーマルクロツクモ
ード時は両者のクロツクが同時に同一周期で動作
する。ゲーテツトクロツクGCLKの６番目でレジ
スターADD−REGが切り替り、同時に1τのTRi
信号を出力するようにしておく。この信号は７番
目のゲーテツドクロツクが来るまで“１”となつ
ている。この信号をフリーランクロツクFCLKで
動作するシフトレジスタSRに入力して3τシフト
させ、レジスタRD−REGをセツトするためのフ
リーランクロツクFCLKのゲート信号とすること
によりノーマルクロツク時と同じ状態の時の９番
目のクロツクに相当するところでRDをセツトで
きる。
号タイミングチヤートであり、第２図は装置の要
部ブロツク図である。第１図において、GCLKは
ゲーテツドクロツク、FCLKはフリーランクロツ
ク、TRiはトリガ信号、SRはシフトレジスタ、
ＡはAND回路、DECはデコーダである。第１図
において、本タイムチヤートはシングルクロツク
モードの場合を示しており、ノーマルクロツクモ
ード時は両者のクロツクが同時に同一周期で動作
する。ゲーテツトクロツクGCLKの６番目でレジ
スターADD−REGが切り替り、同時に1τのTRi
信号を出力するようにしておく。この信号は７番
目のゲーテツドクロツクが来るまで“１”となつ
ている。この信号をフリーランクロツクFCLKで
動作するシフトレジスタSRに入力して3τシフト
させ、レジスタRD−REGをセツトするためのフ
リーランクロツクFCLKのゲート信号とすること
によりノーマルクロツク時と同じ状態の時の９番
目のクロツクに相当するところでRDをセツトで
きる。
レジスタRD−REGの出力はゲーテツドクロツ
クGCLKの正規のタイミングである９番目のクロ
ツクによつて作られるRD−OUT−CONT信号
によつて取り出され、同じくゲーテツドクロツク
GCLKの10番目の次段のレジスタに転送される。
シングルクロツク時を示したこの第１図ではレジ
スタRD−REGがセツトされて、リードデータ
RDを取り出すためのRD−OUT−CONT信号が
入るまで8τ程あるが、ノーマルクロツクモード時
はレジスタRD−REGをセツトすると同時にRD
−OUT−CONT信号が入つてリードデータRD
を取り込む。このようにシングルクロツクでもノ
ーマルクロツクでもうまく動作する。
クGCLKの正規のタイミングである９番目のクロ
ツクによつて作られるRD−OUT−CONT信号
によつて取り出され、同じくゲーテツドクロツク
GCLKの10番目の次段のレジスタに転送される。
シングルクロツク時を示したこの第１図ではレジ
スタRD−REGがセツトされて、リードデータ
RDを取り出すためのRD−OUT−CONT信号が
入るまで8τ程あるが、ノーマルクロツクモード時
はレジスタRD−REGをセツトすると同時にRD
−OUT−CONT信号が入つてリードデータRD
を取り込む。このようにシングルクロツクでもノ
ーマルクロツクでもうまく動作する。
第２図の回路において、Tin６はゲーテツドク
ロツクGCLKで動くパイプラインの６番目の1τの
タイミング出力信号である。RD−REG−WAY
−ADD信号は記憶装置が複数のメモリバンクを
有している時に、バンクに対応したレジスタRD
−REGを選択するためのアドレスである。やは
りゲーテツドクロツクGCLKの６番目より出力さ
れ、1τの間、有効である。この信号は従来も必要
であり、従来は９番目で有効となつていた。この
実施例ではTin６信号とWAY−ADDのデコーダ
DECの出力であるSEL信号とでAND条件をとつ
てシフトレジスタSRに入力している。従つてシ
フトレジスタSRはWAY当りに１群あれば良い。
ロツクGCLKで動くパイプラインの６番目の1τの
タイミング出力信号である。RD−REG−WAY
−ADD信号は記憶装置が複数のメモリバンクを
有している時に、バンクに対応したレジスタRD
−REGを選択するためのアドレスである。やは
りゲーテツドクロツクGCLKの６番目より出力さ
れ、1τの間、有効である。この信号は従来も必要
であり、従来は９番目で有効となつていた。この
実施例ではTin６信号とWAY−ADDのデコーダ
DECの出力であるSEL信号とでAND条件をとつ
てシフトレジスタSRに入力している。従つてシ
フトレジスタSRはWAY当りに１群あれば良い。
RD−OUT−CONTもゲーテツドクロツク
GCLKで動作し、９番目のクロツクで1τ有効にな
る。この信号によつてフリーランクロツクFCLK
で動作している回路とゲーテツドクロツクで動作
している回路を継ぐ。
GCLKで動作し、９番目のクロツクで1τ有効にな
る。この信号によつてフリーランクロツクFCLK
で動作している回路とゲーテツドクロツクで動作
している回路を継ぐ。
本発明によればわずかなハードウエアの追加だ
けで簡単に読出しサイクルのサイクルタンムが短
縮され、性能向上が図れる。従来のようにゲート
等を何段も使用して不安定な遅延回路を使つて超
遅延クロツクを作る必要は無くなり、簡単なクロ
ツク制御だけで著しく読出しサイクルタイムを短
縮することができる。
けで簡単に読出しサイクルのサイクルタンムが短
縮され、性能向上が図れる。従来のようにゲート
等を何段も使用して不安定な遅延回路を使つて超
遅延クロツクを作る必要は無くなり、簡単なクロ
ツク制御だけで著しく読出しサイクルタイムを短
縮することができる。
第１図は本発明に係る読出し方式のタイムチヤ
ート、第２図は本発明の読出し方式の一実施例回
路図、第３図は従来技術の構成図、第４図は従来
技術のタイムチヤート、および第５図は従来技術
の他の例タイムチヤートである。 符号の説明、SR……シフトレジスタ、DEC…
…デコーダ、ADD−REG……アドレスレジス
タ、CS−REG……チツプセレクトレジスタ、
RD−REG……リードレジスタ、OUT−BUF…
…出力バツフア、IN−BUF……入力バツフア、
４１，４３……LSi基板、４２……アレーカー
ド。
ート、第２図は本発明の読出し方式の一実施例回
路図、第３図は従来技術の構成図、第４図は従来
技術のタイムチヤート、および第５図は従来技術
の他の例タイムチヤートである。 符号の説明、SR……シフトレジスタ、DEC…
…デコーダ、ADD−REG……アドレスレジス
タ、CS−REG……チツプセレクトレジスタ、
RD−REG……リードレジスタ、OUT−BUF…
…出力バツフア、IN−BUF……入力バツフア、
４１，４３……LSi基板、４２……アレーカー
ド。
Claims (1)
- 【特許請求の範囲】 １ 入力バツフアを介してRAMに与えるアドレ
ス信号（ADD）及びチツプセレクト信号（CS）
を、第１のクロツクで制御される制御信号で切り
替え、 該制御信号を起動信号として、該RAMから出
力される読出しデータ（RAM−RD）が読出し
データレジスタ（RD−REG）にセツトされるた
めに必要な伝送時間分だけ、該読出しデータを該
読出しデータレジスタにセツトするのに必要なす
べての制御信号を、第２のクロツクにより遅延さ
せ、 該第２のクロツクと共に該読出しデータを該読
出しデータレジスタにセツトし、 ノーマルクロツクモード時は、該第１及び第２
のクロツクは、システムクロツクとして全く同じ
周期で同時に動作し、 シングルクロツクモード時は、該第２のクロツ
クは、該ノーマルクロツクモード時と変わること
なく同一位相で動作し続け、一方、該第１のクロ
ツクは該第２のクロツクに同期して非常に遅い周
期のシングルステツプで動作することにより、 該読出しデータレジスタの出力を該第１のクロ
ツクで制御される信号で取り出し、次段の回路へ
転送することを特徴とする記憶装置の読出し方
式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301621A JPS63155340A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置の読出し方式 |
| DE8787311070T DE3785324T2 (de) | 1986-12-19 | 1987-12-16 | Einrichtung zum lesen von daten aus einem speicher. |
| EP87311070A EP0273642B1 (en) | 1986-12-19 | 1987-12-16 | Apparatus for reading data from memory |
| US07/134,860 US5033001A (en) | 1986-12-19 | 1987-12-18 | Dual mode memory read cycle time reduction system which generates read data clock signals from shifted and synchronized trigger signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301621A JPS63155340A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置の読出し方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155340A JPS63155340A (ja) | 1988-06-28 |
| JPH0550775B2 true JPH0550775B2 (ja) | 1993-07-29 |
Family
ID=17899150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301621A Granted JPS63155340A (ja) | 1986-12-19 | 1986-12-19 | 記憶装置の読出し方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5033001A (ja) |
| EP (1) | EP0273642B1 (ja) |
| JP (1) | JPS63155340A (ja) |
| DE (1) | DE3785324T2 (ja) |
Families Citing this family (14)
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1986
- 1986-12-19 JP JP61301621A patent/JPS63155340A/ja active Granted
-
1987
- 1987-12-16 DE DE8787311070T patent/DE3785324T2/de not_active Expired - Fee Related
- 1987-12-16 EP EP87311070A patent/EP0273642B1/en not_active Expired - Lifetime
- 1987-12-18 US US07/134,860 patent/US5033001A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5145939A (ja) * | 1974-10-17 | 1976-04-19 | Hitachi Ltd | Deetashorisochi |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0273642A3 (en) | 1990-01-24 |
| JPS63155340A (ja) | 1988-06-28 |
| EP0273642B1 (en) | 1993-04-07 |
| DE3785324D1 (de) | 1993-05-13 |
| DE3785324T2 (de) | 1993-07-22 |
| EP0273642A2 (en) | 1988-07-06 |
| US5033001A (en) | 1991-07-16 |
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Legal Events
| Date | Code | Title | Description |
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