DE3785324T2 - Einrichtung zum lesen von daten aus einem speicher. - Google Patents

Einrichtung zum lesen von daten aus einem speicher.

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DE3785324T2 DE8787311070T DE3785324T DE3785324T2 DE 3785324 T2 DE3785324 T2 DE 3785324T2 DE 8787311070 T DE8787311070 T DE 8787311070T DE 3785324 T DE3785324 T DE 3785324T DE 3785324 T2 DE3785324 T2 DE 3785324T2
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Description

  • Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zum Lesen von Daten aus einem Speicher.
  • In Computersystemen werden, wie gut bekannt ist, Daten, die in dem Speicher (RAM) gespeichert sind, ansprechend auf ein Adreßsignal und ein Chipauswahlsignal, die von einer zentralen Verarbeitungseinheit (CPU) übertragen werden, gelesen. In diesem Fall ist die Ankunft dieser Signale am RAM auf Grund des langen Verdrahtungsmusters zwischen der CPU und dem RAM auf der gedruckten Leiterplatte verzögert. Ferner ist auch die Ausgabe der Lesedaten für eine gewisse Zugriffszeit auf Grund der Übertragungsverzögerungszeit, die in jedem RAM verursacht wird, für eine gewisse Zugriffszeit verzögert. In diesem Fall ist es schwierig, die Verzögerungszeit zu verkürzen, die aus den obigen Gründen wegen dem strukturellen Faktor beim Entwurf einer hochintegrierten Schaltung (LSI) verursacht wird. Deshalb ist es aus denselben Gründen auch schwierig, die Lesezykluszeit zum Verbessern des Durchsatzes des Computersystems durch Reduzieren der Verzögerungszeit zu verkürzen. Jedoch ist es relativ leicht, die Lesezykluszeit durch Reduzieren einer Anzahl von Taktzyklen zwischen dem Setzen der Adresse und dem Empfang der Lesedaten zu verkürzen, aber in diesem Fall tritt ein Problem in bezug auf die Zeitlage zwischen dem Taktsignal und dem Lesedaten-Taktsignal auf, wenn das Computersystem einen Einzeltaktmodus für diagnostische Zwecke hat. Dieses Problem wird nachstehend ausführlich erläutert.
  • Es ist wünschenswert, eine Vorrichtung zum Lesen von Daten aus einem Speicher vorzusehen, die ein Verkürzen einer Lesezykluszeit und somit eine Verbesserung des Durchsatzes des Computersystems gestattet.
  • Es ist auch wünschenswert, eine Lesedaten-Taktsignalerzeugungsschaltung zum Erzeugen eines Lesedaten-Taktsignals vorzusehen, die sowohl im normalen Taktmodus als auch im Einzeltaktmodus betriebsfähig ist.
  • EP-A-0 161 639 von IBM Corporation offenbart eine schaltkreisintegrierte Zeitlagensteuervorrichtung zum Erzeugen von Zeitlagensignalen für einen LSI oder ein Speicherfeld, die einen Triggerimpulseingang außerhalb des Schaltkreises verwendet und sowohl während der Fertigungsprüfung als auch bei Normalbetrieb eingesetzt werden kann.
  • Gemäß der vorliegenden Erfindung ist eine Vorrichtung zum Lesen von Daten aus einem Speicher in einem Computersystem vorgesehen, welche Vorrichtung umfaßt:-
  • ein Adreßregister zum Halten einer Adresse, die dem Speicher zuzuführen ist;
  • ein Lesedatenregister zum Halten von Daten, die aus dem Speicher gelesen wurden; und ein Lesedaten-Taktsignalerzeugungsmittel zum Zuführen eines Signals zu dem genannten Lesedatenregister zum Halten der Daten, die aus dem Speicher gelesen wurden;
  • gekennzeichnet durch:-
  • Mittel zum Erzeugen eines gegatterten Taktsignals aus einem Freilauf-Taktsignal, das eine vorbestimmte konstante Zykluszeit hat, wobei das gegatterte Taktsignal in einem normalen Taktmodus mit der genannten konstanten Zykluszeit freilaufend ist, und das gegatterte Taktsignal in einem Einzeltaktmodus ein manuell erzeugter Einzelimpuls mit einem längerem Intervall als die genannte konstante Zykluszeit ist; und dadurch, daß
  • das genannte Lesedaten-Taktsignalerzeugungsmittel mehrfache seriell verbundene Register zum Verschieben eines Triggersignals gemäß dem Freilauf-Taktsignal umfaßt, wobei das genannte Triggersignal mit einer spezifischen Phase des gegatterten Taktsignals synchronisiert wird, bei welcher Phase das Adreßregister geschaltet wird, um eine neue Adresse zu halten, die dem Speicher zuzuführen ist, wobei das verschobene Triggersignal dem Lesedatenregister zum Halten der Daten, die aus dem Speicher ausgelesen wurden, zugeführt wird.
  • Eine Vorrichtung, die die vorliegende Erfindung verkörpert, kann eine Lesezykluszeit der Daten verkürzen und somit den Durchsatz eines Computersystems erhöhen.
  • An Hand eines Beispiels wird nun Bezug auf die beiliegenden Zeichnungen genommen, in denen:-
  • Fig. 1 ein schematisches Blockdiagramm eines Systems nach Stand der Technik ist;
  • Fig. 2 und 3 Signalzeitlagendiagramme eines Verfahrens nach Stand der Technik sind;
  • Fig. 4 eine Lesedaten-Taktsignalerzeugungsschaltung ist, die die vorliegende Erfindung verkörpert;
  • Fig. 5 ein Signalzeitlagendiagramm der in Fig. 4 gezeigten Schaltung ist;
  • Fig. 6 eine andere Lesedaten-Taktsignalerzeugungsschaltung ist, die die vorliegende Erfindung verkörpert; und
  • Fig. 7 ein schematisches Blockdiagramm eines Speicherzugriffscontrollers ist, der einen Zeitlagengenerator enthält, der die vorliegende Erfindung verkörpert.
  • Bevor die bevorzugten Ausführungsformen beschrieben werden, erfolgt unter Bezugnahme auf Fig. 1 bis 3 eine Erläuterung eines Verfahrens nach Stand der Technik zum Lesen von Daten aus dem Speicher und dessen Probleme.
  • In Fig. 1 bezeichnet ADD-REG ein Adreßregister, CS-REG ein Chipauswahlregister und OUT-BUF einen Ausgangspuffer. Diese Elemente sind in einer hochintegrierten Schaltung (LSI) vorgesehen. IN-BUF bezeichnet einen Eingangspuffer und RAM einen Speicher mit wahlfreiem Zugriff. Diese Elemente sind in einer Feldkarte vorgesehen. RD-REG bezeichnet ein Lesedatenregister. ADD bezeichnet ein Adreßsignal, das von dem Register ADD-REG durch den Puffer OUT-BUF erzeugt wird. bezeichnet ein Chipauswahlsignal, das von dem Register CS-REG durch den Puffer OUT-BUF erzeugt wird. Der Ausgangspuffer OUT-BUF und der Eingangspuffer IN-BUF sind zum Anpassen eines Spannungspegels zwischen einem ECL-Pegel und einem TTL-Pegel vorgesehen.
  • Eine Vielzahl von RAM's sind in jeder Feldkarte 12 vorgesehen. Gewöhnlich ist eine Speicherbank aus einer Vielzahl der Feldkarten gebildet, und diese Feldkarten werden in Übereinstimmung mit der Erhöhung der Speichergröße erweitert. Jede der Feldkarten wird durch ein Kartenauswahlsignal, das in Fig. 1 nicht gezeigt ist, ausgewählt. RAM-ADD bezeichnet ein RAM-Adreßsignal nach der Auswahl, und RAM-CS ein RAM-Auswahlsignal nach der Auswahl. RAM-RD bezeichnet Lesedaten von der ausgewählten Feldkarte nach der Entnahme einer "verdrahteten ODER-Logik" von Ausgängen von anderen Feldkarten. Die Daten RAM-RD werden dem Register RD-REG durch den Puffer IN-BUF in dem LSI 13 eingegeben. Das Register RD-REG ist zum temporären Speichern der aus dem RAM gelesenen Daten vorgesehen.
  • Bei dieser Struktur werden die Signale ADD und zu dem RAM durch ein relativ langes Verdrahtungsmuster zwischen dem LSI 11 und der Feldkarte 12 auf einer gedruckten Leiterplatte übertragen. Die Daten RAM-RD werden zu dem Register RD-REG auch durch ein relativ langes Verdrahtungsmuster zwischen der Feldkarte 12 und dem LSI 13 übertragen. Deshalb werden diese Signale durch die Länge des langen Verdrahtungsmusters beträchtlich verzögert.
  • In Fig. 2 wird ein erstes Taktsignal 1 den Registern ADD-REG und CS-REG eingegeben. Dieser Takt ist ein gegatterter Takt, der von der CPU erzeugt wurde. Die Signale RAM-ADD und RAM-CS werden dem RAM nach einer Verzögerung D¹ eingegeben, die durch das lange Verdrahtungsmuster verursacht wird. Die Daten RAM-RD werden von dem RAM nach der Zeit TAA ausgegeben, welches die maximale Zugriffsverzögerungszeit des RAM ist. Diese Zeit TAA kann wegen der eigenen Verzögerung des RAM nicht verkürzt werden. Die Daten RAM-RD werden dem Register RD-REG nach der Verzögerung D² eingegeben, die auch durch das lange Verdrahtungsmuster verursacht wird, und in dem Register RD-REG ansprechend auf ein Lesedaten-Taktsignal RCLK gesetzt. Das Signal RCLK wird von der Verzögerungsleitung DL in einem Einzeltaktmodus erzeugt, oder von einem Taktsignal in einem normalen Taktmodus erzeugt.
  • Wie aus dem Zeitlagendiagramm ersichtlich ist, wird das Register ADD-REG auf die nächste Adresse (N + 1) geschaltet, wenn das neunte Taktsignal 9 eingegeben wird, und das Signal RAM-ADD wird nach der Verzögerung D&sub1; auch auf die nächste Adresse (N + 1) geschaltet. Wenn das Signal RAM-CS zu derselben Zeitlage zum Schalten auf die nächste Adresse (N + 1) beendet ist, sind die Daten RAM-RD nach der Verzögerungszeit TLZ auch beendet. In diesem Fall sind die Daten RAM-RD während dreier Zyklen (3τ) von Takt 9 bis 12 gültig, wie durch den schraffierten Teil bei RD-REG-IN gezeigt. In der Praxis jedoch ist die Zeit, die zur Aufnahme der Daten in das Register RD-REG erforderlich ist, sehr kurz. Deshalb ist die obige Drei-Zyklen-Zeit (3τ) zu lang, und fast die gesamte Zeit ist unnötig. Ferner beträgt die Lesezykluszeit von dem Register RD-REG "8τ", und diese Lesezykluszeit (8τ) ist verglichen mit der Verzögerungszeit TAA sehr lang. Dieser große Lesezyklus (8τ) ist von der Verzögerung D&sub1;, D&sub2; abhängig, die durch die langen Verdrahtungsmuster verursacht wird, und von den drei Zyklen (3τ) des Haltens der Daten in dem Register RD-REG. In diesem Fall hängen die Verzögerungszeit TAA, D&sub1; und D&sub2;, wie oben erläutert, von strukturellen Faktoren ab, und deshalb ist es schwierig, diese Verzögerungszeiten zu verkürzen, aber es ist möglich, die Anzahl von Taktzyklen zu reduzieren, die eine einzelne Lesezykluszeit definieren.
  • Ein in Fig. 3 gezeigtes Verfahren ist vorgeschlagen worden, um die obige lange Lesezykluszeit zu lösen. Bei diesem Verfahren wird das Register ADD-REG geschaltet, wenn ihm das sechste Taktsignal 6 eingegeben wird. Deshalb sind, da das Signal RAM-CS zu derselben Zeitlage zum Schalten auf die nächste Adresse (N + 1) beendet ist, die Daten RAM-RD nach der Verzögerungszeit TLZ auch beendet. In diesem Fall sind die Daten RAM-RD während etwa einer Zykluszeit gültig, wie durch den schraffierten Teil bei RD-REG-IN gezeigt. Deshalb kann die Lesezykluszeit auf die Fünf-Zyklen-Zeit (5τ) verkürzt werden, wie durch RD-REG-OUT in Fig. 3 gezeigt.
  • Das obige Verfahren ist für den normalen Taktmodus geeignet, aber aus nachstehend erläuterten Gründen ungeeignet für den Einzeltaktmodus. Der Einzeltaktmodus wird durch einen Bediener manuell gesetzt, wenn der Verriegelungszustand der Daten in den Registern innerhalb des Computersystems getestet wird. Deshalb wird das Taktsignal ansprechend auf die Tastenbetätigung durch den Bediener erzeugt, so daß eine Zykluszeit zwischen Taktsignalen gewöhnlich sehr lang wird, zum Beispiel einige Sekunden bis einige Minuten. In diesem Fall ist das bei Fig. 2 kein Problem, da die Eingangszeitlage des Lesedaten-Taktsignals RCLK jener des Adreßschaltens entspricht. Dies bedeutet, daß das Signal RCLK zu derselben Zeitlage wie der neunte Takt 9 im Einzeltaktmodus eingegeben wird. Deshalb werden die ausgelesenen Daten selbst im Einzeltaktmodus vollständig in dem Register RD-REG verriegelt, bevor die neue Adresse die ausgelesenen Daten beeinträchtigt.
  • Jedoch tritt im Fall von Fig. 3 ein Problem auf, da die Eingangszeitlage des Signals RCLK nicht der Zeitlage des Adreßschaltens entspricht. Das heißt, die Register ADD-REG und CS-REG werden beim sechsten Takt 6 geschaltet, und das Signal RCLK wird beim neunten Takt 9 eingegeben. Deshalb sind die Daten RAM-RD geschaltet worden, bevor das Signal RCLK eingegeben wird.
  • Um das obige Problem zu lösen, ist vorgeschlagen worden, die Verzögerungsleitung DL zum Erhalten der Eingangszeitlage des Signals RCLK zu verwenden. Das heißt, die Eingangszeitlage des Signals RCLK wird durch Verzögern des sechsten Taktes 6 über drei Taktzyklen erhalten, um so, auch im Einzeltaktmodus, offensichtlich in der Zeitjage des neunten Taktes 9 erzeugt zu werden. Deshalb kommt dieser im hohen Maße verzögerte Takt von der Verzögerungsleitung DL. Jedoch ist es schwierig, ein präzises, im hohen Maße verzögertes Taktsignal von der Verzögerungsleitung DL zu erhalten, da in der Verzögerungsleitung DL breite Streuungen der Verzögerungszeit auftreten. Diese breiten Streuungen werden zum Beispiel durch eine Veränderung der Temperatur und der Genauigkeit bei der Herstellung der Verzögerungsleitung verursacht.
  • Eine Vorrichtung zum Lesen von Daten aus einem Speicher, die die vorliegende Erfindung verkörpert, wird nachstehend ausführlich beschrieben.
  • In Fig. 4 ist eine Lesedaten-Taktsignalerzeugungsschaltung RDGC, die die vorliegende Erfindung verkörpert, in einem Zeitlagengenerator (siehe Fig. 7) zum Erzeugen des Lesedaten-Taktsignals RCLK vorgesehen. Vorher wurde das Signal RCLK von der Verzögerungsleitung DL erhalten, wie in Fig. 1 gezeigt, aber hier wird es von der Schaltung RDGC auf der Grundlage des Freilauf-Taktes FCLK und des gegatterten Taktes GCLK erhalten. SR1 bis SR3 bezeichnen Schieberegister, A1 bis A4 UND-Gatter und DEC einen Dekoder. Das Register RD-REG ist dasselbe Register wie in Fig. 1 gezeigt. RD-REG-WAY-ADD ist ein Adreßsignal zum Auswählen des Registers RD-REG, wenn der Speicher aus einer Vielzahl von Speicherbänken gebildet ist. In diesem Fall ist eine Speicherbank aus einer Vielzahl der in Fig. 1 gezeigten Feldkarten gebildet. Der Dekoder DEC ist zum Auswählen der Feldkarte und zum Ausgeben eines Auswahlsignals SEL vorgesehen. Deshalb ist die Schaltung RDGC an jeder Speicherbank vorgesehen.
  • Die Operation dieser Schaltung wird unter Bezugnahme auf Fig. 5 erläutert.
  • Das Freilauf-Taktsignal FCLK wird von der CPU erzeugt, und der gegatterte Takt GCLK wird auf der Grundlage des Signals FCLK und eines Stopsignals STOP durch ein Negativlogik-UND-Gatter erzeugt, wie in Fig. 7 gezeigt. Dieses Stopsignal STOP wird während dem normalen Taktmodus auf einem logischen "0"-Pegel gehalten, und wird während dem Einzeltaktmodus auf einem logischen "1"-Pegel gehalten und nur für eine Einzeltaktperiode durch eine einzige Tastenbetätigung auf einen logischen "0"-Pegel gesetzt. Tim 6 ist das sechste Signal des Signals GCLK. Im normalen Taktmodus ist die Taktzykluszeit dieselbe Phase zwischen FCLK und GCLK. Deshalb ist das Signalzeitlagendiagramm in Fig. 5 nicht gezeigt, da im normalen Taktmodus kein Problem auftritt. Es erfolgt eine Erläuterung des in Fig. 5 gezeigten Einzeltaktmodus, auf Grund des Problems, das bei der Erzeugungszeitlage des Signals RCLK auftritt. In Fig. 5 ist die obere Hälfte und die untere Hälfte nicht synchron, außer beim sechsten Taktimpuls. Das Zeitintervall jedes GCLK-Impulses im oberen Teil kann einige Sekunden oder einige Minuten betragen, aber jenes des FCLK ist eine konstante Periode von zum Beispiel einigen Nanosekunden.
  • Das Register ADD-REG wird im Einzeltaktmodus zu der Zeitlage des sechsten Taktsignals Tim 6 des GCLK geschaltet. In diesem Fall tritt ein langes Intervall auf, bis das nächste Taktsignal GCLK 7 eingegeben wird. Das Triggersignal TRi wird von dem UND-Gatter A1 auf der Grundlage des Signals Tim 6 und des Auswahlsignals SEL&sub0; erzeugt. Das Auswahlsignal SEL&sub0; wird von dem Signal RD-REG-WAY-ADD erhalten. Der erste Freilauf-Takt FCLK (gekennzeichnet als "6") wird dem Schieberegister SR1 zu derselben Zeitlage wie GCLK 6 eingegeben. Das erste verschobene Signal SIN wird von dem UND-Gatter A2 auf der Grundlage des Triggersignals TRi und des zweiten Signals TRo während einem Zyklus (1τ) erzeugt. Das heißt, das Signal SIN wird durch eine Differenzierung des Signals TRi in dem UND-Gatter A2 und dem Schieberegister SR1 erhalten. Das Signal SIN wird durch den nächsten Takt FCLK 7 verschoben, und das zweite verschobene Signal SOUTO wird von dem Schieberegister SR2 ausgegeben. Ferner wird das Signal SOUTO dem Schieberegister SR3 eingegeben, und das dritte verschobene Signal SOUT1 wird von dem Schieberegister SR3 ansprechend auf den dritten Takt FCLK 8 ausgegeben. Das Lesedaten-Taktsignal RCLK wird von dem UND-Gatter A3 auf der Grundlage des Taktsignals FCLK 9 und des Signals SOUT1 nach der Drei-Zyklen-Zeit (3τ) erhalten.
  • Die Ausgangsdaten RD-REG-OUT von dem Register RD-REG werden dem UND-Gatter A4 eingegeben und ansprechend auf das Auslesesteuersignal RD-OUT-CONT, das von dem GCLK 9 erzeugt wird, ausgegeben. Diese Ausgangsdaten RD werden zu dem Register der nächsten Stufe übertragen.
  • In Fig. 6 bezeichnet SLC eine Auswahlschaltung. Die Auswahlschaltung SLC umfaßt drei UND-Gatter A5 bis A7 und ein ODER-Gatter. NORM-CYC, 2τ-MODE und LOW-CYC bezeichnen Steuersignale, die durch den Bediener beim Testen der Lesedaten-Taktsignalerzeugungsschaltung RDGC manuell angelegt werden, ansprechend auf die Veränderung der Periode des Freilauf-Taktsignals FCLK. Das Signal NORM-CYC wird eingegeben, wenn die Schaltung RDGC durch das normale Taktsignal FCLK mit einer normalen Periode betrieben werden soll. Das Signal 2τ-MODE wird eingegeben, wenn die Periode des Taktsignals FCLK verdoppelt wird. Das Signal LOW-CYC wird eingegeben, wenn die Periode des Taktsignals FCLK verdreifacht wird. Deshalb kann die Eingangszeitlage des Signals RCLK durch Auswählen dieser Steuersignale auf einer konstanten Zeitlage gehalten werden.
  • In Fig. 7 bezeichnet CPU/MCU eine zentrale Verarbeitungseinheit, die eine Speichersteuereinheit enthält. MAC bezeichnet einen Speicherzugriffscontroller und I/F eine Schnittstellenverriegelungsschaltung. TG bezeichnet einen Zeitlagengenerator, der die Lesedaten-Taktsignalerzeugungsschaltung RDGC enthält, die in Fig. 4 und 6 gezeigt ist. SA bezeichnet ein Adressensetzungszeitlagensignal, SW ein Schreibsetzungszeitlagensignal und SR ein Lesesetzungszeitlagensignal. Das Signal SR entspricht dem Lesedaten-Taktsignal RCLK. Deshalb entspricht das Register RD-REG dem in Fig. 4 und 6 gezeigten Register RD-REG. Eine Erläuterung der Signale SA und SW entfällt, da diese Signale keine Beziehung zu der vorliegenden Erfindung haben. A bezeichnet ein UND- Gatter mit einer Negativlogikfunktion. Der gegatterte Takt GCLK wird auf der Grundlage des Freilauf-Taktes FCLK und des Stopsignals STOP erzeugt. Das Signal GCLK wird auch der Schnittstelle I/F eingegeben, um mit der Operation der Schaltung RDGC synchron zu sein. Das Signal RD-OUT-CONT ist dasselbe Signal, wie in Fig. 4 und 6 gezeigt, und das UND- Gatter A4 ist auch dasselbe UND-Gatter, wie in Fig. 4 und 6 gezeigt. CONT bezeichnet ein Steuersignal für den Zeitlagengenerator TG und wird von der Speichersteuereinheit MCU ansprechend auf das gegatterte Signal GCLK ausgegeben.

Claims (4)

1. Eine Vorrichtung zum Lesen von Daten aus einem Speicher in einem Computersystem, welche Vorrichtung umfaßt:-
ein Adreßregister (ADD-RED) zum Halten einer Adresse, die dem Speicher zuzuführen ist;
ein Lesedatenregister (RD-REG) zum Halten von Daten, die aus dem Speicher gelesen wurden; und ein Lesedaten-Taktsignalerzeugungsmittel (RDGC) zum Zuführen eines Signals zu dem genannten Lesedatenregister (RD-REG) zum Halten der Daten, die aus dem Speicher gelesen wurden;
gekennzeichnet durch:-
Mittel zum Erzeugen eines gegatterten Taktsignals (GCLK) aus einem Freilauf-Taktsignal (FCLK), das eine vorbestimmte konstante Zykluszeit hat, wobei das gegatterte Taktsignal (GCLK) in einem normalen Taktmodus mit der genannten konstanten Zykluszeit freilaufend ist, und das gegatterte Taktsignal in einem Einzeltaktmodus ein manuell erzeugter Einzelimpuls mit einem längerem Intervall als die genannte konstante Zykluszeit ist; und dadurch, daß
das genannte Lesedaten-Taktsignalerzeugungsmittel (RDGC) mehrfache seriell verbundene Register (SR1, SR2, SR3) zum Verschieben eines Triggersignals (TRi) gemäß dem Freilauf-Taktsignal (FCLK) umfaßt, wobei das genannte Triggersignal mit einer spezifischen Phase des gegatterten Taktsignals (GCLK) synchronisiert wird, bei welcher Phase das Adreßregister (ADD-REG) geschaltet wird, um eine neue Adresse zu halten, die dem Speicher zuzuführen ist, wobei das verschobene Triggersignal (SOUT1) dem Lesedatenregister (RD-REG) zum Halten der Daten, die aus dem Speicher ausgelesen wurden, zugeführt wird.
2. Eine Vorrichtung nach Anspruch 1, die ferner umfaßt:-
ein erstes UND-Gatter (A2), das zwei Eingänge hat, die mit dem Eingang bzw. dem Ausgang des zuerst verbundenen Schieberegisters (SR1) verbunden sind, und einen Ausgang, der mit dem Eingang des zweiten verbundenen Schieberegisters (SR2) verbunden ist, zum Differenzieren des Triggersignals (TRi); und
ein zweites UND-Gatter (A3), das einen ersten Eingang hat, der mit dem genannten Freilauf-Taktsignal (FCLK) verbunden ist, einen zweiten Eingang, der mit dem Ausgang des zuletzt verbundenen Schieberegisters (SR3) verbunden ist, und einen Ausgang, der mit dem genannten Lesedatenregister (RD-REG) verbunden ist, zum Synchronisieren des verschobenen Triggersignals (SOUT1) mit dem Freilauf-Taktsignal (FCLK).
3. Eine Vorrichtung nach Anspruch 2, die ferner umfaßt:-
Auswahlmittel (SLC) mit einer Vielzahl von Eingängen, die jeweilig mit den Schieberegisterausgängen verbunden sind, und einem Ausgang, der mit dem zweiten Eingang des zweiten UND-Gatters (A3) verbunden ist, zum Auswählen von einem der Schieberegisterausgänge in Übereinstimmung mit Auswahlsignalen (NORM-CYC, 2τMODE, LOW-CYC).
4. Eine Vorrichtung nach Anspruch 1, 2 oder 3, bei der das genannte Mittel zum Erzeugen des gegatterten Taktsignals (GCLK) ein Gattermittel ( ) zum Gattern des Freilauf-Taktsignals (FCLK) mit einem Stopsignal (STOP) enthält, wobei das Stopsignal (STOP) während dem normalen Taktmodus AUS-geschaltet bleibt und während dem Einzeltaktmodus EIN-geschaltet bleibt, außer wenn es für eine einzelne Zeitperiode des Freilauf-Taktsignals (FCLK) manuell bezeichnet wird.
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