DE102008008194A1

DE102008008194A1 - Speicherbauelement und Verfahren zum Betreiben eines Speicherbauelements

Info

Publication number: DE102008008194A1
Application number: DE102008008194A
Authority: DE
Inventors: Yong-ho Suwon Cho
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-02-08
Filing date: 2008-01-31
Publication date: 2008-09-11
Also published as: US7751261B2; US20080192563A1; KR100866958B1; KR20080074361A; CN101276642A

Abstract

Ein Speicherelement umfasst eine Verzögerungsmesseinheit (425), welche eine Verzögerungszeit zwischen einer Eingabe eines externen Taktsignals und einer Ausgabe von Lesedaten misst, um Messsignale zu erzeugen, und welche ein erstes internes Taktsignal erzeugt, welches gegenüber dem externen Taktsignal verzögert ist, einen Verzögerungsregelkreis (DLL, 430), welcher das erste interne Taktsignal empfängt und ein zweites internes Taktsignal erzeugt, welches mit dem externen Taktsignal synchronisiert ist, einen Latenzzähler (440), welcher in Reaktion auf die Messsignale ein Latenzsignal aus einem externen Lesebefehlssignal erzeugt, und einen Datenausgabepuffer (460), welcher die Lesedaten in Reaktion auf das Latenzsignal und das zweite interne Taktsignal ausgibt.

Description

Beispielhafte Ausführungsformen beziehen sich auf ein Speicherbauelement und ein Verfahren zum Betreiben eines Speicherbauelements.
Ein typisches DRAM-System weist eine externe Speichersteuereinheit zum Verarbeiten einer Leseanforderung und/oder einer Schreibanforderung auf. Die Speichersteuereinheit erwartet effektive Daten, die nach einer Anzahl von externen Systemtaktzyklen von einer Leseanforderung auf einen Datenbus gelegt werden. Die Anzahl der externen Systemtaktzyklen kann vorbestimmt sein. Die Anzahl der externen Systemtaktzyklen kann beispielsweise sieben sein. In einem herkömmlichen DRAM-System korrespondiert die Anzahl der externen Systemtaktzyklen mit einer Leselatenz, die vorbestimmt sein kann. Der herkömmliche DRAM weist typischerweise ein Taktsystem auf, welches ein externes Taktsignal empfängt. Der herkömmliche DRAM kann interne Taktsignale aus den externen Taktsignalen erzeugen, und die internen Taktsignale können für eine oder mehrere interne Operationen verwendet werden. Ein allgemein bekanntes internes Taktsystem, welches in einem DRAM implementiert ist, ist ein zeitlich zurückgeführter Lesetaktbereich, wel cher durch einen Verzögerungsregelkreis (DLL) realisiert ist. Der zeitlich zurückgeführte Lesetaktbereich stellte ein Lesetaktsignal bereit. Das Lesetaktsignal weist eine gewünschte und/oder vorbestimmte Phasenbeziehung zu einem externen Systemtaktsignal auf und wird an Lesezwischenspeicher angelegt. Der zeitlich zurückgeführte Lesetaktbereich kompensiert Verzögerungskomponenten auf einem Datenausgabepfad, um Lesetaktsignale bereitzustellen, welche auf Ausgabedatenzwischenspeicher wirken, um eine vorgeschriebene Phasenbeziehung zu dem externen Systemtaktsignal zu erhalten.
1 ist ein Blockdiagramm eines herkömmlichen Speicherbauelements 100 und wird hier zum Beschreiben einer Leselatenzsteueroperation des herkömmlichen Speicherbauelements 100 verwendet. Bezugnehmend auf 1 umfasst das Speicherbauelement 100 einen Befehlspuffer 110, der einen externen Befehl CMD empfängt, und einen Taktpuffer 120, der ein externes Taktsignal EXCLK empfängt. Das externe Taktsignal EXCLK, das durch den Taktpuffer 120 gepuffert wird, wird an einen DLL 130 angelegt, um ein internes Taktsignal DLLCLK des Speicherbauelements 100 zu erzeugen. Das herkömmliche Speicherbauelement 100 steuert eine Leselatenz in Reaktion auf einen Lesebefehl PREAD. Der Lesebefehl PREAD, der vom Befehlspuffer 110 ausgegeben wird, wird an einen Latenzzähler 140 angelegt. Der Latenzzähler 140 tastet den Lesebefehl PREAD in Reaktion auf das interne Taktsignal DLLCLK und ein Ausgabetaktsignal einer Nachbildungsverzögerungseinheit 150 ab. Basierend auf dem Lesebefehl PREAD, dem internen Taktsignal DLLCLK und einem Ausgabesignal der Nachbildungsverzögerungseinheit 150 erzeugt der Latenzzähler ein Latenzsignal LATENCY.
Die Nachbildungsverzögerungseinheit 150 erzeugt ein internes Taktsignal, das gegenüber dem internen Taktsignal DLLCLK um eine summierte Verzögerungszeit tSAC + tREAD verzögert ist, die der Summe einer ersten Verzögerungszeit tSAC, von einem Zeitpunkt an welchem das interne Taktsignal DLLCLK erzeugt wird, bis zu einem Zeitpunkt, an welchem das Ausgabesignal DOUT ausgegeben wird, und einer zweiten Verzögerungszeit tREAD entspricht, welche für einen Lesebefehl erforderlich ist, um mit dem externen Taktsignal EXCLK synchronisiert zu werden, um zum Latenzzähler 140 übertragen zu werden. Die Nachbildungsverzögerungseinheit 150 ist eine Nachbildung von Schaltungen auf einem ersten Pfad tSAC und von Schaltungen auf einem zweiten Pfad tREAD. Der DLL 130 verzögert das externe Taktsignal EXCLK, so dass das interne Taktsignal DLLCLK dem externen Taktsignal EXCLK um die erste Verzögerungszeit tSAC vorauseilt.
Das interne Taktsignal DLLCLK wird an einem Verzögerungskompensator 160 angelegt und ein Taktsignal, das gegenüber dem internen Taktsignal DLLCLK um eine Verzögerungszeit des Latenzzählers 140 verzögert ist, wird vom Verzögerungskompensator 160 ausgegeben. Ein Datenausgabepuffer 170 gibt die Ausgabedaten DOUT in Reaktion auf das Latenzsignal LATENCY und das vom Verzögerungskompensator 160 ausgegebene Taktsignal aus.
2A ist ein Schaltungsdiagramm eines herkömmlichen Latenzzählers 140a, der als Latenzzähler 140 in 1 verwendet werden kann, und einer herkömmlichen Nachbildungsverzögerungseinheit 150. 2B ist ein Zeitablaufdiagramm des Betriebs des herkömmlichen in 2A dargestellten Latenzzählers 140a. Bezugnehmend auf 2A ist der Latenzzähler 140a in Form eines Schieberegisters konfiguriert, welches ein erstes bis fünftes Flip-Flop 210, 212, 214, 216 und 218 umfasst. Die Anzahl der Flip-Flops ist von einer CAS-Latenz CL abhängig. Die Nachbildungsverzögerungseinheit 150 umfasst eine erste, zweite, dritte und vierte Einheitsverzögerung 202, 204, 206 und 208. Die Gesamtverzögerungszeit der ersten, zweiten, dritten und vierten Einheitsverzögerung 202, 204, 206 und 208 korrespondiert mit der Zeitspanne tSAC + tREAD. Eine Verzögerungszeit tD einer jeden der ersten, zweiten, dritten und vierten Einheitsverzögerung 202, 204, 206 und 208 korrespondiert mit (tSAC + tREAD)/(CL – 1).
In der Nachbildungsverzögerungseinheit 150 wird das interne Taktsignal DLLCLK in die erste Einheitsverzögerung 202 eingegeben. Die erste, zweite, dritte und vierte Einheitsverzögerung 202, 204, 206 und 208 sind in Reihe geschaltet und die vierte Einheitsverzögerung 208 erzeugt ein Taktsignal P1, welches um tSAC + tREAD gegenüber dem internen Taktsignal DLLCLK verzögert ist, wie aus 2B hervorgeht. Im Latenzzähler 140a empfangen das erste bis fünfte Flip-Flop 210, 212, 214, 216 und 218 den gepufferten Lesebefehl PREAD und erzeugen das Latenzsignal LATENCY in Reaktion auf Ausgabetaktsignale P1 bis P4 der ersten, zweiten, dritten und vierten Einheitsverzögerung 202, 204, 206 und 208 und des internen Taktsignals P5 (DLLCLK). Der Latenzzähler 140a tastet den gepufferten Lesebefehl PREAD in Reaktion auf das Ausgabetaktsignal P1 der vierten Einheitsverzögerung 208 ab und erzeugt das Latenzsignal LATENCY aus dem internen Taktsignal P5 (DLLCLK).
Der Latenzzähler 140a, der in Form eines Schieberegisters konfiguriert ist, ist vorteilhaft, wenn die Anzahl von CAS-Latenzen, welche der Latenzzähler 140a unterstützen soll, klein ist, ist aber unvorteilhaft für Hochgeschwindigkeit-DRAMs, die eine große Anzahl von CAS-Latenzen aufweisen, welche der Latenzzähler 140a unterstützen soll. Dies trifft wenigstens in Teilen zu, da eine Verzögerungskette, wie der Latenzzähler 140a, entsprechend der CAS-Latenz zusätzlich erforderlich ist, und daher die Anzahl der Verzögerungsketten zunimmt, wenn die Anzahl von CAS-Latenzen zunimmt. Dies erfordert eine Verzögerungszeitabstimmung unter Betrachtung einer Prozessvariation, einer Spannungsvariation und einer Temperaturvariation und erhöht die Anzahl von Verzögerungsketten, wodurch ein Layoutbereich eines DRAM vergrößert wird. Des Weiteren wird eine minimale Zugriffszeit tAA eines DRAM erhöht, wenn die Anzahl der CAS-Latenzen aufgrund eines Zeitspielraums, welcher für jedes der ersten bis fünften Flip-Flops 210, 212, 214, 216 und 218 sichergestellt werden muss, zunimmt, und daher die Grenze der Datenzugriffsgeschwindigkeit des DRAM durch den Latenzzähler anstatt von einer Geschwindigkeit eines Datenlesevorgangs einer Speicherzelle bestimmt wird.
Um die Probleme des Latenzzählers 140a vom Schieberegistertyp anzugehen und/oder zu lösen, wurde ein herkömmlicher in 3A dargestellter Latenzzähler 140b vom Zeigertyp vorgeschlagen. Bezugnehmend auf 3A umfasst der herkömmliche Latenzzähler 140b zwei Ringzähler 310 und 320. Die Anzahl von Bits der Ringzähler 310 und 320 wird durch CL bestimmt. Der erste Ringzähler 310 empfängt ein internes Taktsignal DLLCLK und erzeugt ein Taktimpulssignal TCLK mit i = 0 bis 5. Der zweite Ringzähler 320 empfängt ein internes Taktsignal, das durch die Nachbildungsverzögerungseinheit 150 um tSAC + tREAD gegenüber dem internen Taktsignal DLLCLK verzögert ist, und erzeugt ein Taktimpulssignal SCLK mit i = 0 bis 5. Eine Verzögerungszeit von einem Zeitpunkt, an welche das Taktimpulssignal TCLK erzeugt wird, bis zu einem Zeitpunkt, an welchem das Taktimpulssignal SCLK erzeugt wird, nimmt den Wert tSAC + tREAD an und eine Verzögerungszeit vom Zeitpunkt, an welchem das Taktimpulssignal SCLK erzeugt wird, bis zu einem Zeitpunkt, an welchem das Taktimpulssignal TCLK erzeugt wird, nimmt den Wert N·tCK – (tSAC + tREAD) an. N entspricht der Anzahl von Bits eines Ringzählers und wird generell durch CL bestimmt.
Weiter Bezug nehmend auf 3A tasten erste Schalter 330 den gepufferten Lesebefehl PREAD in Reaktion auf das Impulssignal SCLK ab und übertragen den abgetasteten Lesebefehl PREAD zu einem Register 340. Zweite Schalter 350 tasten den im Register 340 gespeicherten Le sebefehl PREAD in Reaktion auf das Impulssignal SCLK ab, um das Latenzsignal LATENCY zu erzeugen. Der Lesebefehl PREAD wird im Latenzzähler 140b um den Wert N·tCK verzögert, wenn die Verzögerungszeit ab dem Zeitpunkt, an welchem das interne Taktsignal DLLCLK erzeugt wird, bis zu einem Zeitpunkt, an welchem die Ausgabedaten DOUT ausgegeben werden, und die Verzögerungszeit tREAD berücksichtigt werden, welche für Synchronisierung des Lesebefehls mit dem externen Taktsignal EXCLK erforderlich ist, um zum Latenzzähler 140 übertragen zu werden. Ein beispielhaftes Zeitablaufdiagramm der Operation des herkömmlichen Latenzzählers 140b ist in 3B dargestellt. Im Beispiel gemäß 3B weist die CL den Wert sechs auf. Das Latenzsignal LATENCY wird in Synchronisation mit dem internen Taktsignal DLLCLK erzeugt.
Der Latenzzähler 140b vom Zeigertyp bewirkt keine Variation der minimalen Zugriffszeit tAA des DRAM, auch wenn die CL erhöht wird, da der abgetastete Lesebefehl nicht verschoben wird. Der Latenzzähler 140b hat jedoch die Verzögerungszeit tSAC + tREAD zwischen dem Taktimpulssignal TCLK und dem Taktimpulssignal SCLK für eine normale Latenzsteueroperation zu erhalten und daher muss verhindert werden, dass ein Störimpulstaktsignal in den Latenzzähler 140b eingegeben wird. Des Weiteren erfordert der Latenzzähler 140b zusätzlich einen Latenztaktinitialisierungsschaltkreis und daher wird die Verzögerungszeit des zweiten Ringzählers 310, der das Taktimpulssignal TCLK erzeugt, addiert, um die Verzögerungszeit tSAC zu erhöhen. Des Weiteren kann der Energieverbrauch im Ausschaltmodus erhöht sein, wenn der in 1 dargestellte DLL 120 nicht ohne Verwendung eines Störimpulstaktsignals während des Abschaltmodus des DRAM abgeschaltet werden kann.
Der Erfindung liegt das technische Problem zugrunde, ein Speicherbauelement und ein Verfahren zum Betreiben eines Speicherbauelements bereitzustellen, welche keine Verzögerungsabstimmung in Abhängigkeit von einer PVT(Prozess-, Spannungs- und Temperatur)-Variation erfordern.
Die Erfindung löst dieses Problem durch Bereitstellung eines Speicherbauelements mit den Merkmalen des Patentanspruchs 1 oder 11 und eines Verfahrens zum Betreiben eines Speicherbauelements mit den Merkmalen des Patentanspruchs 25.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Das Verfahren zum Betreiben eines Speicherbauelements kann umfassen: Erzeugen eines internen Taktsignals aus einem externen Taktsignal, welches in einen DLL eingegeben wird; wobei dem internen Taktsignal eine Taktperiode fehlt, um eine Verzögerungszeit von einem Zeitpunkt, an welchem das externe Taktsignal eingegeben wird, bis zu einem Zeitpunkt zu messen, an welchem aus einem Speicherzellenfeld gelesene Daten ausgegeben werden, Erzeugen eines Latenzsignals aus dem externen Lesebefehlssignal in Reaktion auf die Messsignale; und Ausgeben der Lesedaten in Reaktion auf das Latenzsignal und das interne Taktsignal.
Beispielhafte Ausführungsformen benötigen keine Verzögerungsabstimmung gemäß einer PVT(Prozess-, Spannungs- und Temperatur)-Variation, da eine Verzögerungszeitvariation in den Verzögerungszellen des DLL aufgrund der PVT-Variation in einer Verzögerungszellennachbildung abgebildet wird, um ein Latenzsignal zu erzeugen. Des Weiteren wird verhindert, dass ein Störimpulstaktsignal von einem DLL erzeugt wird, auch wenn der DLL während eines Ausschaltmodus des Speicher elements gemäß einer beispielhaften Ausführungsform abgeschaltet wird. Entsprechend ist ein Latenztaktinitialisierungsschaltkreis nicht erforderlich und der DLL kann gemäß einer beispielhaftern Ausführungsform unabhängig an- und abgeschaltet werden.
Vorteilhafte, nachfolgend im Detail beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigt/zeigen:
1 ein Blockdiagramm eines herkömmlichen Speicherbauelements, welches dazu dient, eine Operation zum Steuern einer Leselatenz des herkömmlichen Speicherbauelements zu erklären,
2A ein Schaltungsdiagramm eines herkömmlichen Latenzzählers vom Schieberegistertyp, welcher in dem in 1 dargestellten Speicherbauelement verwendet werden kann,
2B ein Zeitablaufdiagramm des herkömmlichen Betriebs des in 2A dargestellten Latenzzählers,
3A ein Schaltungsdiagramm eines anderen herkömmlichen Latenzzählers vom Zeigertyp, welcher in dem in 1 dargestellten Speicherbauelement verwendet werden kann,
3B ein Zeitablaufdiagramm des herkömmlichen Betriebs des in 3A dargestellten Latenzzählers,
4 ein Blockdiagramm einer beispielhaften Ausführungsform eines Speicherbauelements, welches ein Leselatenzsteuerver fahren gemäß einer beispielhaften Ausführungsform verwendet,
5 ein beispielhaftes Zeitablaufdiagramm des Betriebs der in 4 dargestellten beispielhaften Ausführungsform,
6 ein Schaltungsdiagramm einer beispielhaften Ausführungsform einer in 4 dargestellten Verzögerungszeitmesseinheit,
7 ein beispielhaftes Zeitablaufdiagramm des Betriebs der in 4 dargestellten beispielhaften Ausführungsform der Verzögerungszeitmesseinheit und
8 ein Schaltungsdiagramm einer beispielhaften Ausführungsform eines in 4 dargestellten Latenzzählers.
Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element verbunden oder gekoppelt sein kann, wenn in der Beschreibung angegeben wird, dass das Element mit dem anderen Element „verbunden" oder „gekoppelt" ist. Im Gegensatz dazu sind keine Zwischenelemente vorhanden, wenn ein Element als „direkt verbunden" bzw. „direkt gekoppelt" mit einem anderen Element bezeichnet wird. Andere Begriffe, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, z. B. „zwischen" und „direkt zwischen", „benachbart" und „direkt benachbart" usw., sind in gleicher Weise zu verstehen.
4 ist ein Blockdiagramm einer beispielhaften Ausführungsform eines Speicherbauelements 400, welches ein Leselatenzsteuerverfahren gemäß einer beispielhaften Ausführungsform verwendet. Bezugnehmend auf 4 umfasst das Speicherbauelement 400 einen Befehlspuffer 410, einen Taktpuffer 420, eine Verzögerungszeitmesseinheit 425, einen DLL 430, einen Latenzzähler 440, eine Verzögerungszellennachbildung 450 und einen Datenausgabepuffer 460.
Der Befehlspuffer 410 kann einen externen Befehl CMD, beispielsweise einen Lesebefehl READ, empfangen und ein erstes Lesesignal PREAD basierend auf dem externen Befehl CMD erzeugen. Der Taktpuffer 420 kann ein externes Taktsignal EXCLK empfangen und nach Ablauf einer Verzögerungszeit tDCK ein erstes internes Taktsignal PCLK ausgeben.
Die Verzögerungszeitmesseinheit 425 kann eine Verzögerungszeit zwischen der Eingabe des externen Taktsignals EXCLK und der Ausgabe von Ausgabedaten OUTPUT messen. Die Verzögerungszeitmesseinheit 425 kann in Reaktion auf das erste interne Taktsignal PCLK und ein viertes internes Taktsignal FCLK, welches vom DLL 430, der nachfolgend detaillierter beschrieben wird, ausgegeben wird, ein zweites internes Taktsignal ICLK und Messsignale M1B bis M9B erzeugen. Die Verzögerungszeitmesseinheit 425 wird später unter Bezugnahme auf 6 detaillierter beschrieben.
Weiter bezugnehmend auf 4, umfasst der DLL 430 eine Phasendetektier- und Verzögerungssteuereinheit 431, eine erste variable Verzögerungseinheit bzw. Einheit zur Erzeugung einer variablen Verzögerung 432, eine erste feste Verzögerungseinheit bzw. Einheit zur Erzeugung einer festen Verzögerung 433, eine Datenausgabepuffernachbildung 434 und eine Taktpuffernachbildung 435.
Die Phasendetektier- und Verzögerungssteuereinheit 431 kann die Phase des ersten internen Taktsignals PCLK mit der Phase des vierten internen Taktsignals FCLK vergleichen. Basierend auf diesem Vergleich kann die Phasendetektier- und Verzögerungssteuereinheit 431 ein Phasensteuersignal CTRL erzeugen. Die erste variable Verzögerungseinheit 432 kann das zweite interne Taktsignal ICLK empfangen und die Phase des zweiten internen Taktsignals ICLK basierend auf dem Phasensteuersignal CTRL variabel verzögern. Die erste feste Verzögerungseinheit 433 verzögert das Ausgabesignal der ersten variablen Verzögerungseinheit 432 um eine feste Zeitspanne, um ein drittes internes Taktsignal TDLL zu erzeugen. Das dritte interne Taktsignal TDLL kann sequentiell durch die Datenausgabepuffernachbildung 434, welche die gleiche Konfiguration wie der Datenausgabepuffer 460 aufweist, und die Taktpuffernachbildung 435, welche die gleiche Konfiguration wie der Taktpuffer 420 aufweist, geleitet werden und wird als das vierte interne Taktsignal FCLK ausgegeben.
Der Latenzzähler 440 kann das erste Lesesignal PREAD empfangen und ein zweites Lesesignal DREAD in Reaktion auf das erste interne Taktsignal PCLK und die Messsignale M1B bis M9B, die von der Verzögerungsmesseinheit 425 ausgegeben werden, erzeugen. Der Latenzzähler 440 kann die Anzahl von Taktperioden tCK bestimmen, während der das erste Lesesignal PREAD erhalten werden sollte.
Die Verzögerungszellennachbildung 450 kann das zweite Lesesignal DREAD empfangen und das Latenzsignal LATENCY erzeugen. Die Verzögerungszellennachbildung 450 umfasst eine zweite variable Verzögerungseinheit 451 und eine zweite feste Verzögerungseinheit 425. Die zweite variable Verzögerungseinheit 451 kann die gleiche Konfiguration und Verzögerungszeit tDV wie die erste variable Verzögerungseinheit 432 des DLL 430 aufweisen. Entsprechend kann die zweite feste Verzögerungseinheit 452 die gleiche Konfiguration und Verzögerungszeit tDF wie die erste feste Verzögerungseinheit 433 des DLL 430 aufweisen. Entsprechend ist ein Pfad, durch welchen das zweite Lesesignal DREAD als Latenzsignal LATENCY erzeugt wird, identisch mit einem Pfad, durch welchen das zweite interne Taktsignal ICLK als drittes internes Taktsignal TDLL erzeugt wird. Der Datenausgabepuffer 460 kann Lesedaten DATA des Speicherbauelements 400 in Reaktion auf das Latenzsignal LATENCY und das dritte interne Taktsignal TDLL als Ausgabedaten OUTPUT ausgeben.
5 ist ein beispielhaftes Zeitablaufdiagramm des Betriebs des in 4 dargestellten Speicherbauelements 400 gemäß einer beispielhaften Ausführungsform. Bezugnehmend auf 5 werden, wenn CL gleich 7 ist, Ausgabedatenbits DQ0, DQ1, DQ2 und DQ3 nach 7 Taktperioden ab dem Zeitpunkt ausgegeben, an welchem der Lesebefehl READ, welcher mit dem externen Taktsignal EXCLK synchronisiert ist, eingegeben wird. Um dies zu erreichen, wird das dritte interne Taktsignal TDLL, welches vom DLL 430 ausgegeben wird, erzeugt, welches dem externen Taktsignal EXCLK um eine Verzögerungszeit tSAC vorauseilt. Das zweite interne Taktsignal ICLK wird von dem dritten internen Taktsignal TDLL nach Ablauf der Verzögerungszeit tSAC der Datenausgabepuffernachbildung 434 und der Verzögerungszeit tDCK der Taktpuffernachbildung 435 erzeugt. Das Latenzsignal LATENCY wird aus dem zweiten internen Taktsignal ICLK nach Ablauf der Verzögerungszeit tHLD der Verzögerungszellennachbildung 450 erzeugt. Die Verzögerungszeit tHLD korrespondiert mit der Summe der Verzögerungszeit tDV der zweiten variablen Verzögerungseinheit 451 und der Verzögerungszeit tDF der zweiten festen Verzögerungseinheit 452. In 5 wird das Latenzsignal LATENCY vor dem sechsten Taktimpuls des dritten internen Taktsignals TDLL auf einen hohen logischen Pegel freigegeben, um ein Datenabtastsignal DQS zu erzeugen, und während einer Periode, in welcher Daten ausgegeben werden, welche mit einer Burst-Länge BL einer beispielhaften Ausführungsform des Speicherbauelements 400 korrespondieren, in dem freigegebenen Zustand gehalten. Die Burst-Länge BL ist im Beispiel von 5 gleich vier.
6 ist ein Schaltungsdiagramm einer beispielhaften Ausführungsform der in 4 dargestellten Verzögerungszeitmesseinheit 425 und 7 ist ein beispielhaftes Zeitablaufdiagramm des Betriebs der in 4 dargestellten Verzögerungszeitmesseinheit 425. Bezugnehmend auf 6 umfasst die Verzögerungsmesseinheit 425 eine Latenzzählernachbildung 610, einen Messstartsignalgenerator 620, einen zweiten internen Taktsignalgenerator 640, einen Messsteuersignalgenerator 650, einen Frequenzteiler 660, einen Steuertaktsignalgenerator 670, ein Schieberegister 680 und einen Messsignalgenerator 690. Die Verzögerungsmesseinheit 425 kann beispielsweise eine Verzögerungszeit bis zu einem Maximum von 9·tCK unter Verwendung von neun Flip-Flops 681 bis 689 messen, welche im Schieberegister 680 enthalten sind.
Die Latenzzählernachbildung 610 kann das erste interne Taktsignal PCLK empfangen und das erste interne Taktsignal PCLK um eine Verzögerungszeit des in 4 dargestellten Latenzzählers 440 verzögern. Die Latenzzählernachbildung 610 weist die gleiche Konfiguration wie der in 4 dargestellte Latenzzähler 440 gemäß einer beispielhaften Ausführungsform auf.
Der Messstartsignalgenerator 620 kann ein Messstartsignal STARTB in Reaktion auf ein Verriegelungsabschlusssignal PCNT erzeugen. Das Verriegelungsabschlusssignal PCNT kann den Abschluss einer Verriegelungsoperation des in 4 dargestellten DLL 430 und des ersten internen Taktsignals PCLK repräsentieren. Der Messstartsignalgenerator 620 umfasst ein erstes Flip-Flop 621, welches das Verriegelungsabschlusssignal PCNT in Reaktion auf das erste interne Taktsignal PCLK empfängt und ein erstes Knotensignal NA ausgibt; einen ersten Inverter 622, der das erste interne Taktsignal PCLK empfängt; ein erstes NAND-Gatter 623, welches das erste Knotensignal NA, ein drittes Knotensignal NX und das Messstartsignal STARTB empfängt; einen zweiten Inverter 624, welcher ein Ausgabesignal des ersten NAND-Gatters 623 empfängt und ein zweites Knotensignal NB ausgibt; und ein zweites Flip-Flop 625, welches das zweite Knotensignal NB in Reaktion auf ein Ausgabesignal des ersten Inverters 622 empfängt und das Messstartsignal STARTB ausgibt. Zusätzlich umfasst der Messstartsignalgenerator 620 gemäß 6 weiter einen dritten Inverter 631, der das Messstartsignal STARTB empfängt; einen vierten Inverter 632, der ein Ausgabesignal des dritten Inverters 631 empfängt; eine Verzögerungseinheit 633, welche ein Ausgabesignal des vierten Inverters 632 verzögert und invertiert; ein zweites NAND-Gatter 634, welches ein Ausgabesignal des vierten Inverters 632 und ein Ausgabesignal der Verzögerungseinheit 633 empfängt; ein drittes NAND-Gatter 635, welches ein Ausgabesignal des zweiten NAND-Gatters 634 und ein Ausgabesignal eines vierten NAND-Gatters 636 empfängt; das vierte NAND-Gatter 636, welches das Verriegelungsabschlusssignal PCNT und ein Ausgabesignal des dritten NAND-Gatters 635 empfängt; einen dritten Inverter 637, der das Ausgabesignal des dritten NAND-Gatters 635 empfängt und das dritte Knotensignal NX erzeugt.
Der zweite interne Taktsignalgenerator 640 aus 6 umfasst ein NAND-Gatter 641, welches das erste interne Taktsignal, welches die Latenzzählernachbildung 610 durchlaufen hat, und das Messstartsignal empfängt, und einen Inverter 642, der ein Ausgabesignal des NAND-Gatters 641 empfängt und das zweite interne Taktsignal ICLK ausgibt.
Der Messsteuersignalgenerator 650 aus 6 umfasst ein erstes Flip-Flop 651, welches das erste Knotensignal NA in Reaktion auf das erste interne Taktsignal PCLK empfängt, eine Verzögerungseinheit 652, welche ein Ausgabesignal des ersten Flip-Flops 651 empfängt und ein erstes Messsteuersignal FMS ausgibt, einen Inverter 653, welcher das erste interne Taktsignal PCLK empfängt, und ein zweites Flip-Flop 654, welches das Ausgabesignal des ersten Flip-Flops 651 in Reaktion auf ein Ausgabesignal des Inverters 653 empfängt und ein zweites Messsteuersignal IMS ausgibt.
Der Frequenzteiler 660 aus 6 umfasst ein NAND-Gatter 661, welches das erste Messsteuersignal FMS und ein invertiertes Ausgabesignal /Q eines Flip-Flops 663 empfängt; einen Inverter 662, der ein Ausgabesignal des NAND-Gatters 661 empfängt; und das Flip-Flop 663, welches zurückgesetzt ist, wenn das Verriegelungsabschlusssignal PCNT gesperrt ist, ein Ausgabesignal des Inverters 662 in Reaktion auf das vierte interne Taktsignal FCLK empfängt und ein frequenzgeteiltes Taktsignal FDIVCLK erzeugt.
Der Steuertaktsignalgenerator 670 aus 6 umfasst ein erstes NAND-Gatter 671, der das erste interne Taktsignal PCLK und das zweite Messsteuersignal IMS empfängt; eine Verzögerungseinheit 672, welche ein Ausgabesignal des ersten NAND-Gatters 671 empfängt, invertiert und verzögert; und ein zweites NAND-Gatter 673, welches ein Ausgabesignal der Verzögerungseinheit 672 und ein Messstoppsignal STOPB empfängt, und erzeugt ein Steuertaktsignal IDCLKB.
Das Schieberegister 680 aus 6 umfasst eine Mehrzahl von Flip-Flops 681 bis 689, welche in Reihe geschaltet sind und in Reaktion auf das Steuertaktsignal IDCLKB das frequenzgeteilte Taktsignal FDIVCLK empfangen. Die Flip-Flops 681 bis 689 werden zurückgesetzt, wenn das Verriegelungsabschlusssignal PCNT gesperrt ist. Das Flip-Flop 689 empfängt das frequenzgeteilte Taktsignal FDIVCLK in Reaktion auf das Steuertaktsignal IDCLKB und gibt dann das frequenzgeteilte Taktsignal FDIVCLK aus. Das Flip-Flop 688 empfängt die Ausgabe des Flip-Flops 689 in Reaktion auf das Steuertaktsignal IDCLKB und gibt dann das empfangene Signal aus. Auf diese Weise empfangen die Flip-Flops 687 bis 681 in Reaktion auf das Steuertaktsignal IDCLKB entsprechend Ausgabesignale der in der Reihe direkt davor angeordneten Flip-Flops und geben dann die empfangenen Signale aus. Ein invertiertes Ausgabesignal des Flip-Flops 681 wird als das Messstoppsignal STOPB ausgegeben.
Der Messsignalgenerator 690 aus 6 gibt Messsignale M2B bis M8B in Reaktion auf die invertierten Ausgabesignale der Flip-Flops 682 bis 688 und die Messsignale M1B bis M7B aus. Ein erstes Messsignal M1B wird durch einen ersten Inverter 691 erzeugt, welcher das Ausgabesignal des Flip-Flops 681 invertiert. Ein zweite Messsignal M2B wird durch ein NAND-Gatter 693 erzeugt, welches eine Ausgabe eines zweiten Inverters 692, welcher das erste Messsignal M1B invertiert, und das invertierte Ausgabesignal /Q des Flip-Flops 682 empfängt. Das dritte, fünfte, siebte und neunte Messsignal M3B, M5B, M7B und M9B werden entsprechend durch Ausführen einer logischen NAND-Operation mit den invertierten Signalen des zweiten, vierten, sechsten und achten Messsignals M2B, M4B, M6B und M8B und von Ausgabesignalen Q der Flip-Flops 683, 685, 687 und 689 erzeugt. Das vierte, sechste und achte Messsignal M4B, M6B und M8B werden entsprechend durch Ausführen einer logischen NAND-Operation mit den invertierten Signalen des dritten, fünften und siebten Messsignals und von invertierten Ausgabesignalen /Q der Flip-Flops 684, 686 und 688 erzeugt.
Eine beispielhafte Operation einer beispielhaften Ausführungsform der Verzögerungsmesseinheit 425 wird nun unter Bezugnahme auf das Zeitablaufdiagramm gemäß 7 beschrieben. Bezugnehmend auf 7 wird das Verriegelungsabschlusssignal PCNT des DLL, z. B. des in 4 dargestellten DLL 430, in Reaktion auf eine ansteigende Flanke des ersten internen Taktsignals PCLK erzeugt (a). Das erste Knotensignal NA mit einem hohen logischen Pegel wird in Reaktion auf eine nächste ansteigende Flanke des ersten internen Taktsignals PCLK erzeugt (b), und das Messstartsignal STARTB mit einem niedrigen logischen Pegel wird in Reaktion auf eine folgende abfallende Flanke des ersten internen Taktsignals PCLK erzeugt (c) und wechselt dann in Reaktion auf eine nächste abfallende Flanke des ersten internen Taktsignals PCLK auf einen hohen logischen Pegel (d). Entsprechend weist das Messstartsignal STARTB eine mit einer Taktperiode des ersten internen Taktsignals PCLK aus 7 korrespondierende Periode mit einem niedrigen logischen Pegel auf.
Eine logische UND-Operation kann mit dem ersten internen Taktsignal PCLK und dem Messstartsignal STARTB ausgeführt werden, um das in 7 dargestellte zweite interne Taktsignal ICLK (e) zu erzeugen. Daher fehlt dem zweiten internen Taktsignal ICLK ein Taktzyklus. Es gibt keinen Phasenunterschied zwischen dem zweiten internen Taktsignal ICLK und dem dritten internen Taktsignal FCLK, weil der DLL, z. B. der in 4 dargestellte DLL 420, verriegelt ist. Nach einem Wechsel des ersten Knotensignals NA auf den hohen logischen Pegel, wird das erste Messsteuersignal FMS in Reaktion auf eine ansteigende Flanke des ersten internen Taktsignals PCLK mit dem hohen logischen Pegel erzeugt (f), und das zweite Messsteuersignal IMS wird in Reaktion auf eine abfallende Flanke des ersten internen Taktsignals PCLK erzeugt (g).
Weiter bezugnehmend auf 7, wird das Steuertaktsignal IDCLKB während einer Periode mit einem hohen logischen Pegel des zweiten Messsteuersignal IMS mit einem invertierten Pegel des ersten internen Taktsignals PCLK erzeugt (h). Das frequenzgeteilte Taktsignal FDIVCLK kann während eines Zyklus des ersten Messsteuersignal FMS mit hohem logischen Pegel durch Teilen des dritten internen Taktsignals FCLK durch zwei erzeugt werden (i). In 7 fehlt dem frequenzgeteilten Taktsignal FDIVCLK ein Impuls. Die Ausgabesignale Q der Flip-Flops 681 bis 689 des in 6 dargestellten Schieberegisters 680 nehmen in Reaktion auf die ansteigenden Flanken des Steuertaktsignals IDCLKB die Werte H-H-H-H-H-H-L-H-H an, wobei H den hohen logischen Pegel repräsentiert und L den niedrigen logischen Pegel repräsentiert. Entsprechend nehmen das erste bis neunte Messsignal M1B bis M9B die Werte L-L-L-L-L-L-H-H-H an. Wenn der fehlende Impulszyklus des frequenzgeteilten Taktsignals FDIVCLK in das Flip-Flop 681 eingegeben wird, wird das Messstoppsignal STOPB mit dem niedrigen logischen Pegel erzeugt.
8 ist ein Schaltungsdiagramm einer beispielhaften Ausführungsform des Latenzzählers 440, welcher in einer beispielhaften Ausführungsform des Speicherbauelements 400 in 4 dargestellt ist. Bezugnehmend auf 8 umfasst der Latenzzähler 440 einen Logikschaltkreis 810, welcher die Messsignale M1B bis M9B kombinieren kann, die von der Verzögerungsmesseinheit 425 mit den Latenzinformationen CL5 bis CL11 bereitgestellt werden, um eine Mehrzahl von Schaltsignalen S0 bis S6 zu erzeugen. Der Latenzzähler 440 umfasst weiter ein Schieberegister 820, das eine Mehrzahl von Flip-Flops 821 bis 826 umfasst, welche sequentiell das erste Befehlssignal PREAD in Reaktion auf das erste interne Taktsignal PCLK empfangen, und eine Schalteinheit 830, welche selektiv das erste Befehlssignal PREAD und die Ausgabesignale Q der Flip-Flops 821 bis 826 als das zweite Befehlssignal DREAD überträgt.
Der Zeitspielraum der Flip-Flops 821 bis 826 des Latenzzählers 440 kann mit der Taktperiode tCK des ersten internen Taktsignals PCLK korrespondieren. Die Anzahl der Flip-Flops, die für den Latenzzähler 440 verwendet und/oder erforderlich ist, kann als ganze Zahl bestimmt werden, welche einen Wert (CL·tCK – tSAC – tDCK – tDF – tDV)/tCK nicht übersteigt. Entsprechend kann der Latenzzähler 440 auch während einer minimalen Zugriffszeit tAA eines Speicherbauelements 400 gemäß einer beispielhaften Ausführungsform gesteuert werden.
Daher erfordert eine beispielhafte Ausführungsform des Speicherbauelements 400 keine Verzögerungsabstimmung gemäß einer PVT(Prozess, Spannungs- und Temperatur)-Variation, da eine Verzögerungszeitvariation der Verzögerungszellen 432 und 433 des DLL 430 aufgrund der PVT-Variation in den Verzögerungszellennachbildung 450 abgebildet wird, um das Latenzsignal LATENCY zu erzeugen. Des Wei teren wird die Erzeugung eines Störimpulstaktsignals vom DLL 430 gesperrt und/oder verhindert, auch wenn der DLL während eines Ausschaltmodus des Speicherbauelements gemäß einer beispielhaften Ausführungsform abgeschaltet wird. Als solches ist ein Latenztaktinitialisierungsschaltkreis nicht erforderlich und der DLL kann gemäß einer beispielhaften Ausführungsform frei eingeschaltet und ausgeschaltet werden

Claims

Speicherbauelement, umfassend: – eine Verzögerungsmesseinheit (425), welche eine Verzögerungszeit zwischen einer Eingabe eines externen Taktsignals und einer Ausgabe von Lesedaten misst, um Messsignale zu erzeugen, und welche ein erstes internes Taktsignal erzeugt, welches gegenüber dem externen Taktsignal verzögert ist, – einen Verzögerungsregelkreis (DLL, 430), welcher das erste interne Taktsignal empfängt und ein zweites internes Taktsignal erzeugt, welches mit dem externen Taktsignal synchronisiert ist, – einen Latenzzähler (440), welcher in Reaktion auf die Messsignale ein Latenzsignal aus einem externen Lesebefehlssignal erzeugt, und – einen Datenausgabepuffer (460), welcher die Lesedaten in Reaktion auf das Latenzsignal und das zweite interne Taktsignal ausgibt.
Speicherbauelement nach Anspruch 1, wobei die Verzögerungsmesseinheit das erste interne Taktsignal mit einem einzelnen fehlenden Zyklus einer Periode in Reaktion auf ein Verriegelungsabschlusssignal erzeugt, welches einen Zeitpunkt repräsentiert, an welchem eine Verriegelung des DLL abgeschlossen ist.
Speicherbauelement nach Anspruch 1 oder 2, wobei die Verzögerungsmesseinheit umfasst: – einen Messstartsignalgenerator, welcher ein Messstartsignal in Reaktion auf ein Verriegelungsabschlusssignal und das externe Taktsignal erzeugt und in Reaktion auf das Messstartsignal und das externe Taktsignal das erste interne Taktsignal erzeugt, – einen Messsteuersignalgenerator, welcher ein erstes und ein zweites Messsteuersignal in Reaktion auf das externe Taktsignal und das Verriegelungsabschlusssignal erzeugt, – einen Frequenzteiler, welcher eine Frequenz des externen Taktsignals in Reaktion auf das erste Messsteuersignal teilt, um ein frequenzgeteiltes Taktsignal zu erzeugen, – einen Steuertaktsignalgenerator, welcher ein Steuertaktsignal in Reaktion auf das zweite Messsteuersignal und das externe Taktsignal erzeugt, und – einen Messsignalgenerator, welcher die Messsignale und ein Messstoppsignal in Reaktion auf das Steuertaktsignal und das frequenzgeteilte Taktsignal erzeugt.
Speicherbauelement nach Anspruch 3, wobei der Messstartsignalgenerator umfasst: – ein erstes Flip-Flop, welches das Verriegelungsabschlusssignal in Reaktion auf das externe Taktsignal empfängt und ein erstes Knotensignal ausgibt, – einen ersten Inverter, der das externe Taktsignal empfängt, – ein erstes NAND-Gatter, welches das erste Knotensignal, ein drittes Knotensignal und das Messstartsignal empfängt, – einen zweiten Inverter, welcher ein Ausgabesignal des ersten NAND-Gatters empfängt und ein zweites Knotensignal ausgibt, – ein zweites Flip-Flop, welches das zweite Knotensignal in Reaktion auf ein Ausgabesignal des ersten Inverters empfängt und das Messstartsignal ausgibt, – eine Verzögerungseinheit, welche das Messstartsignal verzögert und invertiert, – ein zweites NAND-Gatter, welches das Messstartsignal und ein Ausgabesignal der Verzögerungseinheit empfängt, – ein drittes NAND-Gatter, welches ein Ausgabesignal des zweiten NAND-Gatters und ein Ausgabesignal eines vierten NAND-Gatters empfängt, – das vierte NAND-Gatter, welches ein Ausgabesignal des dritten NAND-Gatters und das externe Taktsignal empfängt, – einen dritten Inverter, welcher das Ausgabesignal des dritten NAND-Gatters empfängt und das dritte Knotensignal erzeugt, – eine Latenzzählernachbildung, welche das externe Taktsignal empfängt und das externe Taktsignal um eine Verzögerungszeit des Latenzzählers verzögert, und – ein UND-Gatter, welches ein Ausgabesignal der Latenzzählernachbildung und das Messstartsignal empfängt und das erste interne Taktsignal ausgibt.
Speicherbauelement nach Anspruch 4, wobei der Messsteuersignalgenerator umfasst: – ein drittes Flip-Flop, welches das erste Knotensignal in Reaktion auf das erste externe Taktsignal empfängt, – eine zweite Verzögerungseinheit, welche ein Ausgabesignal des dritten Flip-Flops empfängt und das erste Messsteuersignal ausgibt, – einen vierten Inverter, welcher das externe Taktsignal empfängt, und – ein viertes Flip-Flop, welches das Ausgabesignal des dritten Flip-Flops in Reaktion auf ein Ausgabesignal des vierten Inverters empfängt und ein zweites Messsteuersignal ausgibt.
Speicherbauelement nach einem der Ansprüche 3 bis 5, wobei der Frequenzteiler umfasst: – ein NAND-Gatter, welches das erste Messsteuersignal und ein invertiertes Ausgabesignal eines Flip-Flops empfängt, – einen Inverter, der ein Ausgabesignal des NAND-Gatters empfängt, und – das Flip-Flop, welches zurückgesetzt ist, wenn das Verriegelungsabschlusssignal gesperrt ist, das Ausgabesignal des Inverters in Reaktion auf das zweite interne Taktsignal empfängt und das frequenzgeteilte Taktsignal ausgibt.
Speicherbauelement nach einem der Ansprüche 3 bis 6, wobei der Steuertaktsignalgenerator umfasst: – ein erstes NAND-Gatter, welches das externe Taktsignal und das zweite Messsteuersignal empfängt, – eine Verzögerungseinheit, welche ein Ausgabesignal des ersten NAND-Gatters empfängt, invertiert und verzögert, und – ein zweites NAND-Gatter, welches ein Ausgabesignal der Verzögerungseinheit und ein Messstoppsignal empfängt und das Steuertaktsignal erzeugt.
Speicherbauelement nach einem der Ansprüche 3 bis 7, wobei der Messsignalgenerator umfasst: – eine Mehrzahl von Flip-Flops, welche in Reihe geschaltet sind und in Reaktion auf das Steuertaktsignal das frequenzgeteilte Taktsignal empfangen, und – NAND-Gatter, welche in Reaktion auf die Ausgabesignale oder invertierte Ausgabesignale der Mehrzahl von Flip-Flops und benachbarter Messsignale jeweils Messsignale erzeugen, – wobei ein invertiertes Ausgabesignal des letzten Flip-Flops der in Reihe geschalteten Flip-Flops das Messstoppsignal bildet.
Speicherbauelement nach einem der Ansprüche 1 bis 8, wobei der DLL umfasst: – ein Phasendetektor, welcher eine Phase des externen Taktsignals mit einer Phase des zweiten internen Taktsignals vergleicht und ein Phasensteuersignal erzeugt, und – eine Verzögerungseinheit, welche das erste interne Taktsignal in Reaktion auf das Phasensteuersignal verzögert, um das zweite interne Taktsignal zu erzeugen.
Speicherbauelement nach einem der Ansprüche 1 bis 9, wobei der Latenzzähler umfasst: – einen Logikschaltkreis, welcher die Messsignale und Latenzinformationen des Speicherbauelements kombiniert, um eine Mehrzahl von Schaltsignalen zu erzeugen, – eine Mehrzahl von Flip-Flops, die in Reihe geschaltet sind und in Reaktion auf das externe Taktsignal sequentiell das externe Lesebefehlssignal empfangen, und – eine Schalteinheit, welche das externe Lesebefehlssignal oder Ausgabesignale der Flip-Flops in Reaktion auf die Schaltsignale auswählt und das ausgewählte Signal als das Latenzsignal überträgt.
Speicherbauelement (400), umfassend: – einen Befehlspuffer (410), welcher einen externen Befehl empfängt und ein erstes Befehlssignal ausgibt, – einen Taktpuffer (420), welcher ein externes Taktsignal empfängt und ein erstes internes Taktsignal erzeugt, – eine Verzögerungsmesseinheit (425), welche ein zweites internes Taktsignal und Messsignale in Reaktion auf das erste interne Taktsignal und ein viertes internes Taktsignal erzeugt, um eine Verzögerungszeit zwischen einer Eingabe des externen Taktsignals und einer Ausgabe der Lesedaten zu messen, – einen DLL (430), welcher das zweite interne Taktsignal empfängt und ein drittes internes Taktsignal und das vierte interne Taktsignal synchronisiert mit dem ersten internen Taktsignal erzeugt, – einen Latenzzähler (440), welcher in Reaktion auf das erste interne Taktsignal und die Messsignale ein zweites Befehlssignal aus dem ersten Befehlsignal erzeugt, – eine Verzögerungszellennachbildung (450), welche das zweite Befehlssignal um eine Verzögerungszeit zwischen dem zweiten internen Taktsignal und dem dritten internen Taktsignal verzögert, um ein Latenzsignal zu erzeugen, und – einen Datenausgabepuffer (460), welcher die Lesedaten in Reaktion auf das Latenzsignal und das dritte interne Taktsignal ausgibt.
Speicherbauelement nach Anspruch 11, wobei die Verzögerungsmesseinheit das zweite interne Taktsignal mit einem einzelnen fehlenden Zyklus einer Periode in Reaktion auf ein Verriegelungsabschlusssignal erzeugt, welches einen Zeitpunkt repräsentiert, an welchem eine Verriegelung des DLL abgeschlossen ist.
Speicherbauelement nach Anspruch 11 oder 12, wobei die Verzögerungsmesseinheit umfasst: – einen Messstartsignalgenerator, welcher ein Messstartsignal in Reaktion auf das Verriegelungsabschlusssignal und das erste interne Taktsignal erzeugt und in Reaktion auf das Messstartsignal und das erste interne Taktsignal das zweite interne Taktsignal erzeugt, – einen Messsteuersignalgenerator, welcher ein erstes und ein zweites Messsteuersignal in Reaktion auf das erste in terne Taktsignal und das Verriegelungsabschlusssignal erzeugt, – einen Frequenzteiler, welcher eine Frequenz des ersten internen Taktsignals in Reaktion auf das erste Messsteuersignal teilt, um ein frequenzgeteiltes Taktsignal zu erzeugen, – einen Steuertaktsignalgenerator, welcher ein Steuertaktsignal in Reaktion auf das zweite Messsteuersignal und das erste interne Taktsignal erzeugt, und – einen Messsignalgenerator, der die Messsignale und ein Messstoppsignal in Reaktion auf das Steuertaktsignal und das frequenzgeteilte Taktsignal erzeugt.
Speicherbauelement nach Anspruch 13, wobei der Messstartsignalgenerator umfasst: – ein erstes Flip-Flop, welches das Verriegelungsabschlusssignal in Reaktion auf das erste interne Taktsignal empfängt und ein erstes Knotensignal ausgibt, – einen ersten Inverter, der das erste interne Taktsignal empfängt, – ein erstes NAND-Gatter, welches das erste Knotensignal, ein drittes Knotensignal und das Messstartsignal empfängt, – einen zweiten Inverter, welcher ein Ausgabesignal des ersten NAND-Gatters empfängt und ein zweites Knotensignal ausgibt, – ein zweites Flip-Flop, welches das zweite Knotensignal in Reaktion auf ein Ausgabesignal des ersten Inverters empfängt und das Messstartsignal ausgibt, – eine Verzögerungseinheit, welche das Messstartsignal verzögert und invertiert, – ein zweites NAND-Gatter, welches das Messstartsignal und ein Ausgabesignal der Verzögerungseinheit empfängt, – ein drittes NAND-Gatter, welches ein Ausgabesignal des zweiten NAND-Gatters und ein Ausgabesignal eines vierten NAND-Gatters empfängt, – das vierte NAND-Gatter, welches ein Ausgabesignal des dritten NAND-Gatters und das erste interne Taktsignal empfängt, – einen dritten Inverter, welcher das Ausgabesignal des dritten NAND-Gatters empfängt und das dritte Knotensignal erzeugt, – eine Latenzzählernachbildung, welche das erste interne Taktsignal empfängt und das externe Taktsignal um eine Verzögerungszeit des Latenzzählers verzögert, und – ein UND-Gatter, welches ein Ausgabesignal der Latenzzählernachbildung und das Messstartsignal empfängt und das zweite interne Taktsignal ausgibt.
Speicherbauelement nach Anspruch 14, wobei der Messsteuersignalgenerator umfasst: – ein drittes Flip-Flop, welches das erste Knotensignal in Reaktion auf das erste interne Taktsignal empfängt, – eine zweite Verzögerungseinheit, welche ein Ausgabesignal des dritten Flip-Flops empfängt und das erste Messsteuersignal ausgibt, – einen vierten Inverter, welcher das erste interne Taktsignal empfängt, und – ein viertes Flip-Flop, welches das Ausgabesignal des dritten Flip-Flops in Reaktion auf ein Ausgabesignal des vierten Inverters empfängt und das zweite Messsteuersignal ausgibt.
Speicherbauelement nach einem der Ansprüche 13 bis 15, wobei der Frequenzteiler umfasst: – ein NAND-Gatter, welches das erste Messsteuersignal und ein invertiertes Ausgabesignal eines Flip-Flops empfängt, – einen Inverter, der ein Ausgabesignal des NAND-Gatters empfängt, und – das Flip-Flop, welches zurückgesetzt ist, wenn das Verriegelungsabschlusssignal gesperrt ist, ein Ausgabesignal des Inverters in Reaktion auf das vierte interne Taktsignal empfängt und das frequenzgeteilte Taktsignal ausgibt.
Speicherbauelement nach einem der Ansprüche 13 bis 16, wobei der Steuertaktsignalgenerator umfasst: – ein erstes NAND-Gatter, welches das erste interne Taktsignal und das zweite Messsteuersignal empfängt, – eine Verzögerungseinheit, welche ein Ausgabesignal des ersten NAND-Gatters empfängt, invertiert und verzögert, und – ein zweites NAND-Gatter, welches ein Ausgabesignal der Verzögerungseinheit und das Messstoppsignal empfängt und das Steuertaktsignal erzeugt.
Speicherbauelement nach einem der Ansprüche 13 bis 17, wobei der Messsignalgenerator umfasst: – eine Mehrzahl von Flip-Flops, welche in Reihe geschaltet sind und in Reaktion auf das Steuertaktsignal das frequenzgeteilte Taktsignal empfangen, und – NAND-Gatter, welche in Reaktion auf Ausgabesignale oder invertierte Ausgabesignale der Mehrzahl von Flip-Flops und benachbarter Messsignale jeweils Messsignale erzeugen, – wobei ein invertiertes Ausgabesignal des letzten Flip-Flops der in Reihe geschalteten Flip-Flops das Messstoppsignal bildet.
Speicherbauelement nach einem der Ansprüche 11 bis 18, wobei der DLL umfasst: – ein Phasendetektor, welcher eine Phase des externen Taktsignals mit einer Phase des zweiten internen Taktsignals vergleicht und ein Phasensteuersignal erzeugt, – eine Verzögerungszelle, welche das zweite interne Taktsignal in Reaktion auf das Phasensteuersignal verzögert, um das dritte interne Taktsignal zu erzeugen, – eine Datenausgabepuffernachbildung, welche das dritte interne Taktsignal empfängt und das dritte interne Taktsignal um eine Verzögerungszeit des Datenausgabepuffers verzögert, und – eine Taktpuffernachbildung, welche ein Ausgabesignal der Datenausgabepuffernachbildung um eine Verzögerungszeit des Taktpuffers verzögert.
Speicherbauelement nach Anspruch 19, wobei die Verzögerungszelle umfasst: – eine erste variable Verzögerungseinheit, welche eine Verzögerungszeit des zweiten internen Taktsignals in Reaktion auf das Phasensteuersignal variiert, und – eine erste feste Verzögerungseinheit, welche das zweite interne Taktsignal, welches die erste variable Verzögerungseinheit durchlaufen hat, um eine feste Verzögerungszeit verzögert, um das dritte interne Taktsignal zu erzeugen.
Speicherbauelement nach Anspruch 20, wobei die Verzögerungszellennachbildung umfasst: – eine zweite variable Verzögerungseinheit, welche eine Verzögerungszeit des zweiten Befehlssignals in Reaktion auf das Phasensteuersignal variiert, und – eine zweite feste Verzögerungseinheit, welche das zweite Befehlssignal, welches die zweite variable Verzögerungseinheit durchlaufen hat, um eine feste Verzögerungszeit verzögert, um das Latenzsignal zu erzeugen.
Speicherbauelement nach Anspruch 21, wobei die zweite variable Verzögerungseinheit die gleiche Konfiguration wie die erste variable Verzögerungseinheit aufweist.
Speicherbauelement nach Anspruch 21 oder 22, wobei die zweite feste Verzögerungseinheit die gleiche Konfiguration wie die erste feste Verzögerungseinheit aufweist.
Speicherbauelement nach einem der Ansprüche 11 bis 23, wobei der Latenzzähler umfasst: – einen Logikschaltkreis, welcher die Messsignale und Latenzinformationen des Speicherbauelements kombiniert, um eine Mehrzahl von Schaltsignalen zu erzeugen, – eine Mehrzahl von Flip-Flops, die in Reihe geschaltet sind und in Reaktion auf das externe Taktsignal sequentiell das externe Lesebefehlssignal empfangen, und – eine Schalteinheit, welche das externe Lesebefehlssignal oder Ausgabesignale der Flip-Flops in Reaktion auf die Schaltsignale auswählt und das ausgewählte Signal als das zweite Befehlssignal überträgt.
Verfahren zum Betreiben eines Speicherbauelements mit den Schritten: – Empfangen eines externen Taktsignals und eines externen Lesebefehlssignals, – Erzeugen eines internen Taktsignals aus dem externen Taktsignal, welches in einen DLL eingegeben wird, wobei dem internen Taktsignal ein Taktzyklus fehlt, – Erzeugen von Messsignalen unter Verwendung des internen Taktsignals, dem ein Taktzyklus fehlt, um eine Verzögerungszeit zwischen einer Eingabe des externen Taktsignals und einer Ausgabe von aus einem Speicherfeld gelesenen Daten zu messen, – Erzeugen eines Latenzsignals aus dem externen Lesebefehlssignal in Reaktion auf die Messsignale und – Ausgeben der Lesedaten in Reaktion auf das Latenzsignal und das interne Taktsignal.
Verfahren nach Anspruch 25, wobei das interne Taktsignal dem externen Taktsignal um eine Verzögerungszeit vorauseilt, die einer Zeitdauer zwischen dem Erzeugen des internen Taktsignals und dem Ausgeben der Lesedaten entspricht.
Verfahren nach Anspruch 25 oder 26, wobei die Erzeugung der Messsignale umfasst: – Erzeugen eines Messstartsignals, welches eine Periode mit einem niedrigen logischen Pegel aufweist, die mit einem Taktzyklus korrespondiert, in Reaktion auf ein Verriegelungsabschlusssignal, welches einen Zeitpunkt repräsentiert, an welchem die Verriegelung des DLL abgeschlossen ist, – Erzeugen des internen Taktsignals in Reaktion auf das externe Taktsignal und das Messstartsignal, – Teilen einer Frequenz des internen Taktsignals, um ein frequenzgeteiltes Taktsignal zu erzeugen, und – Abtasten des frequenzgeteilten Taktsignals in Reaktion auf das interne Taktsignal und Erzeugen der Messsignale.
Verfahren nach einem der Ansprüche 25 bis 27, wobei die Erzeugung des Latenzsignals umfasst: – Kombinieren des externen Lesebefehlssignals mit Latenzinformationen des Speicherbauelements, um eine Mehrzahl von Schaltsignalen zu erzeugen, – Eingeben des externen Lesebefehlssignals in ein Schieberegister, welches eine Mehrzahl von Flip-Flops umfasst, die in Reihe geschaltet sind, und – Ausgeben von Ausgabesignalen der Flip-Flops, welche mit den Schaltsignalen korrespondieren, als ein Latenzsignal in Reaktion auf das externe Taktsignal.
Verfahren nach Anspruch 28, wobei das Latenzsignal nach Ablauf einer Anzahl von Taktsignalen freigegeben wird, welche um 1 kleiner als eine CAS-Latenz des Speicherbauelements ist, um ein Datenabtastsignal des Speicherbauelements zu erzeugen.
Verfahren nach Anspruch 29, wobei das Latenzsignal während einer Periode freigegeben ist, während der Daten entsprechend einer Burst-Länge des Speicherbauelements ausgegeben werden.