CN104424984B - 存储器控制电路与控制存储器模块的数据读取程序的方法 - Google Patents

Abstract

本发明揭示公开了一种存储器控制电路及控制存储器模块的数据读取程序的方法。于该数据读取程序中，该存储器模块系传送一数据信号及用来还原该数据信号的一数据触发信号，该数据触发信号包含一前置部分，该方法包含：控制该存储器模块的一阻抗匹配电路，使该数据触发信号于该前置部分之前维持于一固定电平；产生一时脉；依据该时脉产生一致能信号；依据该致能信号取样该数据触发信号，以产生一取样结果；依据该取样结果调整该致能信号的致能时间点；以及依据该致能信号启动还原该数据信号的程序。

Description

存储器控制电路与控制存储器模块的数据读取程序的方法

技术领域

本发明是关于存储器控制电路，尤其是关于控制存储器模块的数据读取程序的电路与方法。

背景技术

请参阅图1，其是现有双倍数据率同步动态随机存取存储器（Double Data RateSynchronous Dynamic Random Access Memory，以下简称DDR SDRAM）的系统架构图。DDRSDRAM10包含存储器控制电路110与存储器模块120。存储器控制电路110传送时脉CLK给存储器模块120，以作为其操作时的参考时脉。在进行读取操作时，存储器控制电路110先发送一个读取命令CMD给存储器模块120，存储器模块120依据读取命令CMD存取其内部的数据来产生数据信号DQ，并且连同用来还原数据信号DQ的数据触发信号（Data Strobe Signal）DQS一并回传给存储器控制电路110。

请参阅图2，其是现有DDR SDRAM的信号时序图。数据触发信号DQS包含前置（preamble）部分tRPRE以及紧跟在前置部分tRPRE之后用来取样数据信号DQ的周期性时脉部分。前置部分tRPRE的长度大约等于时脉CLK的一个周期，其中间点标示为P。前置部分tRPRE的用途之一在于指示数据触发信号DQS的周期性时脉部分的起始位置，因此为了确保数据还原程序的正确性，必须先找出数据触发信号DQS的前置部分tRPRE。此外，数据触发信号DQS还包含非稳态部分TRI（斜线部分），信号在此区间会在高低电平间不规则跳动。

存储器控制电路110利用数据触发信号DQS来取样数据信号DQ以还原数据。然而因为电路板上的绕线以及各个元件内部或多或少所造成的信号延迟，存储器模块120内部的时脉DDR_CLK与存储器控制电路110的时脉CLK可能已经有一定程度的延迟。因为时脉DDR_CLK与CLK不再是同相位，造成存储器模块120所产生的数据触发信号DQS与存储器控制电路110本身的时脉CLK不属于同一个时脉领域（clock domain）。这种情况下要正确地找出数据触发信号DQS的前置部分tRPRE，便需要有相对应的处理机制。

现有中常以读取均衡（read leveling）技术来找出数据触发信号DQS的前置部分tRPRE。存储器控制电路110依据时脉CLK产生一个DQS致能（DQS enabling）信号DQS_En，其功用在于指示数据触发信号DQS的前置部分tRPRE，因此DQS致能信号DQS_En最好能在数据触发信号DQS的前置部分tRPRE的中间点P处致能（例如由低电平切换到高电平）。当DQS致能信号致能时，代表数据触发信号DQS的前置部分tRPRE已经发生，也就是还原数据信号DQ的程序即将开始。在读取均衡的过程中，存储器控制电路110会连续发送读取命令CMD，而且每次发送时，皆会将DQS致能信号DQS_En的致能时间点延迟时脉CLK的半个周期，并用DQS致能信号DQS_En来取样数据触发信号DQS。当连续的取样结果符合预设的数据型态时，代表存储器控制电路110于第一次发送的读取命令CMD时所对应的DQS致能信号DQS_En即是系统所需要的DQS致能信号，其致能时间点可以指示数据触发信号DQS的前置部分tRPRE的位置。然而这个方法耗时，而且可能因为数据触发信号DQS中的非稳态部分TRI而造成误判。

另一个现有方法，是利用读取延迟（read latency）的方式来评估数据触发信号DQS的前置部分tRPRE的时间。一般而言可以推估存储器模块120在收到读取命令CMD后的多少时间内会发送数据触发信号DQS，例如是5个时脉CLK的周期的时间。然而因为时脉DDR_CLK与时脉CLK之间有延迟，而且延迟时间的长短与电路板及元件的设计及工艺，或甚至是操作温度有关。因此若存储器控制电路110利用本身的时脉CLK为基础，评估发送读取命令CMD的5个周期后将收到数据触发信号DQS的前置部分tRPRE，这样的判断方式很容易产生误差。而且这个方法必须配合数据信号DQ一起判断，增加操作上的复杂度。

发明内容

鉴于现有技术的不足，本发明的一目的在于提供一种存储器控制电路与一种控制存储器模块的数据读取程序的方法，以更有效率地产生理想的致能信号。

本发明揭示了一种存储器控制电路，用来控制一存储器模块的一数据读取程序，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号至该存储器控制电路，该数据触发信号包含一前置部分，该存储器控制电路包含：一时脉产生电路，用来产生一时脉；一控制单元，耦接该存储器模块及该时脉产生电路，用来控制该存储器模块的一阻抗匹配电路及依据该时脉产生一致能信号；以及一取样电路，耦接该控制单元，用来依据该致能信号取样该数据触发信号，以产生一取样结果；其中，该控制单元先控制该阻抗匹配电路以使得该数据触发信号于该前置部分之前维持于一固定电平，再控制该取样电路依据该致能信号取样该数据触发信号，并且依据该取样结果调整该致能信号的致能时间点，并依据该致能信号启动还原该数据信号的程序。

本发明另揭示了一种控制一存储器模块的一数据读取程序的方法，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号，该数据触发信号包含一前置部分，该方法包含：控制该存储器模块的一阻抗匹配电路，使该数据触发信号于该前置部分之前维持于一固定电平；产生一时脉；依据该时脉产生一致能信号；依据该致能信号取样该数据触发信号，以产生一取样结果；依据该取样结果调整该致能信号的致能时间点；以及依据该致能信号启动还原该数据信号的程序。

本发明的存储器控制电路与控制存储器模块的数据读取程序的方法能够不受非稳态部分TRI的影响，并且降低判断时的复杂度，因而更有效率地产生更准确的致能信号。因此，系统能抵抗电压、温度、工艺等影响，得以高速读取DDR SDRAM的数据。

有关本发明的特征、实作与功效，兹配合附图作较佳实施例详细说明如下。

附图说明

图1为现有DDR SDRAM的系统架构图；

图2为现有DDR SDRAM的信号时序图；

图3为本发明的存储器控制电路的功能方块图；

图4为阻抗匹配电路的一实施例的示意图；

图5为本发明DDR SDRAM的信号时序图；

图6为本发明DDR SDRAM的另一信号时序图；

图7为本发明的控制存储器模块的数据读取程序的方法的粗调程序的流程图；以及

图8为本发明的控制存储器模块的数据读取程序的方法的微调程序的流程图。

其中，附图标记说明如下：

10、30 DDR SDRAM

110、310 存储器控制电路

120、320 存储器模块

312 时脉产生电路

314 取样电路

316 控制单元

317 延迟单元

322 阻抗匹配电路

410 控制器

412 扩展模式寄存器组

S710～S760、S810～S850 步骤

具体实施方式

以下说明内容的技术用语参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本发明的揭示内容包含存储器控制电路与控制存储器模块的数据读取程序的方法，能够使读取存储器数据的过程较不受电压、温度、工艺等影响，而能更快速且更精确地读取数据。该电路与方法可应用于DDR SDRAM，在实施为可能的前提下，本技术领域技术人员能够依本说明书的揭示内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的存储器控制电路与控制存储器模块的数据读取程序的方法所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分揭示及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本发明的控制存储器模块的数据读取程序的方法可通过本发明的存储器控制电路或其等效电路来执行，在不影响该方法发明的充分揭示及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬体。

请参阅图3，其是本发明的存储器控制电路的功能方块图。DDR SDRAM30包含存储器控制电路310与存储器模块320。存储器控制电路310包含时脉产生电路312、取样电路314及控制单元316。存储器模块320包含阻抗匹配电路322。为了说明方便及维持图式的简洁，图3中未绘示所有元件间的连结关系或省略与本发明没有直接关系的元件，例如存储器控制电路310的控制单元316发送读取命令CMD给存储器模块320，而图3中省略控制单元316与读取命令CMD的传送接脚的连线；另外存储器模块320除了阻抗匹配电路322之外亦包含其他元件，例如存储器晶粒等。以上为本技术领域技术人员所熟知，故在不影响本发明的揭示下予以省略。事实上，阻抗匹配电路322即为存储器模块320的片上端接（on-dietermination,ODT）电路，用来调整线路的阻抗匹配，以消除或减少信号的反射。

请同时参阅图2及图3，在读取数据的程序中，存储器控制电路310为了找出数据触发信号DQS的前置部分tRPRE，控制单元316会依据时脉产生电路312所产生的时脉CLK来产生DQS致能信号DQS_En。取样电路314受控制单元316的控制，利用DQS致能信号DQS_En来取样数据触发信号DQS，并产生取样结果。控制电路316再依据取样结果判断是否需要调整DQS致能信号DQS_En的致能时间点。如图2所示，当取样电路312利用DQS致能信号DQS_En来取样数据触发信号DQS时，数据触发信号DQS中的非稳态部分TRI会造成不可预期的取样结果，因此极易造成误判。为了排除数据触发信号DQS中的非稳态部分TRI的影响，本发明利用控制单元316控制存储器模块320的阻抗匹配电路322的阻抗匹配设定。

请参阅图4，其阻抗匹配电路322的一实施例的示意图。开关S1与S2受控制器410控制而呈现导通或不导通的状态。控制单元316可以通过存储器模块320的ODT接脚，发送控制信号Ctrl来设定控制器410。电阻R1及R2的值则由扩展模式寄存器组（extended moderegister set,EMRS）412设定。存储器控制电路310的控制单元316可以通过设定扩展模式寄存器组412的值来改变电阻R1及R2的值。对第二代双倍数据率同步动态随机存取存储器（DDR2SDRAM）与第三代双倍数据率同步动态随机存取存储器（DDR3SDRAM）而言，数据触发信号DQS以差动信号（differential signal）的方式传送，两个信号分别称为信号DQS及信号DQS#，通过存储器模块320的两个接脚传送。在预设的情况下，当阻抗匹配电路322开启时，不论对于信号DQS或信号DQS#，开关S1及S2导通，电阻R1及R2的值被设为相同，因此信号DQS或信号DQS#的电压电平皆为VDD/2，使得这两个信号经过比较器的比较时，因为电压相等或相近，造成比较器的输出端在高低电平间产生不规则的跳动，造成如图2的非稳态部分TRI。

为了避免数据触发信号DQS的非稳态部分TRI造成前置部分tRPRE的误判，控制单元316于发送读取命令CMD之前，也就是当存储器模块320尚未发送数据触发信号DQS，信号DQS及信号DQS#尚处于初始状态时，控制单元316通过设定扩展模式寄存器组412的暂存值，来改变阻抗匹配电路322的阻抗匹配状态。目的在于使信号DQS及信号DQS#产生一个电压差，因此比较器的比较结果就能维持在一个固定的电平。例如将信号DQS调整成具有较低的电压电平，并且将信号DQS#调整成具有较高的电压电平，比较器的输出就能维持在低电压电平。

请参阅图5，其是本发明DDR SDRAM的信号时序图。相较于图2，因为改变了阻抗匹配电路322的阻抗匹配状态，数据触发信号DQS不再有非稳定状态，而是于前置部分tRPRE之前皆维持在固定的电压电平（图5以低电压电平为例）。当控制单元316依据时脉CLK来触发DQS致能信号DQS_En的致能时间点，如图5所示，当DQS致能信号DQS_En的致能时间点位于时脉CLK的第（m-2）个时脉边缘（clock edge）时（m为大于1的正整数；在图5所示的例子中，m大于等于7），此时依据此DQS致能信号DQS_En来取样数据触发信号DQS得到的取样结果将是0（或是低电压电平）。之后控制单元316重新发送读取命令CMD，并且将DQS致能信号DQS_En的致能时间点延后至时脉CLK的下一个时脉边缘（m-1），也就是将DQS致能信号DQS_En延后时脉CLK的半个周期。此时依据此DQS致能信号DQS_En来取样数据触发信号DQS得到的取样结果将也是0。重复以上步骤，当DQS致能信号DQS_En的致能时间点位于时脉CLK的时脉边缘m时，此时将会得到取样结果为1（或是高电压电平）。因为数据触发信号DQS在前置部分tRPRE及之前的部分皆为低电压电平，因此当取样结果发生位准转换时，代表数据触发信号DQS在前置部分tRPRE已经结束。实际操作上，控制单元316一直将取样结果与预设值1做比较，当取样结果与预设值相同，代表目前的DQS致能信号DQS_En的致能时间点相当接近数据触发信号DQS的前置部分tRPRE。此时可以以取样结果与预设值相同的时脉边缘，也就是本实施例中的时脉边缘m为基准，往前回溯1至2个时脉边缘（也就是时脉边缘（m-1）或时脉边缘（m-2））作为DQS致能信号DQS_En的致能时间点。因为数据触发信号DQS与时脉CLK的周期相同，因此时脉边缘（m-1）及时脉边缘（m-2）必能对应数据触发信号DQS的前置部分tRPRE。也就是说，依据上述步骤找到符合预设值的时脉边缘m，再依据其前1至2个时脉边缘作为致能时间点的DQS致能信号DQS_En，已经可以被用来指示数据触发信号DQS的前置部分tRPRE，因而可进行接下来的数据还原程序。

然而如图5所示，时脉边缘（m-1）或时脉边缘（m-2）与数据触发信号DQS的前置部分tRPRE的中间点P仍有些许误差，此误差最大可为时脉CLK的半个周期。换句话说，利用前揭步骤所产生的DQS致能信号DQS_En，其精准度为时脉CLK的周期的一半。为了得到更精确的DQS致能信号DQS_En，以下将进行信号的微调。

在微调程序开始之前，必须先复原在上述粗调程序中经过调整的阻抗匹配电路322，使其回复到阻抗匹配状态，以消除或减少信号的反射。当阻抗匹配电路322回复到阻抗匹配状态，表示数据触发信号DQS于前置部分tRPRE之前会有非稳态部分TRI产生，而不再维持在固定的电压电平，如图2所示。然而在粗调程序中已经找出DQS致能信号DQS_En的大约的致能时间点，所以即使数据触发信号DQS在粗调程序后回复成有非稳态部分TRI，也不影响最终的结果。接下来便可进行DQS致能信号DQS_En的微调程序。

控制单元316还包含延迟单元317。控制单元316利用该延迟单元317将时脉CLK延迟，并且依据延迟后的时脉调整DQS致能信号DQS_En的致能时间点。延迟单元317延迟的时间长度可以设定为时脉CLK的连续两个时脉边缘的n等份，n为大于1的正整数。此延迟的时间长度即为微调程序的精准度。由于时脉CLK的连续两个时脉边缘对应时脉CLK的周期的一半，假设其周期为T，则微调的精准度即为T/2n。

以n等于4为例，也就是精准度设定为T/8。如图5所示，数据触发信号DQS的前置部分tRPRE的右半部被等分划分为4个区间，微调程序尚未开始前时脉边缘（m-1）落于中间点P的右边第3个区间。第一次延迟时，时脉CLK被延迟T/8，也就是时脉边缘（m-1）将落于中间点P的右边第4个区间。控制单元316再依据此时时脉边缘（m-1）的时间点作为DQS致能信号DQS_En的致能时间点，并且控制取样电路314以DQS致能信号DQS_En取样数据触发信号DQS，而产生延迟后的取样结果。如图5所示，此时将得到延迟后的取样结果为0。控制单元316将此延迟后的取样结果与粗调程序中所设定的预设值做比对，发现两者不相等，因此必须进行下一轮的微调。相较于第一次的延迟，第二次的延迟中时脉CLK再被延迟T/8，换句话说，第二次的延迟中，时脉CLK实际上由图5所示的尚未延迟的时序延迟了2T/8。延迟后的时脉边缘（m-1）将落在数据触发信号DQS的前置部分tRPRE之外，此时控制单元316将发现对应时脉边缘（m-1）的延迟后的取样结果为1，与预设值相同。当控制单元316发现延迟后的取样结果与预设值相同时，便依据此次的延迟时间（即2T/8）来调整DQS致能信号DQS_En的致能时间点。调整的方式为，控制单元316将记下此延迟时间（即2T/8），并再重新发送读取命令，于产生DQS致能信号DQS_En的过程中，将时脉CLK延迟2T/8，并且此次是依据时脉边缘（m-2）的位置来调整DQS致能信号DQS_En的致能时间点。由图5可知，经过调整后的DQS致能信号DQS_En，其致能时间点将更接近数据触发信号DQS的前置部分tRPRE的中间点P，且两者的误差小于微调程序的精准度。

请参阅图6，其是本发明DDR SDRAM的另一信号时序图。在此例中，n同样设定为4。时脉边缘（m-1）落于数据触发信号DQS的前置部分tRPRE的中间点P的右边第一区间。经过三次的延迟，对应时脉边缘（m-1）的延迟后的取样结果依然不等于预设值。直到第四次的延迟（相较于未延迟时，延迟时间为4T/8），控制单元316才发现对应时脉边缘（m-1）的延迟后的取样结果等于预设值。此时控制单元316依据时脉边缘（m-2）延迟4T/8后的时间点来调整DQS致能信号DQS_En的致能时间点。然而实际上时脉边缘（m-2）延迟4T/8后即是时脉边缘（m-1）的时间点。所以上述的步骤可以归纳如下，如果延迟的时间长度设定为时脉CLK的连续两个时脉边缘的n等份，当控制单元316将时脉CLK延迟第（n-1）次，亦即延迟时间等于(n-1)T/2n，对应时脉边缘（m-1）的延迟后的取样结果仍不等于预设值时，控制单元316即可依据时脉边缘（m-1）的时间点来调整DQS致能信号DQS_En的致能时间点。

请参阅图7，其是本发明的控制存储器模块的数据读取程序的方法的粗调程序的流程图。除前述的存储器控制电路310外，本发明亦相对应地揭示了一种控制存储器模块的数据读取程序的方法，应用于DDR SDRAM，用来调整DQS致能信号DQS_En的致能时间点，使其更精确指示DDR SDRAM的数据触发信号DQS的前置部分。本方法由前揭存储器控制电路310或其等效电路来执行。如图7所示，本发明的一实施例包含下列步骤：

步骤S710：控制存储器模块的阻抗匹配电路，使数据触发信号DQS于前置部分tRPRE开始之前维持于固定电平。如图2所示，数据触发信号DQS于前置部分tRPRE之前为非稳态TRI，为了避免非稳态TRI造成前置部分tRPRE的误判，因此先控制存储器模块320内部的阻抗匹配电路322，使数据触发信号DQS的差动信号对DQS及DQS#产生一个电压差，因此比较器的比较结果就能维持在一个固定的电平。调整过后的信号时序图如图5所示；

步骤S720：产生时脉CLK。时脉CLK传递给存储器模块320成为时脉DDR_CLK，两时脉间因为电路板线路或元件的关系而产生延迟；

步骤S730：依据时脉CLK产生DQS致能信号DQS_En。DQS致能信号DQS_En的致能时间点依据时脉CLK的时脉边缘（上升缘或下降缘）而决定。图5中即是以时脉边缘（m-2）作为致能时间点来产生DQS致能信号DQS_En；

步骤S740：依据DQS致能信号DQS_En取样数据触发信号DQS，以产生取样结果。如图5所示，DQS致能信号DQS_En将取样到数据触发信号DQS的前置部分tRPRE，而得到取样结果为0；

步骤S750：依据取样结果调整DQS致能信号DQS_En的致能时间点。由于取样结果不等于预设值1，表示取样的时间点还没到达数据触发信号DQS的前置部分tRPRE或是正好在前置部分tRPRE，所以尚无法确定前置部分tRPRE何时开始。因此必须再次发送读取命令，而步骤S730及S740将被再次执行。在新的一次调整程序中，时脉边缘（m-2）的次一个时脉边缘，也就是时脉边缘（m-1）被用来作为DQS致能信号DQS_En的致能时间点。并且新的DQS致能信号DQS_En被用来取样数据触发信号DQS，以产生取样结果。上述的步骤将一直重复，直到取样结果为1，代表DQS致能信号DQS_En的致能时间点已经超过数据触发信号DQS的前置部分tRPRE，如图5的时脉边缘m所示。因为数据触发信号DQS的前置部分tRPRE大约占时脉CLK的一个周期，因此时脉边缘（m-1）及（m-2）可以被确定为对应数据触发信号DQS的前置部分tRPRE。也就是说，以时脉边缘（m-1）或（m-2）作为致能时间点的DQS致能信号DQS_En可以正确地指示数据触发信号DQS的前置部分tRPRE。

步骤S760：依据DQS致能信号DQS_En启动还原数据信号的程序。当DQS致能信号DQS_En的致能时间点被调整到理想的位置之后，便可以依据DQS致能信号DQS_En开始还原数据信号的程序，以还原数据信号所携带的数据。

图7所示的流程已经可以正确地找出数据触发信号DQS的前置部分tRPRE。相较于现有技术，此方法不会受数据触发信号DQS的非稳态TRI的影响而造成误判，并且亦不受数据触发信号DQS与控制电路310本身的时脉CLK已经不属于同一个时脉领域的影响。

请参阅图8，其是本发明的控制存储器模块的数据读取程序的方法的微调程序的流程图。图7的流程可以视为粗调的程序，图8的流程进一步微调DQS致能信号DQS_En，使其致能时间点更接近数据触发信号DQS的前置部分tRPRE的中间点P。如图8所示，本发明的微调DQS致能信号DQS_En的方法包含下列步骤：

步骤S810：控制阻抗匹配电路322使数据触发信号DQS于前置部分tRPRE开始之前不维持于固定电平。当图7的粗调程序完成（亦即找到时脉边缘（m-1）或（m-2））后，不再需要使数据触发信号DQS的非稳态部分维持在固定电平，反而需要将阻抗匹配电路322调整回阻抗匹配的状态，以避免信号的反射；

步骤S820：以预设时间延迟时脉CLK。可以将时脉CLK的连续两个边缘的n等份作为基础时间，n为大于1的正整数，而每次延迟皆延迟基础时间的整数倍。例如假设时脉CLK的周期为T且n等于4，则基础时间为T/8，而预设时间则为kT/8，k为微调过程中延迟的次数。因此第一次延迟的预设时间为T/8，第二次延迟的预设时间为2T/8，以此类推。这里所指的预设时间为相较于尚未延迟的时脉CLK而言，而连续的两次延迟，其预设时间的差值为T/8。为了说明方便，以n等于4为例，图5中数据触发信号DQS的前置部分tRPRE的右半边被划分为4等分，则每一等分即为T/8；

步骤S830：依据延迟后的时脉CLK调整DQS致能信号DQS_En的致能时间点。以图5为例，在粗调程序中找到时脉边缘（m-1）后，在微调程序中经过上一步骤的第一次延迟（即延迟预设时间T/8），时脉边缘（m-1）的位置来到中间点P右方的第四个区间。此步骤便以此时间点来作为DQS致能信号DQS_En的致能时间点；

步骤S840：依据DQS致能信号DQS_En取样数据触发信号DQS而产生延迟后的取样结果。依据上一步骤所产生的DQS致能信号DQS_En来取样数据触发信号DQS，将得到延迟后的取样结果为0（即中间点P右方的第四个区间的值）；以及

步骤S850：依据预设时间及延迟后的取样结果决定DQS致能信号DQS_En的致能时间点。当延迟后的取样结果不等于预设值1，则将重复上述的步骤S820～S840，直到延迟后的取样结果等于预设值1。如图5所示，当第二次延迟时脉CLK（预设时间为T/4），即发生延迟后的取样结果等于预设值1。此时将以时脉边缘（m-1）的前一个时脉边缘（即时脉边缘（m-2））的时间点，加上预设时间作为DQS致能信号DQS_En的致能时间点。然而如图6的情形，直到第四次的延迟（预设时间为T/2），延迟后的取样结果才等于预设值1，此时仍将时脉边缘（m-2）的时间点延迟预设时间作为DQS致能信号DQS_En的致能时间点。然而时脉边缘（m-1）与时脉边缘（m-2）的差距正好为T/2，因此可以归纳出，当进行到第（n-1）次（此例n等于4）的延迟，延迟后的取样结果仍不等于预设值1时，则可以时脉边缘（m-1）的时间点作为DQS致能信号DQS_En的致能时间点。

综上所述，经过图8的微调程序，DQS致能信号DQS_En的致能时间点将更接近数据触发信号DQS的前置部分tRPRE的中间点P。如此系统更能抵抗电压、温度、工艺等影响，得以高速读取DDR SDRAM的数据。

由于本技术领域技术人员可通过图3的装置发明的揭示内容来了解图7至图8的方法发明的实施细节与变化。因此，为避免赘文，在不影响该方法发明的揭示要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域技术人员了解本发明之用，非用以限制本发明。另外，本技术领域人士可依本发明的揭示内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。再者，前揭实施例虽以双倍数据率同步动态随机存取存储器的存储器模块为例，然此并非对本发明的限制，本技术领域人士可依本发明的揭示适当地将本发明应用于其它类型的存储器控制电路。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利权利要求保护范围须视本说明书的权利要求所界定者为准。

Claims (20)

1.一种存储器控制电路，用来控制一存储器模块的一数据读取程序，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号至该存储器控制电路，该数据触发信号包含一前置部分，该存储器控制电路包含：

一时脉产生电路，用来产生一时脉；

一控制单元，耦接该存储器模块及该时脉产生电路，用来控制该存储器模块的一阻抗匹配电路及依据该时脉产生一致能信号；以及

一取样电路，耦接该控制单元，用来依据该致能信号取样该数据触发信号，以产生一取样结果；

其中，该控制单元先控制该阻抗匹配电路以使得该数据触发信号于该前置部分之前维持于一固定电平，再控制该取样电路依据该致能信号取样该数据触发信号，并且依据该取样结果调整该致能信号的致能时间点，并依据该致能信号启动还原该数据信号的程序。

2.如权利要求1所述的存储器控制电路，其中该数据触发信号以差动信号的方式传送，该控制单元控制该阻抗匹配电路使得该存储器模块用来传送该差动信号的两接脚产生一电压差，以使该数据触发信号于该前置部分之前维持于该固定电平。

3.如权利要求1所述的存储器控制电路，其中该控制单元还包含：

一延迟单元，用来延迟该时脉；

其中该控制单元利用该延迟单元将该时脉延迟一预设时间，并依据该延迟后的时脉调整该致能信号的致能时间点，进而控制该取样电路依据该致能信号取样该数据触发信号而产生一延迟后的取样结果，并且该控制单元依据该预设时间及该延迟后的取样结果决定该致能信号的致能时间点。

4.如权利要求3所述的存储器控制电路，其中该控制单元于所述依据该取样结果调整该致能信号的致能时间点之后、且延迟该时脉之前控制该阻抗匹配电路使该数据触发信号于该前置部分之前不维持于该固定电平。

5.如权利要求3所述的存储器控制电路，其中该时脉的两相邻时脉边缘的时间间隔为T，该预设时间为kT/n，n为大于1的正整数，k为大于等于1且小于n的正整数。

6.如权利要求3所述的存储器控制电路，其中该控制单元依据该时脉的多个时脉边缘依序调整该致能信号的致能时间点，并且该取样电路得到多个取样结果，该控制单元进而依据该多个取样结果得知符合一预设值的取样结果所对应的一目标时脉边缘，并且依据该目标时脉边缘调整该致能信号的致能时间点。

7.如权利要求6所述的存储器控制电路，其中若该目标时脉边缘为该时脉的第m个时脉边缘，该控制单元调整该致能信号的致能时间点使其对应第m-1时脉边缘的时间点，m为大于1的正整数。

8.如权利要求7所述的存储器控制电路，其中该延迟后的取样结果对应第m-1时脉边缘。

9.如权利要求8所述的存储器控制电路，其中当该延迟后的取样结果等于该预设值时，该控制单元以第m-2时脉边缘延迟该预设时间的时间点作为该致能信号的致能时间点。

10.如权利要求1所述的存储器控制电路，其中该存储器模块为双倍数据率同步动态随机存取存储器的存储器模块。

11.一种控制一存储器模块的一数据读取程序的方法，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号，该数据触发信号包含一前置部分，该方法包含：

控制该存储器模块的一阻抗匹配电路，使该数据触发信号于该前置部分之前维持于一固定电平；

产生一时脉；

依据该时脉产生一致能信号；

依据该致能信号取样该数据触发信号，以产生一取样结果；

依据该取样结果调整该致能信号的致能时间点；以及

依据该致能信号启动还原该数据信号的程序。

12.如权利要求11所述的方法，其中该数据触发信号以差动信号的方式传送，该控制该阻抗匹配电路的步骤控制该阻抗匹配电路使该存储器模块的用来传送该差动信号的两接脚产生一电压差，以使得该数据触发信号于该前置部分之前维持于该固定电平。

13.如权利要求11所述的方法，还包含：

延迟该时脉一预设时间；

依据该延迟后的时脉调整该致能信号的致能时间点；

依据该致能信号取样该数据触发信号而产生一延迟后的取样结果；以及

依据该预设时间及该延迟后的取样结果决定该致能信号的致能时间点。

14.如权利要求13所述的方法，还包含：

于所述依据该取样结果调整该致能信号的致能时间点之后、且延迟该时脉之前，控制该阻抗匹配电路使该数据触发信号于该前置部分之前不维持于该固定电平。

15.如权利要求13所述的方法，其中该时脉的两相邻时脉边缘的时间间隔为T，该预设时间为kT/n，n为大于1的正整数，k为大于等于1且小于n的正整数。

16.如权利要求13所述的方法，其中该依据该时脉产生该致能信号的步骤包含：

依据该时脉的多个时脉边缘依序调整该致能信号的致能时间点；

则该依据该致能信号取样该数据触发信号的步骤得到多个取样结果，且该依据该取样结果调整该致能信号的致能时间点的步骤包含：

依据该多个取样结果找出符合一预设值的取样结果所对应的一目标时脉边缘，并且依据该目标时脉边缘调整该致能信号的致能时间点。

17.如权利要求16所述的方法，其中若该目标时脉边缘为该时脉的第m个时脉边缘，该依据该目标时脉边缘调整该致能信号的致能时间点的步骤调整该致能信号的致能时间点使其对应第m-1时脉边缘的时间点，m为大于1的正整数。

18.如权利要求17所述的方法，其中该延迟后的取样结果对应第m-1时脉边缘。

19.如权利要求18所述的方法，其中该依据该预设时间及该延迟后的取样结果决定该致能信号的致能时间点的步骤包含：

当该延迟后的取样结果等于该预设值时，以第m-2时脉边缘延迟该预设时间的时间点作为该致能信号的致能时间点。

20.如权利要求11所述的方法，其中该存储器模块为双倍数据率同步动态随机存取存储器的存储器模块。