CN109785872B - 记忆体控制器 - Google Patents

Abstract

一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号。该记忆体控制器包含一第一驱动及阻抗匹配电路、一第二驱动及阻抗匹配电路以及一逻辑电路。该逻辑电路耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位。

Description

记忆体控制器

技术领域

本发明是关于记忆体，尤其是关于记忆体控制器。

背景技术

在同步动态随机存取记忆体(Synchronous Dynamic Random Access Memory,SDRAM)的内部，有一些接脚设有终端电阻(例如资料触发讯号(Data Strobe Signal)接脚)，有一些接脚则没有设置终端电阻。对该些没有设置终端电阻的接脚来说，为了降低讯号反射及满足规格书中对讯号的过冲(overshoot)与下冲(undershoot)的要求，需要在印刷电路板(printed circuit board,PCB)上设置匹配电阻及/或限制印刷电路板上的绕线长度(winding length)。然而，在印刷电路板上设置匹配电阻会增加成本、印刷电路板的面积以及线路布局的困难度，而限制印刷电路板上的绕线长度也会增加线路布局的困难度。因此，如何缩小印刷电路板的面积、降低成本并同时满足规格书的要求成为同步动态随机存取记忆体的电路设计的一项重要课题。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种记忆体控制器。

本发明揭露一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号。该记忆体控制器包含一第一驱动及阻抗匹配电路、一第二驱动及阻抗匹配电路以及一逻辑电路。该第一驱动及阻抗匹配电路耦接于一第一电压与该输出端之间。该第二驱动及阻抗匹配电路耦接于一第二电压与该输出端之间，且该第二电压不等于该第一电压。该逻辑电路耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位。

本发明另揭露一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号。该记忆体控制器包含一第一驱动电路、一第二驱动电路、一阻抗匹配电路以及一逻辑电路。该第一驱动电路耦接于一第一电压与该输出端之间。该第二驱动电路耦接于一第二电压与该输出端之间，且该第二电压不等于该第一电压。该阻抗匹配电路耦接于该第一电压与该输出端之间或耦接于该第二电压与该输出端之间。该逻辑电路耦接于该第一驱动电路、该第二驱动电路及该阻抗匹配电路，用来设定该第一驱动电路的一第一驱动能力、该第二驱动电路的一第二驱动能力、及该阻抗匹配电路的阻抗，以及致能该第一驱动电路以使该控制讯号具有一第一准位或致能该第二驱动电路以使该控制讯号具有不同于该第一准位的一第二准位。

本发明的记忆体控制器具有阻抗匹配的功能。当使用本发明的记忆体控制器时，无需于电路板上设置额外的匹配电阻，亦无需限制印刷电路板上的绕线长度。相较于传统技术，本发明使电路的实作更为容易，且具有缩小印刷电路板的面积、降低成本并同时满足规格书的要求等优点。

有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。

附图说明

图1为本发明记忆体控制器的一实施例的功能方块图；

图2为本发明驱动及阻抗匹配电路的一实施例的电路图；

图3为本发明驱动及阻抗匹配电路以金氧半场效电晶体实作的一实施例的详细电路图；

图4为本发明驱动及阻抗匹配电路以金氧半场效电晶体实作的另一实施例的详细电路图；以及

图5为本发明驱动及阻抗匹配电路以金氧半场效电晶体实作的另一实施例的详细电路图。

【符号说明】

100 记忆体控制器

110 逻辑电路

112 暂存器

120、130 驱动及阻抗匹配电路

140 输出端

124、134 驱动电路

128、138 阻抗匹配电路

具体实施方式

以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本发明的揭露内容包含记忆体控制器。由于本发明的记忆体控制器所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分揭露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。

图1是本发明记忆体控制器的一实施例的功能方块图。记忆体控制器100包含逻辑电路110、驱动及阻抗匹配电路120、驱动及阻抗匹配电路130以及输出端140。记忆体控制器100可以透过输出端140输出控制讯号以控制同步动态随机存取记忆体或其他种类的记忆体。驱动及阻抗匹配电路120及驱动及阻抗匹配电路130串接于电压VDDQ及电压VSSQ之间，且电压VDDQ不等于电压VSSQ。在一些实施例中，电压VDDQ可以是电路的正电压源，电压VSSQ可以是电路的负电压源或接地。逻辑电路110接收记忆体存取讯号或设定讯号后，将对应该记忆体存取讯号或该设定讯号的控制值暂存至其内部的暂存器112中。记忆体存取讯号可以来自于采用记忆体控制器100的电子装置的处理单元(例如中央处理单元、微控制器、微处理器等)，而设定讯号亦可以来自该处理单元，或是来自其他的设定电路。

逻辑电路110根据对应于记忆体存取讯号的控制值致能(enable)驱动及阻抗匹配电路120及/或驱动及阻抗匹配电路130。当驱动及阻抗匹配电路120被致能时，驱动及阻抗匹配电路120将输出端140的讯号准位拉高(pull-up)。当驱动及阻抗匹配电路130被致能时，驱动及阻抗匹配电路130将输出端140的讯号准位拉低(pull-down)。在一些实施例中，逻辑电路110可同时或不同时致能阻抗匹配电路120及驱动及阻抗匹配电路130。

逻辑电路110根据对应于设定讯号的控制值控制驱动及阻抗匹配电路120与驱动及阻抗匹配电路130的阻抗及/或驱动能力。

图2为本发明驱动及阻抗匹配电路的一实施例的电路图。驱动及阻抗匹配电路120包含驱动电路124及阻抗匹配电路128；驱动及阻抗匹配电路130包含驱动电路134及阻抗匹配电路138。驱动电路124及驱动电路134各包含至少一个驱动单元。阻抗匹配电路128及阻抗匹配电路138各包含至少一个阻抗匹配单元。四个控制值SDp、STp、SDn以及STn对应于设定讯号。控制值SDp控制驱动电路124中驱动单元的并联个数，控制值STp控制阻抗匹配电路128中阻抗匹配单元的并联个数，控制值SDn控制驱动电路134中驱动单元的并联个数，以及控制值STn控制阻抗匹配电路138中阻抗匹配单元的并联个数。控制值DGp以及控制值DGn对应于记忆体存取讯号。控制值DGp可以致能或不致能(disable)驱动电路124，亦即控制驱动电路124中的驱动单元开启或关闭。控制值DGn可以致能或不致能驱动电路134，亦即控制驱动电路134中的驱动单元开启或关闭。控制值TGp控制阻抗匹配电路128中的阻抗匹配单元开启或关闭。控制值TGn控制阻抗匹配电路138中的阻抗匹配单元开启或关闭。

上述的驱动单元及阻抗匹配单元可以由电晶体实作，例如金氧半场效电晶体(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、双载子接面电晶体(bipolar junction transistor，BJT)或其他类型的电晶体。以下关于驱动电路124、阻抗匹配电路128、驱动电路134及阻抗匹配电路138的细部电路说明将以金氧半场效电晶体为例，然而本技术领域具有通常知识者可以根据以下的揭露内容得知以其他类型的电晶体实作本发明时的实作细节。

图3为本发明驱动及阻抗匹配电路以金氧半场效电晶体实作的一实施例的详细电路图。在图3所示的实施例中，驱动电路124及阻抗匹配电路128由P型金氧半场效电晶体(P-type Metal-Oxide-Semiconductor Field-Effect Transistor，以下简称PMOS)所组成的电晶体阵列实作；驱动电路134及阻抗匹配电路138由N型金氧半场效电晶体(N-typeMetal-Oxide-Semiconductor Field-Effect Transistor，以下简称NMOS)所组成的电晶体阵列实作。当二个电晶体并联时，其闸极互相电连接、汲极互相电连接且源极互相电连接。在一些实施例中，驱动电路124、阻抗匹配电路128、驱动电路134及阻抗匹配电路138中每一电晶体的汲极及源极分别透过开关与相邻的电晶体的汲极及源极耦接。上述开关由控制值SDp、STp、SDn及STn控制；也就是说，藉由调整控制值即可改变电晶体的并联个数。

当驱动电路124及驱动电路134中的电晶体的并联个数愈大时，驱动电路124及驱动电路134具有愈强的驱动能力，亦即驱动电路124具有愈强的上拉能力，驱动电路134具有愈强的下拉能力。当阻抗匹配电路128及阻抗匹配电路138中的电晶体的并联个数愈大时，阻抗匹配电路128及阻抗匹配电路138具有愈低的阻抗，亦即输出端140与电压VDDQ或电压VSSQ之间的等效阻抗愈低。

在一些实施例中，可以藉由调整控制值STp及STn来将阻抗匹配电路128及阻抗匹配电路138调整为具有相同或近似的阻抗。当阻抗匹配电路128及阻抗匹配电路138具有相同或近似的阻抗时，输出端140的共模电压实质上等于电压VDDQ及电压VSSQ的中间值。在其他实施例中，亦可只调整阻抗匹配电路128及阻抗匹配电路138的其中之一，亦即藉由只调整阻抗匹配电路128或阻抗匹配电路138的电晶体并联个数，来调整输出端140的等效阻抗。在其他实施例中，阻抗匹配电路128或阻抗匹配电路138可以被省略(如图4或图5所示)。

控制值DGp以及控制值DGn对应于记忆体存取讯号。控制值DGp可以致能或不致能驱动电路124，亦即控制驱动电路124中并联的电晶体同时导通或不导通。控制值DGn可以致能或不致能驱动电路134，亦即控制驱动电路134中并联的电晶体同时导通或不导通。当逻辑电路110欲拉高输出端140的电压(例如使控制讯号具有一第一准位)，控制值DGp控制驱动电路124中至少一个电晶体导通(即驱动电路124中电晶体的并联个数至少为一)，且控制值DGn控制驱动电路134中所有电晶体不导通。当逻辑电路110欲拉低输出端140的电压(例如使控制讯号具有不同于该第一准位的一第二准位)，控制值DGn控制驱动电路134中至少一个电晶体导通(即驱动电路134中电晶体的并联个数至少为一)，且控制值DGp控制驱动电路124中所有电晶体不导通。如图3的实施例所示，当驱动电路124的电晶体由PMOS实作且驱动电路134的电晶体由NMOS实作时，控制值DGp为控制值DGn的反相。

控制值TGp控制阻抗匹配电路128中并联的电晶体同时导通或不导通。当控制值TGp控制阻抗匹配电路128中所有的电晶体皆不导通时，图3的等效电路如图5所示。控制值TGn控制阻抗匹配电路138中并联的电晶体同时导通或不导通。当控制值TGn控制阻抗匹配电路138中所有的电晶体皆不导通时，图3的等效电路如图4所示。在图3所示的实施例中，因为阻抗匹配电路128的电晶体由PMOS实作，所以控制值TGp为低准位，且因为阻抗匹配电路138的电晶体由NMOS实作，所以控制值TGn为高准位。在一些实施例中，控制值TGp的准位与驱动及阻抗匹配电路120是否被致能无关；控制值TGn的准位与驱动及阻抗匹配电路130是否被致能无关。也就是说，输出端140的等效阻抗不因驱动及阻抗匹配电路120或驱动及阻抗匹配电路130是否被致能而改变。在一些实施例中，控制值TGp及/或控制值TGn维持在固定的准位，以使得不论驱动及阻抗匹配电路120及驱动及阻抗匹配电路130为致能或非致能，阻抗匹配电路128及阻抗匹配电路138中并联的电晶体保持开启或关闭。

记忆体控制器100可以透过输出端140输出记忆体的位址命令(addresscommand)，但不以此为限。更明确地说，前述的记忆体存取讯号可以对应于记忆体的位址命令。举例来说，当位址命令的某一位元为第一逻辑值时，对应该位元的控制值DGp及控制值DGn分别为第一准位及第二准位；当位址命令的该位元为第二逻辑值时，对应该位元的控制值DGp及控制值DGn分别为第二准位及第一准位。

因为本发明不需要在晶片外设置额外的匹配电阻，所以本发明的记忆体控制器更适合用于多晶片模组封装(multi-chip module,MCM)。本发明可以在不改变共模电压的前提下(例如将驱动及阻抗匹配电路120及驱动及阻抗匹配电路130的阻抗设为实质上相同)，达到缩小讯号振幅的效果，以符合规格书中对讯号的过冲与下冲的要求。更明确地说，亦即本发明可以控制讯号的振幅介于电压VDDQ加上最大可允许振幅(maximum amplitude)及电压VSSQ减去最大可允许振幅之间。此外，本发明还可以同时满足眼图遮罩(eye mask)的高度及宽度的要求。

请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。再者，前揭实施例虽以金氧半场效电晶体为例，然此并非对本发明的限制，亦可以利用其他种类的电晶体来实作本发明。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

Claims (10)

1.一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号，该记忆体控制器包含：

一第一驱动及阻抗匹配电路，耦接于一第一电压与该输出端之间，其中，该第一驱动及阻抗匹配电路包含一第一驱动电路和一第一阻抗匹配电路，该第一驱动电路不具有输出至该第一阻抗匹配电路的控制信号；

一第二驱动及阻抗匹配电路，耦接于一第二电压与该输出端之间，其中，该第二电压不等于该第一电压，该第二驱动及阻抗匹配电路包含一第二驱动电路和一第二阻抗匹配电路，该第二驱动电路不具有输出至该第二阻抗匹配电路的控制信号；以及

一逻辑电路，耦接于该第一驱动及阻抗匹配电路及该第二驱动及阻抗匹配电路，用来设定该第一驱动及阻抗匹配电路的一第一阻抗及一第一驱动能力、设定该第二驱动及阻抗匹配电路的一第二阻抗及一第二驱动能力，以及致能该第一驱动及阻抗匹配电路以使该控制讯号具有一第一准位或致能该第二驱动及阻抗匹配电路以使该控制讯号具有不同于该第一准位的一第二准位；

其中，所述逻辑电路具有分别控制该第一驱动电路、该第一阻抗匹配电路、该第二驱动电路、该第二阻抗匹配电路的对应于该记忆体的设定讯号的和存取讯号的控制值。

2.根据权利要求1所述的记忆体控制器，其中，

该第一驱动电路耦接于该第一电压及该输出端之间；

该第一阻抗匹配电路耦接于该第一电压及该输出端之间；

该第二驱动电路耦接于该第二电压及该输出端之间；

该第二阻抗匹配电路耦接于该第二电压及该输出端之间；

其中，该逻辑电路不同时致能该第一驱动电路及该第二驱动电路。

3.根据权利要求2所述的记忆体控制器，其中，该第一阻抗匹配电路的阻抗实质上等于该第二阻抗匹配电路的阻抗。

4.根据权利要求2所述的记忆体控制器，其中，该第一阻抗匹配电路包含复数个第一电晶体，该第二阻抗匹配电路包含复数个第二电晶体，该逻辑电路是控制该些第一电晶体的并联个数以调整该第一阻抗匹配电路的阻抗，以及该逻辑电路是控制该些第二电晶体的并联个数以调整该第二阻抗匹配电路的阻抗。

5.根据权利要求2所述的记忆体控制器，其中，该逻辑电路更包含：

一暂存器，储存有复数个所述控制值；

其中，该逻辑电路是依据该些控制值的一第一部分控制该第一驱动电路的驱动能力及该第二驱动电路的驱动能力，以及依据该些控制值的一第二部分控制该第一阻抗匹配电路的阻抗及该第二阻抗匹配电路的阻抗。

6.根据权利要求1所述的记忆体控制器，其中，该控制讯号是为该记忆体的一位址命令。

7.一种记忆体控制器，用来调整一输出端的阻抗匹配，并透过该输出端输出控制一记忆体的一控制讯号，该记忆体控制器包含：

一第一驱动电路，耦接于一第一电压与该输出端之间；

一第二驱动电路，耦接于一第二电压与该输出端之间，其中，该第二电压不等于该第一电压；

一阻抗匹配电路，耦接于该第一电压与该输出端之间或耦接于该第二电压与该输出端之间；以及

一逻辑电路，耦接于该第一驱动电路、该第二驱动电路及该阻抗匹配电路，用来设定该第一驱动电路的一第一驱动能力、该第二驱动电路的一第二驱动能力、及该阻抗匹配电路的阻抗，以及致能该第一驱动电路以使该控制讯号具有一第一准位或致能该第二驱动电路以使该控制讯号具有不同于该第一准位的一第二准位。

8.根据权利要求7所述的记忆体控制器，其中，该逻辑电路不同时致能该第一驱动电路及该第二驱动电路。

9.根据权利要求7所述的记忆体控制器，其中，该阻抗匹配电路是为一第一阻抗匹配电路，且该第一阻抗匹配电路耦接于该第一电压与该输出端之间，该记忆体控制器更包含：

一第二阻抗匹配电路，耦接于该第二电压与该输出端之间；

其中，该第一阻抗匹配电路的阻抗实质上等于该第二阻抗匹配电路的阻抗。

10.根据权利要求7所述的记忆体控制器，其中，该阻抗匹配电路包含复数个电晶体，该逻辑电路是控制该些电晶体的并联个数以调整该阻抗匹配电路的阻抗。

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