TWI645414B - 記憶體控制器 - Google Patents

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TWI645414B TW106138355A TW106138355A TWI645414B TW I645414 B TWI645414 B TW I645414B TW 106138355 A TW106138355 A TW 106138355A TW 106138355 A TW106138355 A TW 106138355A TW I645414 B TWI645414 B TW I645414B
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Abstract

一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號。該記憶體控制器包含一第一驅動及阻抗匹配電路、一第二驅動及阻抗匹配電路以及一邏輯電路。該邏輯電路耦接於該第一驅動及阻抗匹配電路及該第二驅動及阻抗匹配電路，用來設定該第一驅動及阻抗匹配電路的一第一阻抗及一第一驅動能力、設定該第二驅動及阻抗匹配電路的一第二阻抗及一第二驅動能力，以及致能該第一驅動及阻抗匹配電路以使該控制訊號具有一第一準位或致能該第二驅動及阻抗匹配電路以使該控制訊號具有不同於該第一準位之一第二準位。

Description

記憶體控制器
本發明是關於記憶體，尤其是關於記憶體控制器。
在同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory,SDRAM)的內部，有一些接腳設有終端電阻(例如資料觸發訊號(Data Strobe Signal)接腳)，有一些接腳則沒有設置終端電阻。對該些沒有設置終端電阻的接腳來說，為了降低訊號反射及滿足規格書中對訊號的過衝(overshoot)與下衝(undershoot)的要求，需要在印刷電路板(printed circuit board,PCB)上設置匹配電阻及/或限制印刷電路板上的繞線長度(winding length)。然而，在印刷電路板上設置匹配電阻會增加成本、印刷電路板的面積以及線路佈局的困難度，而限制印刷電路板上的繞線長度也會增加線路佈局的困難度。因此，如何縮小印刷電路板的面積、降低成本並同時滿足規格書的要求成為同步動態隨機存取記憶體的電路設計的一項重要課題。
鑑於先前技術之不足，本發明之一目的在於提供一種記憶體控制器。
本發明揭露一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號。該記憶體控制器包含一第一驅動及阻抗匹配電路、一第二驅動及阻抗匹配電路以及一邏輯電路。該第一驅動及阻抗匹配電路耦接於一第一電壓與該輸出端之間。該第二驅動及阻抗匹配電路耦接於一第二電壓與該輸出端之間，且該第二電壓不等於該第一電壓。該邏輯電路耦接於該第一驅動及阻抗匹配電路及該第二驅動及阻抗匹配電路，用來設定該第一驅動及阻抗匹配電路的一第一阻抗及一第一驅動能力、設定該第二驅動及阻抗匹配電路的一第二阻抗及一第二驅動能力，以及致能該第一驅動及阻抗匹配電路以使該控制訊號具有一第一準位或致能該第二驅動及阻抗匹配電路以使該控制訊號具有不同於該第一準位之一第二準位。
本發明另揭露一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號。該記憶體控制器包含一第一驅動電路、一第二驅動電路、一阻抗匹配電路以及一邏輯電路。該第一驅動電路耦接於一第一電壓與該輸出端之間。該第二驅動電路耦接於一第二電壓與該輸出端之間，且該第二電壓不等於該第一電壓。該阻抗匹配電路耦接於該第一電壓與該輸出端之間或耦接於該第二電壓與該輸出端之間。該邏輯電路耦接於該第一驅動電路、該第二驅動電路及該阻抗匹配電路，用來設定該第一驅動電路之一第一驅動能力、該第二驅動電路之一第二驅動能力、及該阻抗匹配電路的阻抗，以及致能該第一驅動電路以 使該控制訊號具有一第一準位或致能該第二驅動電路以使該控制訊號具有不同於該第一準位之一第二準位。
本發明之記憶體控制器具有阻抗匹配的功能。當使用本發明之記憶體控制器時，無需於電路板上設置額外的匹配電阻，亦無需限制印刷電路板上的繞線長度。相較於傳統技術，本發明使電路的實作更為容易，且具有縮小印刷電路板的面積、降低成本並同時滿足規格書的要求等優點。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
100‧‧‧記憶體控制器
110‧‧‧邏輯電路
112‧‧‧暫存器
120、130‧‧‧驅動及阻抗匹配電路
140‧‧‧輸出端
124、134‧‧‧驅動電路
128、138‧‧‧阻抗匹配電路
〔圖1〕為本發明記憶體控制器之一實施例的功能方塊圖；〔圖2〕為本發明驅動及阻抗匹配電路之一實施例的電路圖；〔圖3〕為本發明驅動及阻抗匹配電路以金氧半場效電晶體實作之一實施例的詳細電路圖；〔圖4〕為本發明驅動及阻抗匹配電路以金氧半場效電晶體實作之另一實施例的詳細電路圖；以及〔圖5〕為本發明驅動及阻抗匹配電路以金氧半場效電晶體實作之另一實施例的詳細電路圖。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含記憶體控制器。由於本發明之記憶體控制器所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖1係本發明記憶體控制器之一實施例的功能方塊圖。記憶體控制器100包含邏輯電路110、驅動及阻抗匹配電路120、驅動及阻抗匹配電路130以及輸出端140。記憶體控制器100可以透過輸出端140輸出控制訊號以控制同步動態隨機存取記憶體或其他種類的記憶體。驅動及阻抗匹配電路120及驅動及阻抗匹配電路130串接於電壓VDDQ及電壓VSSQ之間，且電壓VDDQ不等於電壓VSSQ。在一些實施例中，電壓VDDQ可以是電路的正電壓源，電壓VSSQ可以是電路的負電壓源或接地。邏輯電路110接收記憶體存取訊號或設定訊號後，將對應該記憶體存取訊號或該設定訊號的控制值暫存至其內部的暫存器112中。記憶體存取訊號可以來自於採用記憶體控制器100的電子裝置的處理單元(例如中央處理單元、微控制器、微處理器等)，而設定訊號亦可以來自該處理單元，或是來自其他的設定電路。
邏輯電路110根據對應於記憶體存取訊號的控制值致能(enable)驅動及阻抗匹配電路120及/或驅動及阻抗匹配電路130。當驅動及阻抗匹配電路120被致能時，驅動及阻抗匹配電路120將輸出端140 的訊號準位拉高(pull-up)。當驅動及阻抗匹配電路130被致能時，驅動及阻抗匹配電路130將輸出端140的訊號準位拉低(pull-down)。在一些實施例中，邏輯電路110可同時或不同時致能阻抗匹配電路120及驅動及阻抗匹配電路130。
邏輯電路110根據對應於設定訊號的控制值控制驅動及阻抗匹配電路120與驅動及阻抗匹配電路130的阻抗及/或驅動能力。
圖2為本發明驅動及阻抗匹配電路之一實施例的電路圖。驅動及阻抗匹配電路120包含驅動電路124及阻抗匹配電路128；驅動及阻抗匹配電路130包含驅動電路134及阻抗匹配電路138。驅動電路124及驅動電路134各包含至少一個驅動單元。阻抗匹配電路128及阻抗匹配電路138各包含至少一個阻抗匹配單元。四個控制值SDp、STp、SDn以及STn對應於設定訊號。控制值SDp控制驅動電路124中驅動單元的並聯個數，控制值STp控制阻抗匹配電路128中阻抗匹配單元的並聯個數，控制值SDn控制驅動電路134中驅動單元的並聯個數，以及控制值STn控制阻抗匹配電路138中阻抗匹配單元的並聯個數。控制值DGp以及控制值DGn對應於記憶體存取訊號。控制值DGp可以致能或不致能(disable)驅動電路124，亦即控制驅動電路124中的驅動單元開啟或關閉。控制值DGn可以致能或不致能驅動電路134，亦即控制驅動電路134中的驅動單元開啟或關閉。控制值TGp控制阻抗匹配電路128中的阻抗匹配單元開啟或關閉。控制值TGn控制阻抗匹配電路138中的阻抗匹配單元開啟或關閉。
上述的驅動單元及阻抗匹配單元可以由電晶體實作，例如金 氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、雙載子接面電晶體(bipolar junction transistor，BJT)或其他類型的電晶體。以下關於驅動電路124、阻抗匹配電路128、驅動電路134及阻抗匹配電路138的細部電路說明將以金氧半場效電晶體為例，然而本技術領域具有通常知識者可以根據以下的揭露內容得知以其他類型的電晶體實作本發明時的實作細節。
圖3為本發明驅動及阻抗匹配電路以金氧半場效電晶體實作之一實施例的詳細電路圖。在圖3所示的實施例中，驅動電路124及阻抗匹配電路128由P型金氧半場效電晶體(P-type Metal-Oxide-Semiconductor Field-Effect Transistor，以下簡稱PMOS)所組成的電晶體陣列實作；驅動電路134及阻抗匹配電路138由N型金氧半場效電晶體(N-type Metal-Oxide-Semiconductor Field-Effect Transistor，以下簡稱NMOS)所組成的電晶體陣列實作。當二個電晶體並聯時，其閘極互相電連接、汲極互相電連接且源極互相電連接。在一些實施例中，驅動電路124、阻抗匹配電路128、驅動電路134及阻抗匹配電路138中每一電晶體的汲極及源極分別透過開關與相鄰的電晶體的汲極及源極耦接。上述開關由控制值SDp、STp、SDn及STn控制；也就是說，藉由調整控制值即可改變電晶體的並聯個數。
當驅動電路124及驅動電路134中的電晶體的並聯個數愈大時，驅動電路124及驅動電路134具有愈強的驅動能力，亦即驅動電路124具有愈強的上拉能力，驅動電路134具有愈強的下拉能力。當阻抗匹配電路128及阻抗匹配電路138中的電晶體的並聯個數愈大時，阻抗匹配電路 128及阻抗匹配電路138具有愈低的阻抗，亦即輸出端140與電壓VDDQ或電壓VSSQ之間的等效阻抗愈低。
在一些實施例中，可以藉由調整控制值STp及STn來將阻抗匹配電路128及阻抗匹配電路138調整為具有相同或近似的阻抗。當阻抗匹配電路128及阻抗匹配電路138具有相同或近似的阻抗時，輸出端140的共模電壓實質上等於電壓VDDQ及電壓VSSQ的中間值。在其他實施例中，亦可只調整阻抗匹配電路128及阻抗匹配電路138的其中之一，亦即藉由只調整阻抗匹配電路128或阻抗匹配電路138的電晶體並聯個數，來調整輸出端140的等效阻抗。在其他實施例中，阻抗匹配電路128或阻抗匹配電路138可以被省略(如圖4或圖5所示)。
控制值DGp以及控制值DGn對應於記憶體存取訊號。控制值DGp可以致能或不致能驅動電路124，亦即控制驅動電路124中並聯的電晶體同時導通或不導通。控制值DGn可以致能或不致能驅動電路134，亦即控制驅動電路134中並聯的電晶體同時導通或不導通。當邏輯電路110欲拉高輸出端140的電壓(例如使控制訊號具有一第一準位)，控制值DGp控制驅動電路124中至少一個電晶體導通(即驅動電路124中電晶體的並聯個數至少為一)，且控制值DGn控制驅動電路134中所有電晶體不導通。當邏輯電路110欲拉低輸出端140的電壓(例如使控制訊號具有不同於該第一準位的一第二準位)，控制值DGn控制驅動電路134中至少一個電晶體導通(即驅動電路134中電晶體的並聯個數至少為一)，且控制值DGp控制驅動電路124中所有電晶體不導通。如圖3的實施例所示，當驅動電路124的電晶體由PMOS實作且驅動電路134的電晶體由NMOS 實作時，控制值DGp為控制值DGn的反相。
控制值TGp控制阻抗匹配電路128中並聯的電晶體同時導通或不導通。當控制值TGp控制阻抗匹配電路128中所有的電晶體皆不導通時，圖3的等效電路如圖5所示。控制值TGn控制阻抗匹配電路138中並聯的電晶體同時導通或不導通。當控制值TGn控制阻抗匹配電路138中所有的電晶體皆不導通時，圖3的等效電路如圖4所示。在圖3所示的實施例中，因為阻抗匹配電路128的電晶體由PMOS實作，所以控制值TGp為低準位，且因為阻抗匹配電路138的電晶體由NMOS實作，所以控制值TGn為高準位。在一些實施例中，控制值TGp的準位與驅動及阻抗匹配電路120是否被致能無關；控制值TGn的準位與驅動及阻抗匹配電路130是否被致能無關。也就是說，輸出端140的等效阻抗不因驅動及阻抗匹配電路120或驅動及阻抗匹配電路130是否被致能而改變。在一些實施例中，控制值TGp及/或控制值TGn維持在固定的準位，以使得不論驅動及阻抗匹配電路120及驅動及阻抗匹配電路130為致能或非致能，阻抗匹配電路128及阻抗匹配電路138中並聯的電晶體保持開啟或關閉。
記憶體控制器100可以透過輸出端140輸出記憶體的位址命令(address command)，但不以此為限。更明確地說，前述的記憶體存取訊號可以對應於記憶體的位址命令。舉例來說，當位址命令的某一位元為第一邏輯值時，對應該位元的控制值DGp及控制值DGn分別為第一準位及第二準位；當位址命令的該位元為第二邏輯值時，對應該位元的控制值DGp及控制值DGn分別為第二準位及第一準位。
因為本發明不需要在晶片外設置額外的匹配電阻，所以本發 明的記憶體控制器更適合用於多晶片模組封裝(multi-chip module,MCM)。本發明可以在不改變共模電壓的前提下(例如將驅動及阻抗匹配電路120及驅動及阻抗匹配電路130的阻抗設為實質上相同)，達到縮小訊號振幅的效果，以符合規格書中對訊號的過衝與下衝的要求。更明確地說，亦即本發明可以控制訊號的振幅介於電壓VDDQ加上最大可允許振幅(maximum amplitude)及電壓VSSQ減去最大可允許振幅之間。此外，本發明還可以同時滿足眼圖遮罩(eye mask)的高度及寬度的要求。
請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。再者，前揭實施例雖以金氧半場效電晶體為例，然此並非對本發明之限制，亦可以利用其他種類的電晶體來實作本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

Claims (10)

  1. 一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號，該記憶體控制器包含：一第一驅動及阻抗匹配電路，耦接於一第一電壓與該輸出端之間；一第二驅動及阻抗匹配電路，耦接於一第二電壓與該輸出端之間，其中，該第二電壓不等於該第一電壓；以及一邏輯電路，耦接於該第一驅動及阻抗匹配電路及該第二驅動及阻抗匹配電路，用來設定該第一驅動及阻抗匹配電路的一第一阻抗及一第一驅動能力、設定該第二驅動及阻抗匹配電路的一第二阻抗及一第二驅動能力，以及致能該第一驅動及阻抗匹配電路以使該控制訊號具有一第一準位或致能該第二驅動及阻抗匹配電路以使該控制訊號具有不同於該第一準位之一第二準位；其中該第一驅動及阻抗匹配電路包含：一第一驅動電路，耦接於該第一電壓及該輸出端之間；以及一第一阻抗匹配電路，耦接於該第一電壓及該輸出端之間；該第二驅動及阻抗匹配電路包含： 一第二驅動電路，耦接於該第二電壓及該輸出端之間；以及一第二阻抗匹配電路，耦接於該第二電壓及該輸出端之間；其中該邏輯電路不同時致能該第一驅動電路及該第二驅動電路；其中該第一阻抗匹配電路包含複數個第一電晶體，該第二阻抗匹配電路包含複數個第二電晶體，該邏輯電路係控制該些第一電晶體的並聯個數以調整該第一阻抗匹配電路的阻抗，以及該邏輯電路係控制該些第二電晶體的並聯個數以調整該第二阻抗匹配電路的阻抗；其中該些第一電晶體的閘極互相電連接，該些第二電晶體的閘極互相電連接。
  2. 如申請專利範圍第1項所述之記憶體控制器，其中，該第一阻抗匹配電路的阻抗實質上等於該第二阻抗匹配電路的阻抗。
  3. 一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號，該記憶體控制器包含：一第一驅動及阻抗匹配電路，耦接於一第一電壓與該輸出端之間；一第二驅動及阻抗匹配電路，耦接於一第二電壓與該輸出端之間，其中，該第二電壓不等於該第一電壓；以及一邏輯電路，耦接於該第一驅動及阻抗匹配電路及該第二驅動 及阻抗匹配電路，用來設定該第一驅動及阻抗匹配電路的一第一阻抗及一第一驅動能力、設定該第二驅動及阻抗匹配電路的一第二阻抗及一第二驅動能力，以及致能該第一驅動及阻抗匹配電路以使該控制訊號具有一第一準位或致能該第二驅動及阻抗匹配電路以使該控制訊號具有不同於該第一準位之一第二準位；其中該第一驅動及阻抗匹配電路包含：一第一驅動電路，耦接於該第一電壓及該輸出端之間；以及一第一阻抗匹配電路，耦接於該第一電壓及該輸出端之間；以及該第二驅動及阻抗匹配電路包含：一第二驅動電路，耦接於該第二電壓及該輸出端之間；以及一第二阻抗匹配電路，耦接於該第二電壓及該輸出端之間；其中該邏輯電路不同時致能該第一驅動電路及該第二驅動電路；其中，該邏輯電路更包含：一暫存器，儲存有複數個控制值；其中，該邏輯電路係依據該些控制值之一第一部分控制該第一驅動電路的驅動能力及該第二驅動電路的驅動能力，以及 依據該些控制值之一第二部分控制該第一阻抗匹配電路的阻抗及該第二阻抗匹配電路的阻抗。
  4. 如申請專利範圍第3項所述之記憶體控制器，其中，該第一阻抗匹配電路的阻抗實質上等於該第二阻抗匹配電路的阻抗。
  5. 一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號，該記憶體控制器包含：一第一驅動及阻抗匹配電路，耦接於一第一電壓與該輸出端之間；一第二驅動及阻抗匹配電路，耦接於一第二電壓與該輸出端之間，其中，該第二電壓不等於該第一電壓；以及一邏輯電路，耦接於該第一驅動及阻抗匹配電路及該第二驅動及阻抗匹配電路，用來設定該第一驅動及阻抗匹配電路的一第一阻抗及一第一驅動能力、設定該第二驅動及阻抗匹配電路的一第二阻抗及一第二驅動能力，以及致能該第一驅動及阻抗匹配電路以使該控制訊號具有一第一準位或致能該第二驅動及阻抗匹配電路以使該控制訊號具有不同於該第一準位之一第二準位；其中，該控制訊號係為該記憶體之一位址命令。
  6. 如申請專利範圍第5項所述之記憶體控制器，其中，該第一驅動及阻抗匹配電路包含：一第一驅動電路，耦接於該第一電壓及該輸出端之間；一第一阻抗匹配電路，耦接於該第一電壓及該輸出端之 間；該第二驅動及阻抗匹配電路包含：一第二驅動電路，耦接於該第二電壓及該輸出端之間；一第二阻抗匹配電路，耦接於該第二電壓及該輸出端之間；其中，該邏輯電路不同時致能該第一驅動電路及該第二驅動電路。
  7. 如申請專利範圍第6項所述之記憶體控制器，其中，該第一阻抗匹配電路的阻抗實質上等於該第二阻抗匹配電路的阻抗。
  8. 一種記憶體控制器，用來調整一輸出端的阻抗匹配，並透過該輸出端輸出控制一記憶體之一控制訊號，該記憶體控制器包含：一第一驅動電路，耦接於一第一電壓與該輸出端之間；一第二驅動電路，耦接於一第二電壓與該輸出端之間，其中，該第二電壓不等於該第一電壓；一阻抗匹配電路，耦接於該第一電壓與該輸出端之間或耦接於該第二電壓與該輸出端之間；以及一邏輯電路，耦接於該第一驅動電路、該第二驅動電路及該阻抗匹配電路，用來設定該第一驅動電路之一第一驅動能力、該第二驅動電路之一第二驅動能力、及該阻抗匹配電路的阻抗，以及致能該第一驅動電路以使該控制訊號具有一第一準位或致能該第二驅動電路以使該控制訊號具有不同於該第一準位之一第二準位； 其中該阻抗匹配電路包含複數個電晶體，該邏輯電路係控制該些電晶體的並聯個數以調整該阻抗匹配電路的阻抗；其中該些電晶體的閘極互相電連接。
  9. 如申請專利範圍第8項所述之記憶體控制器，其中，該邏輯電路不同時致能該第一驅動電路及該第二驅動電路。
  10. 如申請專利範圍第8項所述之記憶體控制器，其中，該阻抗匹配電路係為一第一阻抗匹配電路，且該第一阻抗匹配電路耦接於該第一電壓與該輸出端之間，該記憶體控制器更包含：一第二阻抗匹配電路，耦接於該第二電壓與該輸出端之間；其中，該第一阻抗匹配電路的阻抗實質上等於該第二阻抗匹配電路的阻抗。
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