KR101738778B1 - 포스트 드라이버 - Google Patents

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KR101738778B1
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티엔-치엔 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

포스트 드라이버는, 소스 팔로워와 제1 서브 유닛을 포함한다. 소스 팔로워는 패드로부터 제1 전압을 수신하는 입력부와, 제2 전압을 제공하는 출력부를 포함한다. 제1 서브 유닛은 제1 트랜지스터와 제2 트랜지스터를 포함한다. 제1 트랜지스터는, 패드와 제1 전력 레일 사이에 연결되고, 제1 전압의 제1 범위 및 제2 전압에 응답하여 서브 문턱 구역에서 작동하도록 구성된다. 제2 트랜지스터는, 패드와 제1 전력 레일 사이에서 제1 트랜지스터와 병렬 연결되고, 제1 전압의 제2 범위에 응답하여 패드를 제1 전력 레일에 전기적으로 연결하도록 구성된다.

Description

포스트 드라이버{POST DRIVER}
본 출원은 발명의 명칭이 "포스트 드라이버"이고 2014년 11월 26일자로 출원된 미국 가출원 제62/084,981호의 이익을 청구하고, 상기 미국 가출원의 개시는 그 전체가 본 명세서에 참고로 합체된다.
최근에, 메모리 인터페이스의 사양은 고속 처리에 대해 증가하는 요건을 충족시키기 위하여 상당히 업데이트되었다. 국제 전기 전자 표준 협회(JEDEC; Joint Electron Device Engineering Council)는 메모리 회로들의 포스트 드라이버의 선형성 요건에 대한 표준을 정의하고 있다. 포스트 드라이버는 입력/출력(I/O) 드라이버 회로의 전압 레벨을 조절하고 I/O 드라이버 회로의 임피던스를 보상하여 반사파 효과를 완화시킨다. 더욱이, 포스트 드라이버는 I/O 드라이버 회로의 출력 신호의 무결성을 향상시키는 데에 사용된다. JEDEC의 표준에 따르면, 소정의 직류(DC) 바이어스 조건에서, 포스트 드라이버의 유효 턴온 저항(RON)은 특정 범위 내에 속할 필요가 있다. JEDEC의 표준이 더블 데이터 레이트 3세대(DDR3)와 더블 데이터 레이트 4세대(DDR4)로부터 저전력 더블 데이터 레이트 4세대(LPDDR4)로 이동함에 따라, 포스트 드라이버의 허용 가능한 유효 범위(RON)가 더욱 더 좁아졌다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다. 사실상, 다양한 피쳐들의 치수는 설명의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 몇몇 실시예에 따른 집적 회로 시스템의 블럭도이다.
도 2a는 몇몇 실시예에 따른, 도 1에 도시된 포스트 드라이버의 풀다운(pull-down) 유닛의 회로도이다.
도 2b는 몇몇 실시예에 따른, 도 1에 도시된 포스트 드라이버의 풀업(pull-up) 유닛의 회로도이다.
도 3a는 몇몇 실시예에 따른 포스트 드라이버의 풀다운 유닛의 회로도이다.
도 3b는 몇몇 실시예에 따른 포스트 드라이버의 풀업 유닛의 회로도이다.
도 4a는 몇몇 실시예에 따른 포스트 드라이버의 풀다운 유닛의 회로도이다.
도 4b는 몇몇 실시예에 따른 포스트 드라이버의 풀다운 유닛의 회로도이다.
도 5는 몇몇 실시예에 따른 포스트 드라이버의 작동 방법을 보여주는 흐름도이다.
도 6a는 DDR3 표준에 따른 유효 턴온 저항에 관한 예시적인 포스트 드라이버의 시뮬레이션 결과를 보여주는 다이어프램이다.
도 6b는 DDR4 표준에 따른 유효 턴온 저항에 관한 예시적인 포스트 드라이버의 시뮬레이션 결과를 보여주는 다이어프램이다.
도 6c는 LPDDR4 표준에 따른 유효 턴온 저항에 관한 예시적인 포스트 드라이버의 시뮬레이션 결과를 보여주는 다이어프램이다.
이하의 개시는 제공된 주제의 상이한 피쳐들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 요소들 및 구조들의 특정한 예가 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
한 요소가 다른 요소에 "연결" 또는 "커플링"되는 것으로서 설명될 때에, 요소는 다른 요소에 직접 연결 또는 커플링될 수 있거나, 개재 요소가 존재할 수 있다는 것이 이해될 것이다. 아래의 설명에서, 디바이스가 높은 로직값에서 능동일 때에 신호는 대응하는 디바이스를 활성화시키도록 높은 로직값이 어서트(assert)된다. 이와 달리, 신호는 대응하는 디바이스를 비활성시키도록 낮은 로직값이 디어서트(deassert)된다. 그러나, 디바이스가 낮은 로직값에서 능동일 때에, 신호는 디바이스를 활성화시키도록 낮은 로직값이 어서트되고, 디바이스를 비활성화시키도록 높은 로직값이 디어서트된다.
도 1은 몇몇 실시예에 따른 집적 회로 시스템(100)의 블럭도이다. 도 1을 참조하면, 집적 회로 시스템(100)은 코어 회로(110), 레벨 시프터(120), 프리 드라이버(130), 및 포스트 드라이버(140)를 포함한다. 레벨 시프터(120), 프리 드라이버(130) 및 포스트 드라이버(140)는 코어 회로(110)와 패드(150) 사이에서 순차적으로 순서대로 연결된다.
코어 회로(110)는, 전력 공급 전압을 제공하는 VDD 전력 레일과, 기준 전압, 예컨대 접지 전압을 제공하는 VSS 전력 레일 사이의 제1 전력 도메인에서 작동한다. 포스트 드라이버(140)는 VDDQ 전력 레일과 VSS 전력 레일 사이의 제2 전력 도메인에서 작동한다. 더욱이, 전력 공급 전압 VDD, 예컨대 0.8 볼트(V)는 전력 공급 전압 VDDQ보다, 예컨대 JEDEC의 DDR3 표준에 따르면 1.5 V 또는 JEDEC의 DDR4 표준에 따르면 1.2 V만큼 낮다.
레벨 시프터(120)와 프리 드라이버(130)는 코어 회로(110)의 신호를 낮은 전압 도메인(0 내지 VDD)으로부터 포스트 드라이버(140)에 의해 요구되는 높은 전압 도메인(0 내지 VDDQ)으로 시프팅하도록 구성된다. 포스트 드라이버(140)는 풀업(pull-up) 유닛(241)과 풀다운(pull-down) 유닛(242)을 포함하고, 이들 유닛은 도 2a 및 도 2b를 참조하여 보다 상세하게 각각 설명된다.
JEDEC의 표준에 따르면, 포스트 드라이버의 유효 턴온 저항(RON)은 특정한 범위 내에 속하는 것이 요구된다. "더블 데이터 레이트 3세대"(DDR3), "더블 데이터 레이트 4세대"(DDR4) 및 "저전력 더블 데이터 레이트 4세대"(LPDDR4)에서 포스트 드라이버의 유효 턴온 저항(RON)의 요건을 아래의 표 1에 열거한다.
DC
RON 		DDR3
 DDR4 LPDDR4(드래프팅됨)

풀업		 사양 1 80%VDDQ 0.6~1.1
(RZQ/7)		 110%VDDQ 0.8~1.1
(RZQ/7)		 50%VDDQ 0.8~1.1
(RZQ/7)
사양 2 50%VDDQ 0.9~1.1
(RZQ/7)		 80%VDDQ 0.9~1.1
(RZQ/7)		 33%VDDQ 0.9~1.1
(RZQ/7)
사양 3 20%VDDQ 0.9~1.4
(RZQ/7)		 50%VDDQ 0.9~1.25
(RZQ/7)		 -10%VDDQ 0.8~1.2
(RZQ/7)

풀 다운		 사양 1 80%VDDQ 0.9~1.4
(RZQ/7)		 110%VDDQ 0.9~1.25
(RZQ/7)		 50%VDDQ 0.9~1.2
(RZQ/7)
사양 2 50%VDDQ 0.9~1.1
(RZQ/7)		 80%VDDQ 0.9~1.1
(RZQ/7)		 33%VDDQ 0.9~1.1
(RZQ/7)
사양 3 20%VDDQ 0.6~1.1
(RZQ/7)		 50%VDDQ 0.8~1.1
(RZQ/7)		 -10%VDDQ 0.8~1.1
(RZQ/7)
표 1은 다양한 DC 조건에서 JEDEC의 RON 선형성 사양을 보여준다. 표준이 DDR3, DDR4로부터 LPDDR4로 이동함에 따라, 허용 가능한 RON의 범위가 더 좁아진다. 예컨대, DDR3 표준에서, 80% VDDQ에서 측정된 풀업 유닛의 허용 가능한 RON 값은 0.6배 RZQ/7 내지 1.1배 RZQ/7의 범위이고, 여기서 RZQ는 240 공칭 오옴이고 RZQ/7은 JEDEC의 RON 선형성 표준에 따른 대략 34.3±10% 공칭 오옴이다. 또한, DDR4와 LPDDR4 표준에서, 80% VDDQ에서 측정된 풀인 유닛의 허용 가능한 RON 값은 0.9배 RZQ/7 내지 1.1배 RZQ/7의 범위이다. 더욱이, JEDEC의 LPDDR4 표준(드래프팅된 버전)에서, 풀업 유닛과 풀 다운 유닛 양자의 전압 측정 지점은, JEDEC의 DDR3과 DDR4 표준들에서 규정된 전압 측정 지점과 상이한 -10% VDDQ, 33% VDDQ 및 50% VDDQ이다. 따라서, DDR3과 DDR4에 따라 설계된 I/O 드라이버의 RON은 LPDDR4 표준에서 규정된 필요 범위를 충족시킬 수 없다.
도 2a는 몇몇 실시예에 따른, 도 1에 도시된 포스트 드라이버(140)의 풀다운 유닛(242)의 회로도이다. 풀다운 유닛(242)은 패드(150)를 저전압 레벨(VSS)로 풀링하도록 구성된다. 도 2a를 참조하면, 풀다운 유닛(242)은 소스 팔로워(212; source followr)와 풀다운 서브 유닛(222; pull-down sub-unit)을 포함한다.
소스 팔로워(212)는 VDDQ 전력 레일과 VSS 전력 레일 사이에서 작동하고, 트랜지스터(P4)와 저항 디바이스(R)을 포함한다. 실시예에서, 트랜지스터(P4)는 p형 금속 산화물 반도체(PMOS; p-type metal-oxide-semiconductor) 트랜지스터를 포함한다. 소스 팔로워(212)의 입력부의 역할을 하는 트랜지스터(P4)의 게이트가 패드(150)에 연결된다. 소스 팔로워(212)의 출력부의 역할을 하는 트랜지스터(P4)의 소스가 저항 디바이스(R)의 일단부와 풀다운 서브 유닛(222)에 연결된다. 트랜지스터(P4)의 드레인은 VSS를 수신한다. 저항 디바이스(R)는 트랜지스터(P4)의 소스와 VDDQ 사이에 연결된다. 실시예에서, 저항 디바이스(R)는 레지스터이다. 저항 디바이스(R)는, 트랜지스터(P4)가 패드(150)에서 전압 레벨의 제1 범위에 응답하여 턴온되고 패드(150)에서 전압 레벨의 제2 범위에 응답하여 턴오프되도록 구성된다. 몇몇 실시예에서, 전압 레벨의 제1 범위는, 제한하지 않지만 10% VDDQ 내지 50% VDDQ를 포함하고, 전압 레벨의 제2 범위는, 제한하지 않지만 50% VDDQ 내지 110% VDDQ를 포함한다. 더욱이, 저항 디바이스(R)의 저항은 대략 수 킬로오옴이다.
풀다운 서브 유닛(222)은 트랜지스터(N1, N2, N3)를 포함한다. 실시예에서, 트랜지스터(N1, N2, N3)는 n형 금속 산화물 반도체(NMOS; n-type metal-oxide-semiconductor) 트랜지스터를 포함한다. 트랜지스터(N1)는 풀다운 서브 유닛(222)의 기능을 인에이블 또는 디스에이블하는 스위치의 역할을 한다. 트랜지스터(N1)의 게이트는 턴온 또는 턴오프시키도록 트랜지스터(N1)를 제어하기 위해 전압 신호(도시 생략)를 수신한다. 트랜지스터(N1)의 소스는 기준 전압(VSS)을 수신한다. 그 결과, 트랜지스터(N1)는 그 게이트가 VDDQ에서 바이어스될 때에 턴온되고, 그 게이트가 VSS에서 바이어스될 때에 턴오프된다.
트랜지스터(N2)는 트랜지스터(N3)와 병렬 연결된다. 트랜지스터(N2)의 게이트는 트랜지스터(P4)의 소스에 연결된다. 트랜지스터(N2)의 드레인은 패드(150)와 트랜지스터(P4)의 게이트에 연결된다. 트랜지스터(N2)의 소스는 트랜지스터(N1)의 드레인에 연결된다.
트랜지스터(N3)는 다이오드 연결형 트랜지스터이다. 트랜지스터(N3)의 게이트는 그 드레인에 연결되고, 이들은 다시 함께 패드(150)와 트랜지스터(P4)의 게이트에 연결된다. 트랜지스터(N3)의 소스는 트랜지스터(N1)의 드레인에 연결된다.
n형 트랜지스터의 문턱값이 Vtn이고 p형 트랜지스터(P4)의 문턱값이 Vtp라고 가정하고, 여기서 Vtn은 양의 값이고 Vtp는 음의 값이며 Vtn은 |Vtp|와 동일하다. MOS 트랜지스터의 작동 모드는 참고에 편리하도록 게이트, 드레인 및 소스 단자들의 전압 레벨에 따라 아래의 표 2에 열거되어 있다.
Figure 112015107782959-pat00001
작동 시에, p형 트랜지스터(P4)는 패드(150)에서 전압 레벨의 제1 범위에 응답하여 턴온된다. 저항 디바이스(R)의 경우에, 비교적 작은 전류가 VDDQ 공급부로부터 트랜지스터(P4)를 경유하여 VSS로 유동한다. 더욱이, 트랜지스터(P4)는 포화 구역에서 주로 작동하는 것으로 예상된다. 그 결과, 트랜지스터(P4)의 소스와 게이트 사이에 전압차 |Vtp|가 성립된다. 트랜지스터(P4)의 소스가 트랜지스터(N2)의 게이트에 연결되고, 트랜지스터(P4)의 게이트가 트랜지스터(N2)의 드레인에 연결되기 때문에, n형 트랜지스터(N2)의 게이트와 드레인 사이에 동일한 전압차 |Vtp|가 성립된다. 이 전압차(VGD = |Vtp| = Vtn)는 n형 트랜지스터(N2)가 서브 문턱 구역에서 작동하는 것을 보장한다. 한편, 트랜지스터(N3)는 컷오프 구역에서 주로 작동하는 것으로 예상된다. 이에 따라, 비교적 큰 전류가 패드(150)로부터 트랜지스터(N2, N1)를 경유하여 VSS를 향해 유동하여 패드(150)를 지면에 연결한다. 따라서, 풀다운 유닛(242)은 패드(150)에서 전압 레벨의 제1 범위에 응답하여 포스트 드라이버(140)의 선형성을 보장한다.
더욱이, p형 트랜지스터(P4)는 패드(150)에서 전압 레벨의 제2 범위에 응답하여 턴오프된다. 트랜지스터(N3)가 턴온되고, 그 다이오드 연결형 구조로 인해 포화 구역에서 작동한다. 한편, 트랜지스터(N2)는 포화 구역에서 주로 작동하는 것으로 예상된다. 실시예에서, 트랜지스터(N3)는 트랜지스터(N2)보다 큰 종횡비(채널 폭(W) 대 채널 길이(L), 즉 W/L로서 정의됨)를 갖도록 설계된다. 그 결과, 비교적 큰 전류가 패드(150)로부터 트랜지스터(N3, N1)를 경유하여 VSS로 유동하여 패드(150)를 지면에 연결한다. 따라서, 풀다운 유닛(242)은 패드(150)에서 전압 레벨의 제2 범위에 응답하여 포스트 드라이버(140)의 선형성을 보장한다. 몇몇 실시예에서, 트랜지스터(N3)의 종횡비는 트랜지스터(N2)의 종횡비의 1.5배이다.
사실상, 병렬 연결된 트랜지스터(N2, N3)들은 패드(150)와 노드[트랜지스터(N1)의 드레인] 사이에서 포스트 드라이버(140)에 선형성을 제공한다. 패드(150)에서의 전압 레벨이 제1 범위 내에 속할 때에, 몇몇 실시예에서, n형 트랜지스터(N2)는, n형 트랜지스터(N3)가 턴오프되어 있는 동안에 턴온되고 서브 문턱 구역에서 작동한다. 대부분의 전류가 트랜지스터(N2)를 통해 유동하기 때문에, 병렬 연결된 구조체의 유효 턴온 저항은 n형 트랜지스터(N2)의 유효 턴온 저항에 의해 좌우된다. 더욱이, 패드(150)에서의 전압 레벨이 제2 범위 내에 속할 때에, 몇몇 실시예에서, n형 트랜지스터(N2, N3)가 턴온되고 포화 구역에서 작동한다. 트랜지스터(N3)가 트랜지스터(N2)보다 큰 종횡비를 갖고 이에 따라 대부분의 전류가 트랜지스터(N3)를 통해 유동하기 때문에, 병렬 연결된 구조체의 유효 턴온 저항은 n형 트랜지스터(N3)의 유효 턴온 저항에 의해 좌우된다.
몇몇 실시예에서, n형 트랜지스터(N1)는 JEDEC에 의해 규정되는 I/O 누출 전류 요건을 충족시키기 위해 n형 트랜지스터(N2, N3)보다 작은 종횡비를 갖도록 설계된다. 도 2a에 도시되고 설명된 풀다운 유닛(242)은, 예컨대 p형 트랜지스터와 n형 트랜지스터에서 래치업 효과를 피하기 위한 간격이 감소될 수 있고, 이에 따라 집적 회로의 밀도가 증가될 수 있다는 이점이 있다. 더욱이, p형 트랜지스터와 n형 트랜지스터 사이의 문턱 전압의 불일치는, 예컨대 패드(150)에서의 전압 레벨이 비교적 낮고, 예컨대 제1 범위 내에 있을 때에 트랜지스터(N2)의 게이트 대 드레인 전압(VGD)이 |Vtp|에서 클램핑되기 때문에 경감된다. 게다가, 소스 팔로워(212)가 패드(150)에 연결된 스테이지를 구동시키도록 사용되지 않기 때문에 저항 디바이스(R)의 전자 이동(EM; electromigration) 요건이 엄격하지 않다. 그 결과, 소스 팔로워(212)에 사용되는 저항 디바이스(R)는 큰 셀 영역을 차지하지 않는다. 그러나, 몇몇의 기존 방안에서, 선형성을 유지하기 위해 사용되는 레지스터는 출력 패드[패드(150) 등]와 회로 노드[트랜지스터(N1)의 드레인 등] 사이에 연결된다. 그럼에도 불구하고, 디바이스 피쳐가 줄어듦에 따라, 포스트 드라이버를 위한 고출력 전류 요건을 충족시키기 위해, 레지스터 크기도 줄어들 수 없어, 집적 회로에 대해 원치않는 영역 비용을 초래한다.
도 2b는 몇몇 실시예에 따른, 도 1에 도시된 포스트 드라이버(140)의 풀업 유닛(241)의 회로도이다. 풀업 유닛(241)은 패드(150)를 고전압 레벨(VDDQ)로 풀링하도록 구성된다. 도 2b를 참조하면, 풀업 유닛(241)은 소스 팔로워(211)와 풀업 서브 유닛(221)을 포함한다.
소스 팔로워(211)는 VDDQ 전력 레일과 VSS 전력 레일 사이에서 작동하고, 트랜지스터(N4)와 저항 디바이스(R1)를 포함한다. 실시예에서, 트랜지스터(N4)는 NMOS 트랜지스터를 포함한다. 소스 팔로워(211)의 입력부의 역할을 하는 트랜지스터(N4)의 게이트가 패드(150)에 연결된다. 소스 팔로워(211)의 출력부의 역할을 하는 트랜지스터(N4)의 소스가 저항 디바이스(R1)의 일단부 및 풀업 서브 유닛(221)에 연결된다. 트랜지스터(N4)의 드레인이 VDDQ를 수신한다. 저항 디바이스(R1)는 트랜지스터(N4)의 소스와 VSS 사이에 연결된다. 실시예에서, 저항 디바이스(R1)는 레지스터이다. 저항 디바이스(R1)는, 트랜지스터(N4)가 패드(15)에서 전압 레벨의 제2 범위에 응답하여 턴온되고, 패드(150)에서 전압 레벨의 제1 범위에 응답하여 턴오프되도록 구성된다. 몇몇 실시예에서, 전압 레벨의 제1 범위는, 제한하지 않지만 -10% VDDQ 내지 50% VDDQ를 포함하고, 전압 레벨의 제2 범위는, 제한하지 않지만 50% VDDQ 내지 110% VDDQ를 포함한다. 더욱이, 저항 디바이스(R1)의 저항은 대략 수 킬로오옴이다.
풀업 서브 유닛(221)은 트랜지스터(P1, P2, P3)를 포함한다. 실시예에서, 트랜지스터(P1, P2, P3)는 PMOS 트랜지스터를 포함한다. 트랜지스터(P1)는 풀업 서브 유닛(221)의 기능을 인에이블 또는 디스에이블하는 스위치의 역할을 한다. 트랜지스터(P1)의 게이트는 턴온 또는 턴오프시키도록 트랜지스터(P1)를 제어하기 위해 전압 신호(도시 생략)를 수신한다. 트랜지스터(P1)의 소스는 VDDQ를 수신한다. 그 결과, 트랜지스터(P1)는 그 게이트가 VSS에서 바이어스될 때에 턴온되고, 그 게이트가 VDDQ에서 바이어스될 때에 턴오프된다. 실시예에서, 도 2a에 도시된 트랜지스터(N1)의 게이트와 트랜지스터(P1)의 게이트에 동일한 전압 신호가 인가된다. 그 결과, 높은 전압 신호에 응답하여, 트랜지스터(P1)가 턴오프되고 풀업 유닛(241)이 디스에이블되어 있는 동안에, 트랜지스터(N1)가 턴온되고 풀다운 유닛(242)이 인에이블된다. 다른 한편으로, 낮은 전압 신호에 응답하여, 트랜지스터(N1)가 턴오프되고 풀다운 유닛(242)이 디스에이블되어 있는 동안에, 트랜지스터(P1)가 턴온되고 풀업 유닛(241)이 인에이블된다.
트랜지스터(P2)는 트랜지스터(P3)와 병렬 연결된다. 트랜지스터(P2)의 게이트는 트랜지스터(N4)의 소스에 연결된다. 트랜지스터(P2)의 드레인은 패드(150)와 트랜지스터(N4)의 게이트에 연결된다. 트랜지스터(P2)의 소스는 트랜지스터(P1)의 드레인에 연결된다.
트랜지스터(P3)는 다이오드 연결형 트랜지스터이다. 트랜지스터(P3)의 게이트는 그 드레인에 연결되고, 이들은 다시 함께 패드(150)와 트랜지스터(N4)의 게이트에 연결된다. 트랜지스터(P3)의 소스는 트랜지스터(P1)의 드레인에 연결된다.
작동 시에, n형 트랜지스터(P4)는 패드(150)에서 전압 레벨의 제2 범위에 응답하여 턴온된다. 저항 디바이스(R1)의 경우에, 비교적 작은 전류가 VDDQ 공급부로부터 트랜지스터(N4)를 경유하여 VSS로 유동한다. 더욱이, 트랜지스터(N4)는 포화 구역에서 주로 작동하는 것으로 예상된다. 그 결과, 트랜지스터(N4)의 소스와 게이트 사이에 전압차 Vtn이 성립된다. 트랜지스터(N4)의 소스가 트랜지스터(P2)의 게이트에 연결되고, 트랜지스터(N4)의 게이트가 트랜지스터(P2)의 드레인에 연결되기 때문에, p형 트랜지스터(P2)의 게이트와 드레인 사이에 동일한 전압차 Vtn이 성립된다. 이 전압차(VGD = Vtn = |Vtp|)는 p형 트랜지스터(p2)가 서브 문턱 구역에서 작동하는 것을 보장한다. 한편, 트랜지스터(P3)는 컷오프 구역에서 주로 작동하는 것으로 예상된다. 이에 따라, 비교적 큰 전류가 VDDQ 공급부로부터 트랜지스터(P1, P2)를 경유하여 패드(150)를 향해 유동하여 패드(150)를 VDDQ에 연결한다. 따라서, 풀업 유닛(241)은 패드(150)에서 전압 레벨의 제2 범위에 응답하여 포스트 드라이버(140)의 선형성을 보장한다.
더욱이, n형 트랜지스터(P4)는 패드(150)에서 전압 레벨의 제1 범위에 응답하여 턴오프된다. 트랜지스터(P3)가 턴온되고, 그 다이오드 연결형 구조로 인해 포화 구역에서 작동한다. 한편, 트랜지스터(P2)는 포화 구역에서 주로 작동하는 것으로 예상된다. 실시예에서, 트랜지스터(P3)는 트랜지스터(P2)보다 큰 종횡비를 갖도록 설계된다. 그 결과, 비교적 큰 전류가 VDDQ 공급부로부터 트랜지스터(P1, P3)를 경유하여 패드(150)로 유동하여 패드(150)를 VDDQ에 연결한다. 따라서, 풀업 유닛(241)은 패드(150)에서 전압 레벨의 제1 범위에 응답하여 포스트 드라이버(140)의 선형성을 보장한다. 몇몇 실시예에서, 트랜지스터(P3)의 종횡비는 트랜지스터(P2)의 종횡비의 1.5배이다.
사실상, 병렬 연결된 트랜지스터(P2, P3)들은 패드(150)와 노드[트랜지스터(P1)의 드레인] 사이에서 포스트 드라이버(140)에 선형성을 제공한다. 패드(150)에서의 전압 레벨이 제2 범위 내에 속할 때에, 몇몇 실시예에서, p형 트랜지스터(P2)는, p형 트랜지스터(P3)가 턴오프되어 있는 동안에 턴온되고 서브 문턱 구역에서 작동한다. 대부분의 전류가 트랜지스터(P2)를 통해 유동하기 때문에, 병렬 연결된 구조체의 유효 턴온 저항은 p형 트랜지스터(P2)의 유효 턴온 저항에 의해 좌우된다. 더욱이, 패드(150)에서의 전압 레벨이 제1 범위 내에 속할 때에, 몇몇 실시예에서, p형 트랜지스터(P2, P3)가 턴온되고 포화 구역에서 작동한다. 트랜지스터(P3)가 트랜지스터(P2)보다 큰 종횡비를 갖고 이에 따라 대부분의 전류가 트랜지스터(P3)를 통해 유동하기 때문에, 병렬 연결된 구조체의 유효 턴온 저항은 p형 트랜지스터(N3)의 유효 턴온 저항에 의해 좌우된다.
몇몇 실시예에서, p형 트랜지스터(P1)는 JEDEC에 의해 규정되는 I/O 누출 전류 요건을 충족시키기 위해 p형 트랜지스터(P2, P3)보다 작은 종횡비를 갖도록 설계된다. 도 2b에 도시되고 설명된 풀업 유닛(241)은, 예컨대 p형 트랜지스터와 n형 트랜지스터에서 래치업 효과를 피하기 위한 간격이 감소될 수 있고, 이에 따라 집적 회로의 밀도가 증가될 수 있다는 이점이 있다. 더욱이, p형 트랜지스터와 n형 트랜지스터 사이의 문턱 전압의 불일치는, 패드(150)에서의 전압 레벨이 비교적 높고, 예컨대 제2 범위 내에 있을 때에 트랜지스터(P2)의 게이트 대 드레인 전압(VGD)이 실질적으로 Vtn에서 클램핑되기 때문에 경감된다. 게다가, 소스 팔로워(211)가 패드(150)에 연결된 스테이지를 구동시키도록 사용되지 않기 때문에 저항 디바이스(R1)의 EM 요건이 엄격하지 않다. 그 결과, 소스 팔로워(211)에 사용되는 저항 디바이스(R1)는 큰 셀 영역을 차지하지 않는다. 그러나, 몇몇의 기존 방안에서, 선형성을 유지하기 위해 사용되는 레지스터는 출력 패드[패드(150) 등]와 회로 노드[트랜지스터(P1)의 드레인 등] 사이에 연결된다. 그럼에도 불구하고, 디바이스 피쳐가 줄어듦에 따라, 포스트 드라이버를 위한 고출력 전류 요건을 충족시키기 위해, 레지스터 크기도 줄어들 수 없어, 집적 회로에 대해 원치않는 영역 비용을 초래한다.
도 3a는 몇몇 실시예에 따른, 포스트 드라이버의 풀다운 유닛(342)의 회로도이다. 도 3a를 참조하면, 풀다운 유닛(342)은 풀다운 서브 유닛(322)과 소스 팔로워(312)를 포함한다.
풀다운 서브 유닛(322)은, 풀다운 서브 유닛(322)이 n형 트랜지스터(N5)를 더 포함한다는 점을 제외하고는 도 2a를 참조하여 도시되고 설명된 풀다운 서브 유닛(222)과 유사하다. 트랜지스터(N1)와 마찬가지로, 트랜지스터(N5)는 또한 풀다운 서브 유닛(322)의 기능을 인에이블 또는 디스에이블하는 스위치의 역할을 한다. 트랜지스터(N5)의 게이트는 턴온 또는 턴오프시키도록 트랜지스터(N5)를 제어하기 위해 전압 신호(도시 생략)를 수신한다. 트랜지스터(N5)의 드레인은 트랜지스터(N1)의 소스에 연결된다. 트랜지스터(N5)의 소스는 기준 전압(VSS)을 수신한다. 그 결과, 트랜지스터(N5)는 그 게이트가 VDDQ에서 바이어스될 때에 턴온되고, 그 게이트가 VSS에서 바이어스될 때에 턴오프된다. 몇몇 실시예에서, 트랜지스터(N5)는 I/O 누출 전류에 관한 성능을 향상시키기 위해 트랜지스터(N1, N2, N3)보다 작은 종횡비를 갖도록 설계된다.
소스 팔로워(312)는 패스 게이트(pass gate)가 저항 디바이스(R)를 대체한다는 점을 제외하고는 도 2a를 참조하여 도시되고 설명된 소스 팔로워(212)와 유사하다. 패스 게이트는 n형 트랜지스터(N7)와 p형 트랜지스터(P6)를 포함한다. 트랜지스터(N7)의 게이트와 드레인은 VDDQ를 수신한다. 트랜지스터(N7)의 소스는 트랜지스터(P4)의 소스와 트랜지스터(N2)의 게이트에 연결된다. 트랜지스터(P6)에 관해서, 트랜지스터(P6)의 게이트는 VSS를 수신한다. 트랜지스터(P6)의 드레인은 트랜지스터(N7)의 드레인에 연결되고 VDDQ를 수신한다. 트랜지스터(P6)의 소스는 트랜지스터(N7)의 소스, 트랜지스터(P4)의 소스, 및 트랜지스터(N2)의 게이트에 연결된다. 패스 게이트는 VDDQ 공급부와 트랜지스터(P4)의 소스 사이에서 능동 레지스터의 역할을 한다. 수동 레지스터가 사용되지 않기 때문에, 풀다운 유닛(342)은 소형화로부터 이익을 얻을 수 있다.
도 3b는 몇몇 실시예에 따른, 포스트 드라이버의 풀업 유닛(341)의 회로도이다. 도 3b를 참조하면, 풀업 유닛(341)은 풀업 서브 유닛(321)과 소스 팔로워(311)를 포함한다.
풀업 서브 유닛(321)은, 풀업 서브 유닛(321)이 p형 트랜지스터(P5)를 더 포함한다는 점을 제외하고는 도 2b를 참조하여 도시되고 설명된 풀업 서브 유닛(221)과 유사하다. 트랜지스터(P1)와 마찬가지로, 트랜지스터(P5)는 또한 풀업 서브 유닛(321)의 기능을 인에이블 또는 디스에이블하는 스위치의 역할을 한다. 트랜지스터(P5)의 게이트는 턴온 또는 턴오프시키도록 트랜지스터(P5)를 제어하기 위해 전압 신호(도시 생략)를 수신한다. 트랜지스터(P5)의 드레인은 트랜지스터(P1)의 소스에 연결된다. 트랜지스터(P5)의 소스는 VDDQ를 수신한다. 그 결과, 트랜지스터(P5)는 그 게이트가 VSS에서 바이어스될 때에 턴온되고, 그 게이트가 VDDQ에서 바이어스될 때에 턴오프된다. 몇몇 실시예에서, 트랜지스터(P5)는 I/O 누출 전류에 관한 성능을 향상시키기 위해 트랜지스터(P1, P2, P3)보다 작은 종횡비를 갖도록 설계된다.
소스 팔로워(311)는 패스 게이트(pass gate)가 저항 디바이스(R1)를 대체한다는 점을 제외하고는 도 2b를 참조하여 도시되고 설명된 소스 팔로워(211)와 유사하다. 패스 게이트는 p형 트랜지스터(P7)와 n형 트랜지스터(N6)를 포함한다. 트랜지스터(P7)의 게이트와 드레인은 VSS를 수신한다. 트랜지스터(P7)의 소스는 트랜지스터(N4)의 소스와 트랜지스터(P2)의 게이트에 연결된다. 트랜지스터(N6)에 관해서, 트랜지스터(N6)의 게이트는 VDDQ를 수신한다. 트랜지스터(N6)의 드레인은 트랜지스터(N7)의 드레인에 연결되고 VDDQ를 수신한다. 트랜지스터(P6)의 소스는 트랜지스터(P7)의 소스, 트랜지스터(N4)의 소스, 및 트랜지스터(P2)의 게이트에 연결된다. 패스 게이트는 VSS와 트랜지스터(N4)의 소스 사이에서 능동 레지스터의 역할을 한다. 수동 레지스터가 사용되지 않기 때문에, 풀업 유닛(341)은 소형화로부터 이익을 얻을 수 있다.
도 4a는 몇몇 실시예에 따른 포스트 드라이버의 풀다운 유닛(422)의 회로도이다. 도 4a를 참조하면, 풀다운 유닛(442)은, 소스 팔로워(212)와 풀다운 서브 유닛(222)에 추가하여, 패드(150)와 VSS 사이에서 풀다운 서브 유닛(222)과 병렬 연결되는 하나 이상의 풀다운 서브 유닛을 포함한다. 하나 이상의 풀다운 서브 유닛 각각은 풀다운 서브 유닛(222)과 유사한 회로 구조를 갖는다. 몇몇 실시예에서, 선형성 요건을 충족시키기 위해 수십 개의 풀다운 서브 유닛이 포스트 드라이버에 사용된다. 예시를 위해, 제1 풀다운 서브 유닛(222)과 제2 풀다운 서브 유닛(422)만이 도시되어 있다.
제2 풀다운 서브 유닛(422)에서, 제1 풀다운 서브 유닛(222)과 유사하게, 트랜지스터(N24, N34)들은 병렬 연결된다. 트랜지스터(N24)의 게이트는 트랜지스터(P4)의 소스에 연결된다. 트랜지스터(N24)의 드레인은 패드(150)와 트랜지스터(P4)의 게이트에 연결된다. 더욱이, 트랜지스터(N34)는 다이오드 연결형 구조를 갖는다.
포스트 드라이버의 선형을 용이하게 하도록, 풀다운 유닛(442)의 트랜지스터들은 미리 결정된 종횡비를 갖도록 설계될 수 있다. 실시예에서, 제1 및 제2 풀다운 서브 유닛(222, 422)에 각각 있는 다이오드 연결형 트랜지스터(N3, N34)는 제1 종횡비를 갖는다. 더욱이, 제1 및 제2 풀다운 서브 유닛(222, 422)에 각각 있는 트랜지스터(N2, N24)는 제2 종횡비를 갖는다. 그 결과, 풀다운 서브 유닛(222, 422)이 인에이블될 때에 제1 및 제2 풀다운 서브 유닛(222, 422)에서 동일한 양의 전류가 유동한다.
다른 실시예에서, 트랜지스터(N3, N34)는 동일한 종횡비를 갖고, 트랜지스터(N2, N24)는 상이한 종횡비를 갖는다. 또 다른 실시예에서, 트랜지스터(N2, N24)는 동일한 종횡비를 갖고, 트랜지스터(N3, N34)는 상이한 종횡비를 갖는다. 어느 쪽이든, 풀다운 서브 유닛(222, 422)이 인에이블될 때에 제1 및 제2 풀다운 서브 유닛(222, 422)에서 상이한 양의 전류가 유동한다.
몇몇 실시예에서, 제2 풀다운 서브 유닛(422)에서 트랜지스터(N34)의 종횡비 대 트랜지스터(N24)의 종횡비의 비는 제1 풀다운 서브 유닛(222)에서 트랜지스터(N3)의 종횡비 대 트랜지스터(N2)의 종횡비의 비와 동일하다. 예컨대, 전술한 바와 같이, 제1 풀다운 서브 유닛(222)에서 트랜지스터(N3)의 종횡비 대 트랜지스터(N2)의 종횡비의 비는 대략 1.5이다. 다른 실시예에서, 제2 풀다운 서브 유닛(422)에서 트랜지스터(N34)의 종횡비 대 트랜지스터(N24)의 종횡비의 비는 제1 풀다운 서브 유닛(222)에서 트랜지스터(N3)의 종횡비 대 트랜지스터(N2)의 종횡비의 비와 상이하다.
도 4b는 몇몇 실시예에 따른 포스트 드라이버의 풀업 유닛(441)의 회로도이다. 도 4b를 참조하면, 풀업 유닛(441)은, 소스 팔로워(211)와 풀업 서브 유닛(221)에 추가하여, 패드(150)와 VDDQ 사이에서 풀업 서브 유닛(221)과 병렬 연결되는 하나 이상의 풀업 서브 유닛을 포함한다. 하나 이상의 풀업 서브 유닛 각각은 풀업 서브 유닛(221)과 유사한 회로 구조를 갖는다. 몇몇 실시예에서, 선형성 요건을 충족시키기 위해 수십 개의 풀업 서브 유닛이 포스트 드라이버에 사용된다. 예시를 위해, 제1 풀업 서브 유닛(221)과 제2 풀업 서브 유닛(421)만이 도시되어 있다.
제2 풀업 서브 유닛(421)에서, 제1 풀업 서브 유닛(221)과 유사하게, 트랜지스터(P24, P34)들은 병렬 연결된다. 트랜지스터(P24)의 게이트는 트랜지스터(N4)의 소스에 연결된다. 트랜지스터(P24)의 드레인은 패드(150)와 트랜지스터(N4)의 게이트에 연결된다. 더욱이, 트랜지스터(P34)는 다이오드 연결형 구조를 갖는다.
포스트 드라이버의 선형을 용이하게 하도록, 풀업 유닛(441)의 트랜지스터들은 미리 결정된 종횡비를 갖도록 설계될 수 있다. 실시예에서, 제1 및 제2 풀업 서브 유닛(221, 421)에 각각 있는 다이오드 연결형 트랜지스터(P3, P34)는 제1 종횡비를 갖는다. 더욱이, 제1 및 제2 풀업 서브 유닛(221, 421)에 각각 있는 트랜지스터(P2, P24)는 제2 종횡비를 갖는다. 그 결과, 풀업 서브 유닛(221, 421)이 인에이블될 때에 제1 및 제2 풀업 서브 유닛(221, 421)에서 동일한 양의 전류가 유동한다.
다른 실시예에서, 트랜지스터(P3, P34)는 동일한 종횡비를 갖고, 트랜지스터(P2, P24)는 상이한 종횡비를 갖는다. 또 다른 실시예에서, 트랜지스터(P2, P24)는 동일한 종횡비를 갖고, 트랜지스터(P3, P34)는 상이한 종횡비를 갖는다. 어느 쪽이든, 풀업 서브 유닛(221, 421)이 인에이블될 때에 제1 및 제2 풀업 서브 유닛(221, 421)에서 상이한 양의 전류가 유동한다.
몇몇 실시예에서, 제2 풀업 서브 유닛(421)에서 트랜지스터(P34)의 종횡비 대 트랜지스터(P24)의 종횡비의 비는 제1 풀업 서브 유닛(221)에서 트랜지스터(P3)의 종횡비 대 트랜지스터(P2)의 종횡비의 비와 동일하다. 예컨대, 전술한 바와 같이, 제1 풀업 서브 유닛(221)에서 트랜지스터(P3)의 종횡비 대 트랜지스터(P2)의 종횡비의 비는 대략 1.5이다. 다른 실시예에서, 제2 풀업 서브 유닛(421)에서 트랜지스터(P34)의 종횡비 대 트랜지스터(P24)의 종횡비의 비는 제1 풀업 서브 유닛(221)에서 트랜지스터(P3)의 종횡비 대 트랜지스터(P2)의 종횡비의 비와 상이하다.
도 5는 몇몇 실시예에 따른 포스트 드라이버의 작동 방법을 보여주는 흐름도이다. 도 5를 참조하면, 작동(51)에서, 패드와 전력 레일 사이에 제1 트랜지스터가 제공된다.
작동(52)에서, 제1 트랜지스터와 병렬 연결된 제2 트랜지스터가 패드와 전력 레일 사이에 제공된다.
작동(53)에서, 패드에 커플링된 입력부와 제1 트랜지스터에 커플링된 출력부를 포함하는 소스 팔로워가 제공된다.
다음에, 작동(54)에서, 패드는 패드로부터의 전압의 제1 범위에 응답하여 전력 레일에 전기적으로 연결된다.
작동(55)에서, 패드는 패드로부터의 전압의 제2 범위에 응답하여 제2 트랜지스터를 통해 전력 레일에 전기적으로 연결된다.
도 6a는 DDR3 표준에 따른 유효 턴온 저항에 관한 예시적인 포스트 드라이버의 시뮬레이션 결과를 보여주는 다이어그램이다. 예시적인 포스트 드라이버는 도 4a 및 도 4b를 참조하여 각각 도시 및 설명되는 풀다운 유닛(442)과 풀업 유닛(441)을 포함한다. 도 6a를 참조하면, x축은 예시적인 포스트 드라이버의 출력 패드에서의 전압 레벨을 나타내고 y축은 유효 턴온 저항(RON)을 나타낸다. 더욱이, 실선(61)은 예시적인 포스트 드라이버의 풀다운 유닛의 유효 턴온 저항을 나타낸다. 점선(61U, 61L)은 JEDEC의 DDR3 선형성 사양에 따라 규정된 유효 턴온 저항의 상한과 하한을 각각 나타낸다. 상한과 하한은 표 1에 따라 이루어진다. 예컨대, DDR3 표준에 따르면, 20%, 50% 및 80% VDDQ에서 측정된 풀다운 유닛의 유효 턴온 저항은 각각 0.6 내지 1.1 배 RZQ/7, 0.9 내지 1.1 배 RZQ/7, 및 0.9 내지 1.4 배 RZQ/7의 범위 내에 있어야 한다. 시뮬레이션은 예시적인 포스트 드라이버가 DDR3 표준을 만족시킨다는 것을 나타낸다.
도 6b는 DDR4 표준에 따른 유효 턴온 저항에 관한 예시적인 포스트 드라이버의 시뮬레이션 결과를 보여주는 다이어그램이다. 도 6b를 참조하면, 실선(62)은 예시적인 포스트 드라이버의 풀다운 유닛의 유효 턴온 저항을 나타낸다. 점선(62U, 62L)은 JEDEC의 DDR4 선형성 사양에 따라 규정된 유효 턴온 저항의 상한과 하한을 각각 나타낸다. 상한과 하한은 표 1에 따라 이루어진다. 예컨대, DDR4 표준에 따르면, 50%, 80% 및 110% VDDQ에서 측정된 풀다운 유닛의 유효 턴온 저항은 각각 0.8 내지 1.1 배 RZQ/7, 0.9 내지 1.1 배 RZQ/7, 및 0.9 내지 1.25 배 RZQ/7의 범위 내에 있어야 한다. 시뮬레이션은 예시적인 포스트 드라이버가 DDR4 표준을 만족시킨다는 것을 나타낸다.
도 6c는 LPDDR4 표준에 따른 유효 턴온 저항에 관한 예시적인 포스트 드라이버의 시뮬레이션 결과를 보여주는 다이어그램이다. 도 6c를 참조하면, 실선(63)은 예시적인 포스트 드라이버의 풀다운 유닛의 유효 턴온 저항을 나타낸다. 점선(63U, 63L)은 JEDEC의 LPDDR4 선형성 사양에 따라 규정된 유효 턴온 저항의 상한과 하한을 각각 나타낸다. 상한과 하한은 표 1에 따라 이루어진다. 예컨대, LPDDR4 표준에 따르면, -10%, 33% 및 50% VDDQ에서 측정된 풀다운 유닛의 유효 턴온 저항은 각각 0.8 내지 1.1 배 RZQ/7, 0.9 내지 1.1 배 RZQ/7, 및 0.9 내지 1.2 배 RZQ/7의 범위 내에 있어야 한다. 시뮬레이션은 예시적인 포스트 드라이버가 LPDDR4 표준을 만족시킨다는 것을 나타낸다.
본 개시의 실시예는 포스트 드라이버이다. 포스트 드라이버는, 소스 팔로워와 제1 서브 유닛을 포함한다. 소스 팔로워는 패드로부터 제1 전압을 수신하는 입력부와, 제2 전압을 제공하는 출력부를 포함한다. 제1 서브 유닛은 제1 트랜지스터와 제2 트랜지스터를 포함한다. 제1 트랜지스터는, 패드와 제1 전력 레일 사이에 연결되고, 제1 전압의 제1 범위 및 제2 전압에 응답하는 서브 문턱 구역에서 작동하도록 구성된다. 제2 트랜지스터는, 패드와 제1 전력 레일 사이에서 제1 트랜지스터와 병렬 연결되고, 제1 전압의 제2 범위에 응답하여 패드를 제1 전력 레일에 전기적으로 연결하도록 구성된다.
실시예에서, 제1 트랜지스터는 출력부에 연결되는 게이트, 패드에 연결되는 드레인, 및 제3 트랜지스터를 경유하여 제1 전력 레일에 연결되는 소스를 포함한다. 더욱이, 제2 트랜지스터는 패드에 연결되는 게이트, 패드에 연결되는 드레인, 및 제3 트랜지스터를 경유하여 제1 전력 레일에 연결되는 소스를 포함한다.
다른 실시예에서, 포스트 드라이버는 제3 트랜지스터와 제1 전력 레일 사이에 연결되는 제4 트랜지스터를 더 포함한다. 더욱이, 제4 트랜지스터는 제3 트랜지스터보다 작은 종횡비를 갖는다.
또 다른 실시예에서, 제2 트랜지스터는 제1 트랜지스터보다 큰 종횡비를 갖는다.
또 다른 실시예에서, 소스 팔로워는 저항 디바이스와 트랜지스터를 포함한다. 저항 디바이스는 제2 전력 레일과 상기 출력부 사이에 연결되고, 제1 및 제2 전력 레일은 상이한 전압을 제공한다. 트랜지스터는, 패드에 연결되는 게이트, 출력부에 연결되는 소스, 및 제2 전력 레일에 연결되는 드레인을 포함한다.
또 다른 실시예에서, 저항 디바이스는 저항과 패스 게이트 중 하나를 포함한다.
또 다른 실시예에서, 제1 전압의 제1 범위는 제2 전력 레일의 전압 레벨의 -10% 내지 50%이고, 제1 전압의 제2 범위는 제2 전력 레일의 전압 레벨의 50% 내지 110%이다.
다른 실시예에서, 제1 전압의 제1 범위는 제2 전력 레일의 전압 레벨의 50% 내지 110%이고, 제1 전압의 제2 범위는 제2 전력 레일의 전압 레벨의 -10% 내지 50%이다.
또 다른 실시예에서, 포스트 드라이버는, 패드와 제1 전력 레일 사이에서 제1 서브 유닛과 병렬 연결되는 적어도 하나의 제2 서브 유닛을 더 포함한다. 더욱이, 적어도 하나의 제2 서브 유닛 각각은, 제1 트랜지스터와 제2 트랜지스터를 포함한다. 제1 트랜지스터는, 패드와 제1 전력 레일 사이에 연결되고, 제1 전압의 제1 범위 및 제2 전압에 응답하는 서브 문턱 구역에서 작동하도록 구성된다. 제2 트랜지스터는, 패드와 제1 전력 레일 사이에서 제1 트랜지스터와 병렬 연결되고, 제1 전압의 제2 범위에 응답하여 패드를 제1 전력 레일에 전기적으로 연결하도록 구성된다.
또 다른 실시예에서, 적어도 하나의 제2 서브 유닛 중 하나의 제1 트랜지스터는 제1 서브 유닛의 제1 트랜지스터와 동일한 종횡비를 갖는다.
또 다른 실시예에서, 적어도 하나의 제2 서브 유닛 중 하나의 제1 트랜지스터는 제1 서브 유닛의 제1 트랜지스터와 상이한 종횡비를 갖는다.
본 개시의 몇몇 실시예는 또한 포스트 드라이버를 제공한다. 포스트 드라이버는, 제1 트랜지스터, 제1 소스 팔로워, 제2 트랜지스터 및 제2 소스 팔로워를 포함한다. 제1 트랜지스터는 패드와 제1 전력 레일 사이에 연결된다. 제1 소스 팔로워는 패드로부터의 전압의 제1 범위에 응답하여 제1 트랜지스터가 서브 문턱 구역에서 작동하게 하도록 구성된다. 제2 트랜지스터는 패드와 제2 전력 레일 사이에 연결되고, 제1 및 제2 전력 레일은 상이한 전압을 제공한다. 제2 소스 팔로워는 패드로부터의 전압의 제2 범위에 응답하여 제2 트랜지스터가 서브 문턱 구역에서 작동하게 하도록 구성된다.
실시예에서, 포스트 드라이버는 패드와 제1 전력 레일 사이에서 제1 트랜지스터와 병렬 연결되는 트랜지스터를 더 포함한다. 더욱이, 트랜지스터는 패드로부터의 전압의 제2 범위에 응답하여 패드를 제1 전력 레일에 전기적으로 연결하도록 구성된다.
다른 실시예에서, 제1 트랜지스터와 병렬 연결되는 트랜지스터는 제1 트랜지스터보다 큰 종횡비를 갖는다.
또 다른 실시예에서, 포스트 드라이버는 패드와 제2 전력 레일 사이에서 제2 트랜지스터와 병렬 연결되는 트랜지스터를 더 포함한다. 더욱이, 트랜지스터는 패드로부터의 전압의 제1 범위에 응답하여 패드를 제2 전력 레일에 전기적으로 연결하도록 구성된다.
또 다른 실시예에서, 제2 트랜지스터와 병렬 연결되는 트랜지스터는 제1 트랜지스터보다 큰 종횡비를 갖는다.
또 다른 실시예에서, 제1 및 제2 소스 팔로워 각각은 레지스터와 패스 게이트 중 하나를 더 포함하는 저항 디바이스를 포함한다.
본 개시의 실시예는 포스트 드라이버의 작동 방법을 제공한다. 방법에 따르면, 패드와 전력 레일 사이에 제1 트랜지스터가 제공된다. 제1 트랜지스터와 병렬 연결된 제2 트랜지스터가 패드와 전력 레일 사이에 제공된다. 더욱이, 패드에 연결되는 입력부와 제1 트랜지스터에 연결되는 출력부를 포함하는 소스 팔로워가 제공된다. 패드는, 패드로부터의 전압의 제1 범위에 응답하여 전력 레일에 전기적으로 연결된다. 더욱이, 패드는, 패드로부터의 전압의 제2 범위에 응답하여 제2 트랜지스터를 통해 전력 레일에 전기적으로 연결된다.
실시예에서, 패드로부터의 전압의 제1 범위에 응답하여 패드를 전력 레일에 전기적으로 연결할 때에, 방법은 패드로부터의 입력부에서 수신된 전압의 제1 범위에 응답하여 서브 문턱 구역에서 작동하도록 제1 트랜지스터를 클램핑하는 것을 포함한다.
다른 실시예에서, 제2 트랜지스터는 제1 트랜지스터보다 큰 종횡비를 갖는다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 포스트 드라이버에 있어서,
    패드로부터 제1 전압을 수신하는 입력부와, 제2 전압을 제공하는 출력부를 포함하는 소스 팔로워(source follower); 및
    제1 서브 유닛
    을 포함하고,
    상기 제1 서브 유닛은,
    상기 패드와 제1 전력 레일 사이에 연결되는 제1 트랜지스터, 및
    상기 패드와 상기 제1 전력 레일 사이에서 상기 제1 트랜지스터와 병렬 연결되는 제2 트랜지스터
    를 포함하며,
    상기 제1 트랜지스터는 상기 제1 전압의 제1 범위 및 상기 제2 전압에 응답하는 서브 문턱 구역에서 작동하도록 구성되고,
    상기 제2 트랜지스터는 상기 제1 전압의 제2 범위에 응답하여 상기 패드를 상기 제1 전력 레일에 전기적으로 연결하도록 구성되는 것인, 포스트 드라이버.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 출력부에 연결되는 게이트, 상기 패드에 연결되는 드레인, 및 제3 트랜지스터를 경유하여 상기 제1 전력 레일에 연결되는 소스를 포함하고, 상기 제2 트랜지스터는 상기 패드에 연결되는 게이트, 상기 패드에 연결되는 드레인, 및 상기 제3 트랜지스터를 경유하여 상기 제1 전력 레일에 연결되는 소스를 포함하는 것인, 포스트 드라이버.
  3. 제2항에 있어서,
    상기 제3 트랜지스터와 상기 제1 전력 레일 사이에 연결되는 제4 트랜지스터를 더 포함하고, 상기 제4 트랜지스터는 제3 트랜지스터보다 작은 종횡비를 갖는 것인, 포스트 드라이버.
  4. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 제1 트랜지스터보다 큰 종횡비를 갖는 것인, 포스트 드라이버.
  5. 제1항에 있어서,
    상기 소스 팔로워는,
    제2 전력 레일과 상기 출력부 사이에 연결되는 저항 디바이스, 및
    상기 패드에 연결되는 게이트, 상기 출력부에 연결되는 소스, 및 상기 제2 전력 레일에 연결되는 드레인을 포함하는 트랜지스터
    를 포함하고,
    상기 제1 전력 레일 및 상기 제2 전력 레일은 상이한 전압을 제공하는 것인, 포스트 드라이버.
  6. 제5항에 있어서,
    상기 제2 전력 레일은 Vrail2의 전압을 제공하고,
    i)상기 제1 전압의 제1 범위는 -0.1Vrail2 내지 0.5Vrail2 이고, 상기 제1 전압의 제2 범위는 0.5Vrail2 내지 1.1Vrail2이거나,
    ii)상기 제1 전압의 제1 범위는 0.5Vrail2 내지 1.1Vrail2 이고, 상기 제1 전압의 제2 범위는 -0.1Vrail2 내지 0.5Vrail2인 것인, 포스트 드라이버.
  7. 제1항에 있어서,
    상기 패드와 상기 제1 전력 레일 사이에서 상기 제1 서브 유닛과 병렬 연결되는 적어도 하나의 제2 서브 유닛을 더 포함하고,
    상기 적어도 하나의 제2 서브 유닛 각각은,
    상기 패드와 상기 제1 전력 레일 사이에 연결되는 제1 트랜지스터, 및
    상기 패드와 상기 제1 전력 레일 사이에서 상기 제1 트랜지스터와 병렬 연결되는 제2 트랜지스터
    를 포함하며,
    상기 제1 트랜지스터는 상기 제1 전압의 제1 범위 및 상기 제2 전압에 응답하는 서브 문턱 구역에서 작동하도록 구성되고, 상기 제2 트랜지스터는 상기 제1 전압의 제2 범위에 응답하여 상기 패드를 상기 제1 전력 레일에 전기적으로 연결하도록 구성되는 것인, 포스트 드라이버.
  8. 제7항에 있어서,
    상기 적어도 하나의 제2 서브 유닛 중 하나의 제1 트랜지스터는 상기 제1 서브 유닛의 제1 트랜지스터와 동일한 종횡비, 또는 상기 제1 서브 유닛의 상기 제1 트랜지스터와 상이한 종횡비를 갖는 것인, 포스트 드라이버.
  9. 포스트 드라이버에 있어서,
    패드와 제1 전력 레일 사이에 연결되는 제1 트랜지스터;
    상기 패드로부터의 전압의 제1 범위에 응답하여 상기 제1 트랜지스터가 서브 문턱 구역에서 작동하게 하도록 구성되는 제1 소스 팔로워(source follower);
    상기 패드와 제2 전력 레일―상기 제1 전력 레일과 상기 제2 전력 레일은 상이한 전압을 제공함― 사이에 연결되는 제2 트랜지스터; 및
    상기 패드로부터의 전압의 제2 범위에 응답하여 상기 제2 트랜지스터가 서브 문턱 구역에서 작동하게 하도록 구성되는 제2 소스 팔로워
    를 포함하는, 포스트 드라이버.
  10. 포스트 드라이버의 작동 방법에 있어서,
    패드와 전력 레일 사이에 제1 트랜지스터를 제공하는 단계;
    상기 제1 트랜지스터와 병렬 연결된 제2 트랜지스터를 상기 패드와 상기 전력 레일 사이에 제공하는 단계;
    상기 패드에 연결되는 입력부와 상기 제1 트랜지스터에 연결되는 출력부를 포함하는 소스 팔로워(source follower)를 제공하는 단계;
    상기 패드로부터의 전압의 제1 범위에 응답하여 상기 패드를 상기 전력 레일에 전기적으로 연결하는 단계; 및
    상기 패드로부터의 전압의 제2 범위에 응답하여 상기 패드를 상기 제2 트랜지스터를 통해 상기 전력 레일에 전기적으로 연결하는 단계
    를 포함하는, 포스트 드라이버의 작동 방법.
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