JP3923397B2 - レベルトランスレータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の異なる論理回路間での信号授受を可能にするレベルトランスレータ回路に関し、特に、携帯機器等に使用され、該機器本体の電源電圧と異なる電圧で作動し、機器本体に機能を追加するためのＳＩＭ(the Subscriber Identity Module)カード等と信号の授受を行うためのレベルトランスレータ回路に関する。
【０００２】
【従来の技術】
図４は、レベルトランスレータ回路の従来例を示した回路図である。なお、図４では、レベルトランスレータ回路が、携帯機器等に使用されたＳＩＭカードのインタフェース回路に使用される場合を例にして説明する。
図４において、機器本体の電源電圧ＤＶＣＣを１.８Ｖ、ＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣを２.８Ｖとし、ＳＩＭカード側の入出力端子であるＳＩＭ−ＩＯ端子に入力された信号が、機器側の入出力端子であるＤＡＴＡ−ＩＯ端子に出力される場合について説明する。
ＳＩＭ−ＩＯ端子がロー（Ｌｏｗ）レベル（＝０Ｖ）のときは、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ３１及びＭ３２が共にオンし、ＤＡＴＡ−ＩＯ端子もローレベルになる。
【０００３】
次に、ＳＩＭ−ＩＯ端子に、図５で示すようなＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣである２.８Ｖの振幅のハイ（Ｈｉｇｈ）レベルのパルス信号が入力された場合における図４のレベルトランスレータ回路１００の動作例について説明する。なお、図５では、実線で示した波形はＳＩＭ−ＩＯ端子の電圧を示し、点線で示した波形はＤＡＴＡ−ＩＯ端子の電圧を示している。
ＳＩＭ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧以下である場合、ＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンして、ＤＡＴＡ−ＩＯ端子の電圧は、ＳＩＭ−ＩＯ端子の電圧の上昇に伴って上昇する。
【０００４】
ＳＩＭ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧に近づくと、ＮＭＯＳトランジスタＭ３１はターンオフしてＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子は遮断され、ＤＡＴＡ−ＩＯ端子の電圧は、抵抗Ｒ１で機器本体の電源電圧ＤＶＣＣにプルアップされた状態になるため、１.８Ｖでクランプされる。ＳＩＭ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧以下に低下すると、再びＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンし、ＤＡＴＡ−ＩＯ端子の電圧は、ＳＩＭ−ＩＯ端子の電圧の低下に伴って低下する。
【０００５】
次に、図６で示すようなＤＡＴＡ−ＩＯ端子に入力された信号が、ＳＩＭ−ＩＯ端子に出力される場合について説明する。なお、図６では、実線で示した波形はＤＡＴＡ−ＩＯ端子の電圧を示し、点線で示した波形はＳＩＭ−ＩＯ端子の電圧を示している。
ＤＡＴＡ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧以下である場合は、ＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンして、ＳＩＭ−ＩＯ端子の電圧は、ＤＡＴＡ−ＩＯ端子の電圧の上昇に伴って上昇する。
【０００６】
ＤＡＴＡ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧に近づくと、ＮＭＯＳトランジスタＭ３１はターンオフし、ＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子が遮断される。しかし、ＳＩＭ−ＩＯ端子は、ＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣの２.８Ｖでプルアップされているため、更に２.８Ｖまで上昇する。ＤＡＴＡ−ＩＯ端子の電圧が低下すると、再びＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンし、ＳＩＭ−ＩＯ端子の電圧は、ＤＡＴＡ−ＩＯ端子の電圧の低下に伴って低下する。
【０００７】
【発明が解決しようとする課題】
一方、携帯機器とＳＩＭカードとのインタフェースを行うインタフェース回路では、出力波形の立ち上がり時間に規格があった。例えば、ＥＴＳ(European Telecommunication Standards)のＧＳＭ(Global System for Mobile Communication)１１.１２では、ＳＩＭ−ＩＯ端子の立ち上がり及び立ち下がり時間が、３０ｐＦの負荷を接続した場合に１μｓｅｃ以内になるように定めている。
【０００８】
しかし、図４のような従来の回路では、前記のような信号の立ち上がり及び立ち下がりの規格を満足させるためには、ＮＭＯＳトランジスタＭ３１及びＭ３２におけるオン時のインピーダンスをそれぞれ低下させる必要があった。なぜならば、信号の立ち上がり始めの部分は、出力側のＩＯ端子から、２つのＮＭＯＳトランジスタＭ３１及びＭ３２を通して入力側のＩＯ端子に電流が直接流れることから、信号の立ち上がりを速くするためには２つのＮＭＯＳトランジスタＭ３１及びＭ３２のオン抵抗をできるだけ小さくして、多くの電流が流れるようにする必要があった。ＮＭＯＳトランジスタＭ３１及びＭ３２のオン抵抗を小さくするには、ＮＭＯＳトランジスタＭ３１及びＭ３２のサイズをそれぞれ大きくする必要があり、ＩＣチップの面積の増加してコストアップを招くという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、２つの入出力端子の接続を行うＭＯＳトランジスタのサイズを小さくすることができると共に該ＭＯＳトランジスタを１つにすることができ、ＩＣチップの小型化とコストの低減を図ることができるレベルトランスレータ回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るレベルトランスレータ回路は、所定の第１の電源電圧で作動する第１の回路に接続されると共に第１の抵抗で該第１の電源電圧にプルアップされた第１の入出力端子と、所定の第２の電源電圧で作動する第２の回路に接続されると共に第２の抵抗で該第２の電源電圧にプルアップされた第２の入出力端子との間で信号の授受を行うためのインタフェースを行うレベルトランスレータ回路において、
前記第１の入出力端子と前記第２の入出力端子との間に接続されたＭＯＳトランジスタからなる第１のトランジスタと、
前記第１及び第２の各電源電圧のいずれか小さい方の電圧を、該第１のトランジスタのゲートに出力する制御回路部と、
前記第１のトランジスタにおけるゲート−ソース間に形成された寄生容量、及び前記第１のトランジスタにおけるゲート−ドレイン間に形成された寄生容量にそれぞれ充電された電圧を、前記第１及び第２の各電源電圧に応じて放電させて前記第１のトランジスタのゲート電圧を安定化させるゲート電圧安定化回路部と、
を備えるものである。
【００１１】
具体的には、前記制御回路部は、
前記第１の電源電圧と第１のトランジスタのゲートとの間に接続され、前記第２の電源電圧が制御信号入力端に入力された第２のトランジスタと、
前記第２の電源電圧と第１のトランジスタのゲートとの間に接続され、前記第１の電源電圧が制御信号入力端に入力された第３のトランジスタと、
を備えるようにした。
【００１３】
この場合、前記ゲート電圧安定化回路部は、
前記第１の電源電圧に応じて第１のトランジスタにおける前記各寄生容量に充電された電圧をそれぞれ放電させる第４のトランジスタと、
前記第２の電源電圧に応じて第１のトランジスタにおける前記各寄生容量に充電された電圧をそれぞれ放電させる第５のトランジスタと、
を備えるようにした。
【００１４】
また、前記第２から第５の各トランジスタは、それぞれＭＯＳトランジスタであるようにしてもよい。
【００１５】
一方、前記第１のトランジスタのゲートと接地電圧との間に接続されたコンデンサを備えるようにしてもよい。
【００１６】
具体的には、前記コンデンサは、前記第１のトランジスタにおける各寄生容量よりも容量が大きくなるようにした。
【００１７】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルトランスレータ回路が使用されるインタフェース回路の例を示した図であり、図１では、携帯機器等に使用されるＳＩＭカードのインタフェース回路を例にして示している。
図１において、ＤＶＣＣ端子は機器本体（図示せず）の電源電圧入力端子であり、１.８Ｖや２.８Ｖ等の電源電圧が入力される。ＳＩＭ−ＶＣＣ端子はＳＩＭカード（図示せず）の電源入力端子であり、１.８Ｖや２.８Ｖ等の電源電圧が入力される。
【００１８】
ＲＥＳＥＴ−ＩＮ端子とＣＬＫ−ＩＮ端子は、機器本体の電源電圧ＤＶＣＣの振幅を持った信号の入力端子で、ＲＥＳＥＴ−ＩＮ端子に入力された信号は、レベルシフト回路１によってレベルシフトされてＳＩＭカードの入力端子であるＳＩＭ−ＲＳＴ端子に出力される。また、ＣＬＫ−ＩＮ端子に入力された信号は、レベルシフト回路２によってレベルシフトされてＳＩＭカードの入力端子であるＳＩＭ−ＣＬＫ端子に出力される。
【００１９】
ＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子は入出力端子であり、ＤＡＴＡ−ＩＯ端子に機器本体の電源電圧ＤＶＣＣの振幅を持った信号波形を入力すると、レベルトランスレータ回路３によってＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣの振幅に変換された信号波形がＳＩＭ−ＩＯ端子に出力される。逆に、ＳＩＭ−ＩＯ端子にＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣの振幅を持った信号波形が入力されると、レベルトランスレータ回路３によって機器本体の電源電圧ＤＶＣＣの振幅に変換された信号波形がＤＡＴＡ−ＩＯ端子に出力される。
【００２０】
図２は、図１で示したレベルトランスレータ回路３の回路例を示した図であり、本発明の第１の実施の形態におけるレベルトランスレータ回路の例を示した回路図である。なお、本第１の実施の形態では、レベルトランスレータ回路が、図１で示したような携帯機器等に使用されるＳＩＭカードのインタフェース回路に使用される場合を例にして説明する。
図２において、レベルトランスレータ回路３は、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３と、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２と、抵抗Ｒ１，Ｒ２と、コンデンサＣとで構成されている。
【００２１】
ＮＭＯＳトランジスタＱＮ１は、ＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子との間に接続されている。ＤＡＴＡ−ＩＯ端子は、機器本体の電源電圧（以下、第１の電源電圧と呼ぶ）ＤＶＣＣに抵抗Ｒ１でプルアップされ、ＳＩＭ−ＩＯ端子は、ＳＩＭカードの電源電圧（以下、第２の電源電圧と呼ぶ）ＳＩＭ−ＶＣＣに抵抗Ｒ２でプルアップされている。一方、第１の電源電圧ＤＶＣＣと第２の電源電圧ＳＩＭ−ＶＣＣとの間には、ＮＭＯＳトランジスタＱＮ２及びＱＮ３が直列に接続されており、ＮＭＯＳトランジスタＱＮ２及びＱＮ３との接続部に、ＮＭＯＳトランジスタＱＮ１のゲートが接続されている。また、ＮＭＯＳトランジスタＱＮ２のゲートは、第２の電源電圧ＳＩＭ−ＶＣＣに接続され、ＮＭＯＳトランジスタＱＮ３のゲートは、第１の電源電圧ＤＶＣＣに接続されている。
【００２２】
ＮＭＯＳトランジスタＱＮ１のゲートと接地電圧との間には、ＰＭＯＳトランジスタＱＰ１及びＱＰ２が並列に接続されており、ＰＭＯＳトランジスタＱＰ１のゲートは第１の電源電圧ＤＶＣＣに、ＰＭＯＳトランジスタＱＰ２のゲートは第２の電源電圧ＳＩＭ−ＶＣＣにそれぞれ接続されている。なお、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３の各サブストレートゲートは、それぞれ接地電圧に接続され、ＰＭＯＳトランジスタＱＰ１のサブストレートゲートとソースが接続されると共に、ＰＭＯＳトランジスタＱＰ２のサブストレートゲートとソースが接続されている。
【００２３】
このような構成において、第１の電源電圧ＤＶＣＣが１.８Ｖであり、第２の電源電圧ＳＩＭ−ＶＣＣが２.８Ｖである場合、ＮＭＯＳトランジスタＱＮ２のゲート電圧は２.８Ｖであるから、ＮＭＯＳトランジスタＱＮ２はオンする。この結果、ＮＭＯＳトランジスタＱＮ２のソース電圧は第１の電源電圧ＤＶＣＣと同じ１.８Ｖになる。ＮＭＯＳトランジスタＱＮ１のゲートは、ＮＭＯＳトランジスタＱＮ２のソースに接続されていることから、ＮＭＯＳトランジスタＱＮ１のゲート電圧は１.８Ｖになる。また、ＮＭＯＳトランジスタＱＮ３は、ゲート電圧が１.８Ｖで、ソース電圧も１.８Ｖであることからオフする。
【００２４】
図２の回路は左右対称であることから、第１の電源電圧ＤＶＣＣが２.８Ｖで、第２の電源電圧ＳＩＭ−ＶＣＣが１.８Ｖになった場合は、ＮＭＯＳトランジスタＱＮ２がオフして、ＮＭＯＳトランジスタＱＮ３がオンすることから、やはり、ＮＭＯＳトランジスタＱＮ１のゲート電圧は１.８Ｖになり、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣのいずれか電圧の小さい方の電圧が、ＮＭＯＳトランジスタＱＮ１のゲートに入力される。
【００２５】
このように、ＮＭＯＳトランジスタＱＮ２及びＱＮ３は、ＮＭＯＳトランジスタＱＮ１のゲート電圧を制御するゲート電圧制御回路部をなし、該ゲート電圧制御回路部によって、ＮＭＯＳトランジスタＱＮ１のゲート電圧は、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣのいずれか電圧の小さい方の電圧に常になっている。このことから、ＰＭＯＳトランジスタＱＰ１とＰＭＯＳトランジスタＱＰ２において、各ゲート電圧はそれぞれのソース電圧と同じか又は大きくなっているため、ＰＭＯＳトランジスタＱＰ１及びＱＰ２は、通常はそれぞれオフしている。
【００２６】
ここで、図５で示したように、ＤＡＴＡ−ＩＯ端子への信号がＳＩＭ−ＩＯ端子から送られた場合、ＳＩＭ−ＩＯ端子の電圧がＮＭＯＳトランジスタＱＮ１のゲート電圧である１.８Ｖを超えると、ＮＭＯＳトランジスタＱＮ１がオフしてＤＡＴＡ−ＩＯ端子の電圧は１.８Ｖにクランプされる。また、図６のように、ＳＩＭ−ＩＯ端子への信号がＤＡＴＡ−ＩＯ端子から送られた場合、ＤＡＴＡ−ＩＯ端子の電圧が、ＮＭＯＳトランジスタＱＮ１のゲート電圧である１.８Ｖに近づくと、ＮＭＯＳトランジスタＱＮ１はオフし、ＳＩＭ−ＩＯ端子の電圧はプルアップ抵抗Ｒ２によって２.８Ｖまで引き上げられる。
【００２７】
次に、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の動作について説明する。
ＮＭＯＳトランジスタＱＮ１のゲート−ソース間、及びゲート−ドレイン間には、寄生容量Ｃ１及びＣ２が対応して形成されている。ＰＭＯＳトランジスタＱＰ１及びＱＰ２がないと、図３（ａ）のように、ＳＩＭ−ＩＯ端子が０Ｖから２.８Ｖに急速に立ち上がると、寄生容量Ｃ２を介してＮＭＯＳトランジスタＱＮ１のゲート電圧がＡで示すように上昇する。該電圧のピークは、第２の電源電圧ＳＩＭ−ＶＣＣ以上になり、３Ｖを超えることもある。
【００２８】
ＮＭＯＳトランジスタＱＮ１のゲート電圧が、第２の電源電圧ＳＩＭ−ＶＣＣに近づくか、又は超えると、今までオンしていたＮＭＯＳトランジスタＱＮ２がオフしてしまい、ＮＭＯＳトランジスタＱＮ１のゲートから電流が流れる経路が失われてゲート電圧が下がらなくなる。このため、ＳＩＭ−ＩＯ端子の電圧が第１の電源電圧ＤＶＣＣを超えても、ＮＭＯＳトランジスタＱＮ１はオフせず、ＤＡＴＡ−ＩＯ端子の電圧は第１の電源電圧ＤＶＣＣを超えることになって、レベルトランスレータ回路３が誤動作する場合が考えられる。
【００２９】
しかし、ＮＭＯＳトランジスタＱＮ１のゲート電圧が上昇すると、ＰＭＯＳトランジスタＱＰ１がオンして寄生容量Ｃ２の電荷を放電させることから、ＮＭＯＳトランジスタＱＮ１のゲート電圧の上昇を防止することができる。このため、図３（ａ）で示したＡの電圧は、図３（ｂ）で示すように小さくなり、ＰＭＯＳトランジスタＱＰ１，ＱＰ２は、ＮＭＯＳトランジスタＱＮ１のゲート電圧を安定化させる働きをするゲート電圧安定化回路部をなす。なお、ＳＩＭ−ＩＯ端子が２.８Ｖから０Ｖに急速に立ち下がる場合も、寄生容量Ｃ２によってＮＭＯＳトランジスタＱＮ１のゲート電圧は図３（ａ）のＢで示すように低下するが、この場合は、ＮＭＯＳトランジスタＱＮ２がオンしているため、第１の電源電圧ＤＶＣＣから寄生容量Ｃ１及びＣ２をそれぞれ充電する電流が供給され、立ち上がり時のＡのような大きな電圧の変化は起こらない。
【００３０】
ＮＭＯＳトランジスタＱＮ１のゲートと接地電圧との間に設けたコンデンサＣは、寄生容量Ｃ１又はＣ２と分圧回路を形成し、ＮＭＯＳトランジスタＱＮ１のゲートのインピーダンスを低下させ、ＮＭＯＳトランジスタＱＮ１のゲート電圧の上昇及び低下を抑制する働きをする。コンデンサＣの容量は大きいほど効果が大きいが、該容量を大きくするとＩＣ上に占める面積が大きくなることからあまり大きくすることができない。ただし、寄生容量Ｃ１及びＣ２の容量よりも大きくなるようにしないとコンデンサＣの効果的は小さくなることから、コンデンサＣの容量は１ｐＦ程度が適当である。
【００３１】
なお、前記説明では、第１の電源電圧ＤＶＣＣが１.８Ｖ、第２の電源電圧ＳＩＭ−ＶＣＣが２.８Ｖである場合を例にして説明したが、レベルトランスレータ回路３は、図２から分かるように左右対称である。このことから、第１の電源電圧ＤＶＣＣが第２の電源電圧ＳＩＭ−ＶＣＣより大きい場合は、前記説明において、ＮＭＯＳトランジスタＱＮ２とＱＮ３とをそれぞれ置き換え、ＰＭＯＳトランジスタＱＰ１とＱＰ２とをそれぞれ置き換え、寄生容量Ｃ１とＣ２とをそれぞれ置き換えれば、同様の動作を行うことは容易に分かることからその説明を省略する。
【００３２】
また、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣが共に正電圧であることを前提に説明したが、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣがそれぞれ負電圧の場合は、図２において、各ＮＭＯＳトランジスタはＰＭＯＳトランジスタに、各ＰＭＯＳトランジスタはＮＭＯＳトランジスタに置き換えればよい。
【００３３】
このように、本第１の実施の形態におけるレベルトランスレータ回路は、低インピーダンスであることが必要なＭＯＳトランジスタを従来は図４で示したようにＮＭＯＳトランジスタＭ３１及びＭ３２の２つを使用していたのに対して、１つのＮＭＯＳトランジスタＱＮ１で構成することができるため、従来と同じインピーダンスであれば、ＮＭＯＳトランジスタＱＮ１が占めるチップ面積は、従来の１／４にすることができ、ＩＣチップの小型化とコストの低減を図ることができる。ただし、図２で示したように、若干の制御回路の追加が必要になるが、これらのトランジスタのサイズは小さくて済むため、実質的には図４で示した従来回路よりも約１／３のチップ面積で同等の性能を得ることができる。
【００３４】
【発明の効果】
上記の説明から明らかなように、本発明のレベルトランスレータ回路によれば、前記第１及び第２の各電源電圧のいずれか小さい方の電圧を、該第１のトランジスタの動作制御を行うための制御信号入力端に出力する制御回路部を備えたことから、第１及び第２の各入出力端子間での信号の伝送を行うために従来複数使用していた低インピーダンスが要求されるトランジスタを１つにすることができ、ＩＣのチップサイズの縮小とコストの低減を図ることができる。
【００３５】
また、入出力端子間の信号伝送を行うＭＯＳトランジスタからなる第１のトランジスタに寄生する容量を放電させて該第１のトランジスタのゲート電圧を安定化させるゲート電圧安定化回路部を設けたことから、第１の入出力端子又は第２の入出力端子に入力された信号の立ち上がり時に発生するノイズを低減させることができ、回路の誤動作の発生を防止することができる。
【００３６】
更に、前記第１のトランジスタのゲートと負側電源電圧との間に接続されたコンデンサを備えたことから、第１のトランジスタにおける制御信号入力端のインピーダンスを低下させることができ、第１のトランジスタにおけるゲート電圧の上昇及び低下を抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルトランスレータ回路が使用されるインタフェース回路の例を示した図である。
【図２】 本発明の第１の実施の形態におけるレベルトランスレータ回路の例を示した回路図である。
【図３】 図２のＮＭＯＳトランジスタＱＮ１におけるゲート電圧の波形例を示した図である。
【図４】 従来のレベルトランスレータ回路の例を示した回路図である。
【図５】 レベルトランスレータ回路における入力信号と出力信号の例を示した図である。
【図６】 レベルトランスレータ回路における入力信号と出力信号の他の例を示した図である。
【符号の説明】
３ レベルトランスレータ回路
ＱＮ１〜ＱＮ３ ＮＭＯＳトランジスタ
ＱＰ１，ＱＰ２ ＰＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
Ｃ コンデンサ
Ｃ１，Ｃ２ 寄生容量
【発明の属する技術分野】
本発明は、電源電圧の異なる論理回路間での信号授受を可能にするレベルトランスレータ回路に関し、特に、携帯機器等に使用され、該機器本体の電源電圧と異なる電圧で作動し、機器本体に機能を追加するためのＳＩＭ(the Subscriber Identity Module)カード等と信号の授受を行うためのレベルトランスレータ回路に関する。
【０００２】
【従来の技術】
図４は、レベルトランスレータ回路の従来例を示した回路図である。なお、図４では、レベルトランスレータ回路が、携帯機器等に使用されたＳＩＭカードのインタフェース回路に使用される場合を例にして説明する。
図４において、機器本体の電源電圧ＤＶＣＣを１.８Ｖ、ＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣを２.８Ｖとし、ＳＩＭカード側の入出力端子であるＳＩＭ−ＩＯ端子に入力された信号が、機器側の入出力端子であるＤＡＴＡ−ＩＯ端子に出力される場合について説明する。
ＳＩＭ−ＩＯ端子がロー（Ｌｏｗ）レベル（＝０Ｖ）のときは、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ３１及びＭ３２が共にオンし、ＤＡＴＡ−ＩＯ端子もローレベルになる。
【０００３】
次に、ＳＩＭ−ＩＯ端子に、図５で示すようなＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣである２.８Ｖの振幅のハイ（Ｈｉｇｈ）レベルのパルス信号が入力された場合における図４のレベルトランスレータ回路１００の動作例について説明する。なお、図５では、実線で示した波形はＳＩＭ−ＩＯ端子の電圧を示し、点線で示した波形はＤＡＴＡ−ＩＯ端子の電圧を示している。
ＳＩＭ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧以下である場合、ＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンして、ＤＡＴＡ−ＩＯ端子の電圧は、ＳＩＭ−ＩＯ端子の電圧の上昇に伴って上昇する。
【０００４】
ＳＩＭ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧に近づくと、ＮＭＯＳトランジスタＭ３１はターンオフしてＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子は遮断され、ＤＡＴＡ−ＩＯ端子の電圧は、抵抗Ｒ１で機器本体の電源電圧ＤＶＣＣにプルアップされた状態になるため、１.８Ｖでクランプされる。ＳＩＭ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧以下に低下すると、再びＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンし、ＤＡＴＡ−ＩＯ端子の電圧は、ＳＩＭ−ＩＯ端子の電圧の低下に伴って低下する。
【０００５】
次に、図６で示すようなＤＡＴＡ−ＩＯ端子に入力された信号が、ＳＩＭ−ＩＯ端子に出力される場合について説明する。なお、図６では、実線で示した波形はＤＡＴＡ−ＩＯ端子の電圧を示し、点線で示した波形はＳＩＭ−ＩＯ端子の電圧を示している。
ＤＡＴＡ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧以下である場合は、ＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンして、ＳＩＭ−ＩＯ端子の電圧は、ＤＡＴＡ−ＩＯ端子の電圧の上昇に伴って上昇する。
【０００６】
ＤＡＴＡ−ＩＯ端子の電圧がＤＶＣＣ端子の電圧に近づくと、ＮＭＯＳトランジスタＭ３１はターンオフし、ＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子が遮断される。しかし、ＳＩＭ−ＩＯ端子は、ＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣの２.８Ｖでプルアップされているため、更に２.８Ｖまで上昇する。ＤＡＴＡ−ＩＯ端子の電圧が低下すると、再びＮＭＯＳトランジスタＭ３１及びＭ３２は共にオンし、ＳＩＭ−ＩＯ端子の電圧は、ＤＡＴＡ−ＩＯ端子の電圧の低下に伴って低下する。
【０００７】
【発明が解決しようとする課題】
一方、携帯機器とＳＩＭカードとのインタフェースを行うインタフェース回路では、出力波形の立ち上がり時間に規格があった。例えば、ＥＴＳ(European Telecommunication Standards)のＧＳＭ(Global System for Mobile Communication)１１.１２では、ＳＩＭ−ＩＯ端子の立ち上がり及び立ち下がり時間が、３０ｐＦの負荷を接続した場合に１μｓｅｃ以内になるように定めている。
【０００８】
しかし、図４のような従来の回路では、前記のような信号の立ち上がり及び立ち下がりの規格を満足させるためには、ＮＭＯＳトランジスタＭ３１及びＭ３２におけるオン時のインピーダンスをそれぞれ低下させる必要があった。なぜならば、信号の立ち上がり始めの部分は、出力側のＩＯ端子から、２つのＮＭＯＳトランジスタＭ３１及びＭ３２を通して入力側のＩＯ端子に電流が直接流れることから、信号の立ち上がりを速くするためには２つのＮＭＯＳトランジスタＭ３１及びＭ３２のオン抵抗をできるだけ小さくして、多くの電流が流れるようにする必要があった。ＮＭＯＳトランジスタＭ３１及びＭ３２のオン抵抗を小さくするには、ＮＭＯＳトランジスタＭ３１及びＭ３２のサイズをそれぞれ大きくする必要があり、ＩＣチップの面積の増加してコストアップを招くという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、２つの入出力端子の接続を行うＭＯＳトランジスタのサイズを小さくすることができると共に該ＭＯＳトランジスタを１つにすることができ、ＩＣチップの小型化とコストの低減を図ることができるレベルトランスレータ回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るレベルトランスレータ回路は、所定の第１の電源電圧で作動する第１の回路に接続されると共に第１の抵抗で該第１の電源電圧にプルアップされた第１の入出力端子と、所定の第２の電源電圧で作動する第２の回路に接続されると共に第２の抵抗で該第２の電源電圧にプルアップされた第２の入出力端子との間で信号の授受を行うためのインタフェースを行うレベルトランスレータ回路において、
前記第１の入出力端子と前記第２の入出力端子との間に接続されたＭＯＳトランジスタからなる第１のトランジスタと、
前記第１及び第２の各電源電圧のいずれか小さい方の電圧を、該第１のトランジスタのゲートに出力する制御回路部と、
前記第１のトランジスタにおけるゲート−ソース間に形成された寄生容量、及び前記第１のトランジスタにおけるゲート−ドレイン間に形成された寄生容量にそれぞれ充電された電圧を、前記第１及び第２の各電源電圧に応じて放電させて前記第１のトランジスタのゲート電圧を安定化させるゲート電圧安定化回路部と、
を備えるものである。
【００１１】
具体的には、前記制御回路部は、
前記第１の電源電圧と第１のトランジスタのゲートとの間に接続され、前記第２の電源電圧が制御信号入力端に入力された第２のトランジスタと、
前記第２の電源電圧と第１のトランジスタのゲートとの間に接続され、前記第１の電源電圧が制御信号入力端に入力された第３のトランジスタと、
を備えるようにした。
【００１３】
この場合、前記ゲート電圧安定化回路部は、
前記第１の電源電圧に応じて第１のトランジスタにおける前記各寄生容量に充電された電圧をそれぞれ放電させる第４のトランジスタと、
前記第２の電源電圧に応じて第１のトランジスタにおける前記各寄生容量に充電された電圧をそれぞれ放電させる第５のトランジスタと、
を備えるようにした。
【００１４】
また、前記第２から第５の各トランジスタは、それぞれＭＯＳトランジスタであるようにしてもよい。
【００１５】
一方、前記第１のトランジスタのゲートと接地電圧との間に接続されたコンデンサを備えるようにしてもよい。
【００１６】
具体的には、前記コンデンサは、前記第１のトランジスタにおける各寄生容量よりも容量が大きくなるようにした。
【００１７】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルトランスレータ回路が使用されるインタフェース回路の例を示した図であり、図１では、携帯機器等に使用されるＳＩＭカードのインタフェース回路を例にして示している。
図１において、ＤＶＣＣ端子は機器本体（図示せず）の電源電圧入力端子であり、１.８Ｖや２.８Ｖ等の電源電圧が入力される。ＳＩＭ−ＶＣＣ端子はＳＩＭカード（図示せず）の電源入力端子であり、１.８Ｖや２.８Ｖ等の電源電圧が入力される。
【００１８】
ＲＥＳＥＴ−ＩＮ端子とＣＬＫ−ＩＮ端子は、機器本体の電源電圧ＤＶＣＣの振幅を持った信号の入力端子で、ＲＥＳＥＴ−ＩＮ端子に入力された信号は、レベルシフト回路１によってレベルシフトされてＳＩＭカードの入力端子であるＳＩＭ−ＲＳＴ端子に出力される。また、ＣＬＫ−ＩＮ端子に入力された信号は、レベルシフト回路２によってレベルシフトされてＳＩＭカードの入力端子であるＳＩＭ−ＣＬＫ端子に出力される。
【００１９】
ＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子は入出力端子であり、ＤＡＴＡ−ＩＯ端子に機器本体の電源電圧ＤＶＣＣの振幅を持った信号波形を入力すると、レベルトランスレータ回路３によってＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣの振幅に変換された信号波形がＳＩＭ−ＩＯ端子に出力される。逆に、ＳＩＭ−ＩＯ端子にＳＩＭカードの電源電圧ＳＩＭ−ＶＣＣの振幅を持った信号波形が入力されると、レベルトランスレータ回路３によって機器本体の電源電圧ＤＶＣＣの振幅に変換された信号波形がＤＡＴＡ−ＩＯ端子に出力される。
【００２０】
図２は、図１で示したレベルトランスレータ回路３の回路例を示した図であり、本発明の第１の実施の形態におけるレベルトランスレータ回路の例を示した回路図である。なお、本第１の実施の形態では、レベルトランスレータ回路が、図１で示したような携帯機器等に使用されるＳＩＭカードのインタフェース回路に使用される場合を例にして説明する。
図２において、レベルトランスレータ回路３は、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３と、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２と、抵抗Ｒ１，Ｒ２と、コンデンサＣとで構成されている。
【００２１】
ＮＭＯＳトランジスタＱＮ１は、ＤＡＴＡ−ＩＯ端子とＳＩＭ−ＩＯ端子との間に接続されている。ＤＡＴＡ−ＩＯ端子は、機器本体の電源電圧（以下、第１の電源電圧と呼ぶ）ＤＶＣＣに抵抗Ｒ１でプルアップされ、ＳＩＭ−ＩＯ端子は、ＳＩＭカードの電源電圧（以下、第２の電源電圧と呼ぶ）ＳＩＭ−ＶＣＣに抵抗Ｒ２でプルアップされている。一方、第１の電源電圧ＤＶＣＣと第２の電源電圧ＳＩＭ−ＶＣＣとの間には、ＮＭＯＳトランジスタＱＮ２及びＱＮ３が直列に接続されており、ＮＭＯＳトランジスタＱＮ２及びＱＮ３との接続部に、ＮＭＯＳトランジスタＱＮ１のゲートが接続されている。また、ＮＭＯＳトランジスタＱＮ２のゲートは、第２の電源電圧ＳＩＭ−ＶＣＣに接続され、ＮＭＯＳトランジスタＱＮ３のゲートは、第１の電源電圧ＤＶＣＣに接続されている。
【００２２】
ＮＭＯＳトランジスタＱＮ１のゲートと接地電圧との間には、ＰＭＯＳトランジスタＱＰ１及びＱＰ２が並列に接続されており、ＰＭＯＳトランジスタＱＰ１のゲートは第１の電源電圧ＤＶＣＣに、ＰＭＯＳトランジスタＱＰ２のゲートは第２の電源電圧ＳＩＭ−ＶＣＣにそれぞれ接続されている。なお、ＮＭＯＳトランジスタＱＮ１〜ＱＮ３の各サブストレートゲートは、それぞれ接地電圧に接続され、ＰＭＯＳトランジスタＱＰ１のサブストレートゲートとソースが接続されると共に、ＰＭＯＳトランジスタＱＰ２のサブストレートゲートとソースが接続されている。
【００２３】
このような構成において、第１の電源電圧ＤＶＣＣが１.８Ｖであり、第２の電源電圧ＳＩＭ−ＶＣＣが２.８Ｖである場合、ＮＭＯＳトランジスタＱＮ２のゲート電圧は２.８Ｖであるから、ＮＭＯＳトランジスタＱＮ２はオンする。この結果、ＮＭＯＳトランジスタＱＮ２のソース電圧は第１の電源電圧ＤＶＣＣと同じ１.８Ｖになる。ＮＭＯＳトランジスタＱＮ１のゲートは、ＮＭＯＳトランジスタＱＮ２のソースに接続されていることから、ＮＭＯＳトランジスタＱＮ１のゲート電圧は１.８Ｖになる。また、ＮＭＯＳトランジスタＱＮ３は、ゲート電圧が１.８Ｖで、ソース電圧も１.８Ｖであることからオフする。
【００２４】
図２の回路は左右対称であることから、第１の電源電圧ＤＶＣＣが２.８Ｖで、第２の電源電圧ＳＩＭ−ＶＣＣが１.８Ｖになった場合は、ＮＭＯＳトランジスタＱＮ２がオフして、ＮＭＯＳトランジスタＱＮ３がオンすることから、やはり、ＮＭＯＳトランジスタＱＮ１のゲート電圧は１.８Ｖになり、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣのいずれか電圧の小さい方の電圧が、ＮＭＯＳトランジスタＱＮ１のゲートに入力される。
【００２５】
このように、ＮＭＯＳトランジスタＱＮ２及びＱＮ３は、ＮＭＯＳトランジスタＱＮ１のゲート電圧を制御するゲート電圧制御回路部をなし、該ゲート電圧制御回路部によって、ＮＭＯＳトランジスタＱＮ１のゲート電圧は、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣのいずれか電圧の小さい方の電圧に常になっている。このことから、ＰＭＯＳトランジスタＱＰ１とＰＭＯＳトランジスタＱＰ２において、各ゲート電圧はそれぞれのソース電圧と同じか又は大きくなっているため、ＰＭＯＳトランジスタＱＰ１及びＱＰ２は、通常はそれぞれオフしている。
【００２６】
ここで、図５で示したように、ＤＡＴＡ−ＩＯ端子への信号がＳＩＭ−ＩＯ端子から送られた場合、ＳＩＭ−ＩＯ端子の電圧がＮＭＯＳトランジスタＱＮ１のゲート電圧である１.８Ｖを超えると、ＮＭＯＳトランジスタＱＮ１がオフしてＤＡＴＡ−ＩＯ端子の電圧は１.８Ｖにクランプされる。また、図６のように、ＳＩＭ−ＩＯ端子への信号がＤＡＴＡ−ＩＯ端子から送られた場合、ＤＡＴＡ−ＩＯ端子の電圧が、ＮＭＯＳトランジスタＱＮ１のゲート電圧である１.８Ｖに近づくと、ＮＭＯＳトランジスタＱＮ１はオフし、ＳＩＭ−ＩＯ端子の電圧はプルアップ抵抗Ｒ２によって２.８Ｖまで引き上げられる。
【００２７】
次に、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の動作について説明する。
ＮＭＯＳトランジスタＱＮ１のゲート−ソース間、及びゲート−ドレイン間には、寄生容量Ｃ１及びＣ２が対応して形成されている。ＰＭＯＳトランジスタＱＰ１及びＱＰ２がないと、図３（ａ）のように、ＳＩＭ−ＩＯ端子が０Ｖから２.８Ｖに急速に立ち上がると、寄生容量Ｃ２を介してＮＭＯＳトランジスタＱＮ１のゲート電圧がＡで示すように上昇する。該電圧のピークは、第２の電源電圧ＳＩＭ−ＶＣＣ以上になり、３Ｖを超えることもある。
【００２８】
ＮＭＯＳトランジスタＱＮ１のゲート電圧が、第２の電源電圧ＳＩＭ−ＶＣＣに近づくか、又は超えると、今までオンしていたＮＭＯＳトランジスタＱＮ２がオフしてしまい、ＮＭＯＳトランジスタＱＮ１のゲートから電流が流れる経路が失われてゲート電圧が下がらなくなる。このため、ＳＩＭ−ＩＯ端子の電圧が第１の電源電圧ＤＶＣＣを超えても、ＮＭＯＳトランジスタＱＮ１はオフせず、ＤＡＴＡ−ＩＯ端子の電圧は第１の電源電圧ＤＶＣＣを超えることになって、レベルトランスレータ回路３が誤動作する場合が考えられる。
【００２９】
しかし、ＮＭＯＳトランジスタＱＮ１のゲート電圧が上昇すると、ＰＭＯＳトランジスタＱＰ１がオンして寄生容量Ｃ２の電荷を放電させることから、ＮＭＯＳトランジスタＱＮ１のゲート電圧の上昇を防止することができる。このため、図３（ａ）で示したＡの電圧は、図３（ｂ）で示すように小さくなり、ＰＭＯＳトランジスタＱＰ１，ＱＰ２は、ＮＭＯＳトランジスタＱＮ１のゲート電圧を安定化させる働きをするゲート電圧安定化回路部をなす。なお、ＳＩＭ−ＩＯ端子が２.８Ｖから０Ｖに急速に立ち下がる場合も、寄生容量Ｃ２によってＮＭＯＳトランジスタＱＮ１のゲート電圧は図３（ａ）のＢで示すように低下するが、この場合は、ＮＭＯＳトランジスタＱＮ２がオンしているため、第１の電源電圧ＤＶＣＣから寄生容量Ｃ１及びＣ２をそれぞれ充電する電流が供給され、立ち上がり時のＡのような大きな電圧の変化は起こらない。
【００３０】
ＮＭＯＳトランジスタＱＮ１のゲートと接地電圧との間に設けたコンデンサＣは、寄生容量Ｃ１又はＣ２と分圧回路を形成し、ＮＭＯＳトランジスタＱＮ１のゲートのインピーダンスを低下させ、ＮＭＯＳトランジスタＱＮ１のゲート電圧の上昇及び低下を抑制する働きをする。コンデンサＣの容量は大きいほど効果が大きいが、該容量を大きくするとＩＣ上に占める面積が大きくなることからあまり大きくすることができない。ただし、寄生容量Ｃ１及びＣ２の容量よりも大きくなるようにしないとコンデンサＣの効果的は小さくなることから、コンデンサＣの容量は１ｐＦ程度が適当である。
【００３１】
なお、前記説明では、第１の電源電圧ＤＶＣＣが１.８Ｖ、第２の電源電圧ＳＩＭ−ＶＣＣが２.８Ｖである場合を例にして説明したが、レベルトランスレータ回路３は、図２から分かるように左右対称である。このことから、第１の電源電圧ＤＶＣＣが第２の電源電圧ＳＩＭ−ＶＣＣより大きい場合は、前記説明において、ＮＭＯＳトランジスタＱＮ２とＱＮ３とをそれぞれ置き換え、ＰＭＯＳトランジスタＱＰ１とＱＰ２とをそれぞれ置き換え、寄生容量Ｃ１とＣ２とをそれぞれ置き換えれば、同様の動作を行うことは容易に分かることからその説明を省略する。
【００３２】
また、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣが共に正電圧であることを前提に説明したが、第１の電源電圧ＤＶＣＣ及び第２の電源電圧ＳＩＭ−ＶＣＣがそれぞれ負電圧の場合は、図２において、各ＮＭＯＳトランジスタはＰＭＯＳトランジスタに、各ＰＭＯＳトランジスタはＮＭＯＳトランジスタに置き換えればよい。
【００３３】
このように、本第１の実施の形態におけるレベルトランスレータ回路は、低インピーダンスであることが必要なＭＯＳトランジスタを従来は図４で示したようにＮＭＯＳトランジスタＭ３１及びＭ３２の２つを使用していたのに対して、１つのＮＭＯＳトランジスタＱＮ１で構成することができるため、従来と同じインピーダンスであれば、ＮＭＯＳトランジスタＱＮ１が占めるチップ面積は、従来の１／４にすることができ、ＩＣチップの小型化とコストの低減を図ることができる。ただし、図２で示したように、若干の制御回路の追加が必要になるが、これらのトランジスタのサイズは小さくて済むため、実質的には図４で示した従来回路よりも約１／３のチップ面積で同等の性能を得ることができる。
【００３４】
【発明の効果】
上記の説明から明らかなように、本発明のレベルトランスレータ回路によれば、前記第１及び第２の各電源電圧のいずれか小さい方の電圧を、該第１のトランジスタの動作制御を行うための制御信号入力端に出力する制御回路部を備えたことから、第１及び第２の各入出力端子間での信号の伝送を行うために従来複数使用していた低インピーダンスが要求されるトランジスタを１つにすることができ、ＩＣのチップサイズの縮小とコストの低減を図ることができる。
【００３５】
また、入出力端子間の信号伝送を行うＭＯＳトランジスタからなる第１のトランジスタに寄生する容量を放電させて該第１のトランジスタのゲート電圧を安定化させるゲート電圧安定化回路部を設けたことから、第１の入出力端子又は第２の入出力端子に入力された信号の立ち上がり時に発生するノイズを低減させることができ、回路の誤動作の発生を防止することができる。
【００３６】
更に、前記第１のトランジスタのゲートと負側電源電圧との間に接続されたコンデンサを備えたことから、第１のトランジスタにおける制御信号入力端のインピーダンスを低下させることができ、第１のトランジスタにおけるゲート電圧の上昇及び低下を抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルトランスレータ回路が使用されるインタフェース回路の例を示した図である。
【図２】 本発明の第１の実施の形態におけるレベルトランスレータ回路の例を示した回路図である。
【図３】 図２のＮＭＯＳトランジスタＱＮ１におけるゲート電圧の波形例を示した図である。
【図４】 従来のレベルトランスレータ回路の例を示した回路図である。
【図５】 レベルトランスレータ回路における入力信号と出力信号の例を示した図である。
【図６】 レベルトランスレータ回路における入力信号と出力信号の他の例を示した図である。
【符号の説明】
３ レベルトランスレータ回路
ＱＮ１〜ＱＮ３ ＮＭＯＳトランジスタ
ＱＰ１，ＱＰ２ ＰＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
Ｃ コンデンサ
Ｃ１，Ｃ２ 寄生容量
Claims (6)
- 所定の第１の電源電圧で作動する第１の回路に接続されると共に第１の抵抗で該第１の電源電圧にプルアップされた第１の入出力端子と、所定の第２の電源電圧で作動する第２の回路に接続されると共に第２の抵抗で該第２の電源電圧にプルアップされた第２の入出力端子との間で信号の授受を行うためのインタフェースを行うレベルトランスレータ回路において、
前記第１の入出力端子と前記第２の入出力端子との間に接続されたＭＯＳトランジスタからなる第１のトランジスタと、
前記第１及び第２の各電源電圧のいずれか小さい方の電圧を、該第１のトランジスタのゲートに出力する制御回路部と、
前記第１のトランジスタにおけるゲート−ソース間に形成された寄生容量、及び前記第１のトランジスタにおけるゲート−ドレイン間に形成された寄生容量にそれぞれ充電された電圧を、前記第１及び第２の各電源電圧に応じて放電させて前記第１のトランジスタのゲート電圧を安定化させるゲート電圧安定化回路部と、
を備えることを特徴とするレベルトランスレータ回路。 - 前記制御回路部は、
前記第１の電源電圧と第１のトランジスタのゲートとの間に接続され、前記第２の電源電圧が制御信号入力端に入力された第２のトランジスタと、
前記第２の電源電圧と第１のトランジスタのゲートとの間に接続され、前記第１の電源電圧が制御信号入力端に入力された第３のトランジスタと、
を備えることを特徴とする請求項１記載のレベルトランスレータ回路。 - 前記ゲート電圧安定化回路部は、
前記第１の電源電圧に応じて第１のトランジスタにおける前記各寄生容量に充電された電圧をそれぞれ放電させる第４のトランジスタと、
前記第２の電源電圧に応じて第１のトランジスタにおける前記各寄生容量に充電された電圧をそれぞれ放電させる第５のトランジスタと、
を備えることを特徴とする請求項１又は２記載のレベルトランスレータ回路。 - 前記第２から第５の各トランジスタは、それぞれＭＯＳトランジスタであることを特徴とする請求項３記載のレベルトランスレータ回路。
- 前記第１のトランジスタのゲートと接地電圧との間に接続されたコンデンサを備えることを特徴とする請求項１、２、３又は４記載のレベルトランスレータ回路。
- 前記コンデンサは、前記第１のトランジスタにおける各寄生容量よりも容量が大きいことを特徴とする請求項５記載のレベルトランスレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269827A JP3923397B2 (ja) | 2002-09-17 | 2002-09-17 | レベルトランスレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002269827A JP3923397B2 (ja) | 2002-09-17 | 2002-09-17 | レベルトランスレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004112156A JP2004112156A (ja) | 2004-04-08 |
| JP3923397B2 true JP3923397B2 (ja) | 2007-05-30 |
Family
ID=32267642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002269827A Expired - Fee Related JP3923397B2 (ja) | 2002-09-17 | 2002-09-17 | レベルトランスレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3923397B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5181893B2 (ja) | 2008-07-17 | 2013-04-10 | 株式会社リコー | インバータ回路 |
| JP2011119979A (ja) * | 2009-12-03 | 2011-06-16 | Toshiba Corp | レベルシフト回路 |
| JP7312045B2 (ja) * | 2019-07-19 | 2023-07-20 | ローム株式会社 | 双方向レベルシフト回路 |
| CN116610616A (zh) * | 2023-05-19 | 2023-08-18 | 上汽通用五菱汽车股份有限公司 | 转换电路和通信设备 |
-
2002
- 2002-09-17 JP JP2002269827A patent/JP3923397B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004112156A (ja) | 2004-04-08 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061113 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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