JP7097749B2 - レベルシフト回路 - Google Patents

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Description

本発明は、レベルシフト回路に関する。
図２に、従来のレベルシフト回路２００の回路図を示す。
従来のレベルシフト回路２００は、電源端子２０１と、接地端子２０２と、定電圧部２１１と、入力端子２２３、２２４と、ＮＭＯＳトランジスタ２１２、２１３と、ＰＭＯＳトランジスタ２１４、２１５、２１７、２１８、２２０と、出力端子２２２とを備えている。
定電圧部２１１は、一端が電源端子２０１に接続され、他端がＰＭＯＳトランジスタ２１４のゲートとＰＭＯＳトランジスタ２１５のゲートに接続されている。ＮＭＯＳトランジスタ２１２は、ゲートが入力端子２２３に接続され、ソースが接地端子２０２に接続され、ドレインがＰＭＯＳトランジスタ２１４のドレインに接続されている。ＮＭＯＳトランジスタ２１３は、ゲートが入力端子２２４に接続され、ソースが接地端子２０２に接続され、ドレインがＰＭＯＳトランジスタ２１５のドレインに接続されている。ＰＭＯＳトランジスタ２１７は、ソースが電源端子２０１に接続され、ドレインがＰＭＯＳトランジスタ２１４のソースとＰＭＯＳトランジスタ２１８のゲートに接続されている。ＰＭＯＳトランジスタ２１８は、ソースが電源端子２０１に接続され、ドレインがＰＭＯＳトランジスタ２１５のソースとＰＭＯＳトランジスタ２１７のゲートとＰＭＯＳトランジスタ２２０のゲートに接続されている。ＰＭＯＳトランジスタ２２０は、ソースが電源端子２０１に接続され、ドレインが出力端子２２２に接続されている。一般的に出力端子２２２には、ＰＭＯＳトランジスタ２２０がオフした時に出力端子２２２をプルダウンするＮＭＯＳトランジスタ２２６が接続されている。
定電圧部２１１の他端の電圧ＶＢＩＡＳは、定電圧部２１１の両端電圧をＶＲＥＦとすると、電源端子２０１の電圧ＶＤＤから電圧ＶＲＥＦを減算した値となる。ＰＭＯＳトランジスタ２１４、２１５は、ゲートに電圧ＶＢＩＡＳが供給され、それぞれのソース電圧ＶＰ１、ＶＰ２は電圧ＶＢＩＡＳにＰＭＯＳトランジスタのしきい値電圧｜ＶＨＴＰ｜を加算した電圧以下にならないようクランプされる。このようにクランプが必要な理由は、すべてのトランジスタのゲート－ソース間耐圧が電圧ＶＤＤよりも低いためである。一例として、それぞれの電圧は、電圧ＶＤＤは１２Ｖ、ゲート-ソース間耐圧は６Ｖ、電圧ＶＲＥＦは４Ｖ、電圧｜ＶＴＨＰ｜は１Ｖである。
入力端子２２３にハイレベル（例えば５Ｖ）が入力され、入力端子２２４にローレベル（例えば０Ｖ）が入力されると、ＮＭＯＳトランジスタ２１２はオンして、ＮＭＯＳトランジスタ２１３はオフする。電圧ＶＰ１は、ＰＭＯＳトランジスタ２１４によってクランプされ、ＶＤＤ―ＶＲＥＦ＋｜ＶＴＨＰ｜となる。このとき、ＰＭＯＳトランジスタ２１８はオンするので、電圧ＶＰ２は電圧ＶＤＤとなり、ＰＭＯＳトランジスタ２１７、２２０はオフする。出力端子２２２の電圧ＶＯＵＴは、ＮＭＯＳトランジスタ２２６がオンすることによって０Ｖとなる。
入力端子２２３にローレベルが入力され、入力端子２２４にハイレベルが入力されると、ＮＭＯＳトランジスタ２１３はオンして、ＮＭＯＳトランジスタ２１２はオフする。電圧ＶＰ２は、ＰＭＯＳトランジスタ２１５によってクランプされ、ＶＤＤ―ＶＲＥＦ＋｜ＶＴＨＰ｜となる。このとき、ＰＭＯＳトランジスタ２１７、２２０はオンするので、電圧ＶＰ１は電圧ＶＤＤとなり、ＰＭＯＳトランジスタ２１８はオフする。このときＮＭＯＳトランジスタ２２６はオフしているので、出力端子２２２の電圧ＶＯＵＴは電圧ＶＤＤとなる。
このように、従来のレベルシフト回路２００によれば、入力端子２２３と入力端子２２４の信号に応じてＰＭＯＳトランジスタ２２０をスイッチングし、出力端子２２２からレベルシフトした電圧ＶＤＤまたは０Ｖの電圧を得る（例えば、特許文献１参照）。
特開平１１―２０５１２３号公報
上記のような従来のレベルシフト回路２００では、入力端子２２３の電圧ＶＮ１と入力端子２２４の電圧ＶＮ２がローレベルのとき、電圧ＶＰ１と電圧ＶＰ２が不定となり、ＮＭＯＳトランジスタ２２６もオフしているので、電圧ＶＯＵＴが不定となってしまう。
また、出力端子２２２は、ゲートに電圧ＶＯＵＴを受けるＰＭＯＳトランジスタ２２７が接続されていると、電圧ＶＯＵＴが不定の状態において電圧ＶＤＤが急激に上昇すると、ＮＭＯＳトランジスタ２２６のドレイン－ソース間の寄生容量によって電圧ＶＤＤと電圧ＶＯＵＴに電位差が生じて、ＰＭＯＳトランジスタ２２７がオンしてしまう。
レベルシフト回路は、出力論理が不定になることは好ましくなく、出力論理が不定になったときにその信号を受けるトランジスタはオフしていることが好ましい。
本発明は、以上のような課題を解決するためになされたものであり、電圧ＶＮ１と電圧ＶＮ２がローレベルであっても出力端子２２２を低インピーダンスで電圧ＶＤＤに固定し、電圧ＶＯＵＴが不定とならないレベルシフト回路を提供するものである。
本発明のレベルシフト回路は、ソースが第１の電源端子に接続される第１のトランジスタと、ソースが第１の電源端子に接続され、ゲートが第１のトランジスタのドレインに接続され、ドレインが第１のトランジスタのゲートに接続される第２のトランジスタと、第１の電源端子と第１のトランジスタのドレインの間に接続される第１の抵抗素子と、第１の電源端子と第２のトランジスタのドレインの間に接続される第２の抵抗素子と、ソースが第２の電源端子に接続され、ゲートが第１の入力端子に接続され、ドレインが第１のトランジスタのドレインに接続される第３のトランジスタと、ソースが第２の電源端子に接続され、ゲートが第２の入力端子に接続され、ドレインが第２のトランジスタのドレインに接続される第４のトランジスタと、ソースが第１の電源端子に接続され、ゲートが第２のトランジスタのドレインに接続され、ドレインがレベルシフト回路の出力端子に接続される第５のトランジスタと、第１の入力端子に第１のトランジスタのドレインが接続され、第２の入力端子に第２のトランジスタのドレインが接続される論理回路と、ソースが第１の電源端子に接続され、ゲートが論理回路の出力端子に接続され、ドレインがレベルシフト回路の出力端子に接続される第６のトランジスタと、を備えたことを特徴とする。
本発明のレベルシフト回路によれば、２つの入力端子がローレベルになったときに論理を固定する２つの抵抗と、固定された論理によって出力端子の論理を所望の値に設定する論理回路及びトランジスタを備えたので、出力電圧が不定にならず、所望の出力論理が出力することが可能となる。
本発明の実施形態のレベルシフト回路を示す回路図である。 従来のレベルシフト回路の回路図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態のレベルシフト回路１００の回路図である。
本実施形態のレベルシフト回路１００は、電源端子１０１と、接地端子１０２と、定電圧部１１１と、入力端子１２３、１２４と、ＮＭＯＳトランジスタ１１２、１１３と、ＰＭＯＳトランジスタ１１４、１１５、１１７、１１８、１２０、１２１と、出力端子１２２と、抵抗１１６、１１９と、ＮＡＮＤ回路１２５とを備えている。
定電圧部１１１は、一端が電源端子１０１に接続され、他端がＰＭＯＳトランジスタ１１４のゲートとＰＭＯＳトランジスタ１１５のゲートに接続されている。ＮＭＯＳトランジスタ１１２は、ゲートが入力端子１２３に接続され、ソースが接地端子１０２に接続され、ドレインがＰＭＯＳトランジスタ１１４のドレインに接続されている。ＮＭＯＳトランジスタ１１３は、ゲートが入力端子１２４に接続され、ソースが接地端子１０２に接続され、ドレインがＰＭＯＳトランジスタ１１５のドレインに接続されている。ＰＭＯＳトランジスタ１１７は、ソースが電源端子１０１に接続され、ドレインがＰＭＯＳトランジスタ１１４のソースとＰＭＯＳトランジスタ１１８のゲートと抵抗１１６の他端とＮＡＮＤ回路１２５の第１の入力端子に接続されている。ＰＭＯＳトランジスタ１１８は、ソースが電源端子１０１に接続され、ドレインがＰＭＯＳトランジスタ１１５のソースとＰＭＯＳトランジスタ１１７のゲートとＰＭＯＳトランジスタ１２０のゲートと抵抗１１９の他端とＮＡＮＤ回路１２５の第２の入力端子に接続されている。ＰＭＯＳトランジスタ１２０は、ソースが電源端子１０１に接続され、ドレインが出力端子１２２に接続されている。抵抗１１６は、一端が電源端子１０１に接続されている。抵抗１１９は、一端が電源端子１０１に接続されている。ＰＭＯＳトランジスタ１２１は、ソースが電源端子１０１に接続され、ドレインが出力端子１２２に接続されている。ＮＡＮＤ回路１２５は、出力がＰＭＯＳトランジスタ１２１のゲートに接続されている。出力端子１２２には、出力端子１２２をプルダウンするＮＭＯＳトランジスタ１２６が接続されている。
定電圧部１１１の両端電圧を電圧ＶＲＥＦとし、電源端子１０１の電圧を電圧ＶＤＤとすると、定電圧部１１１の他端の電圧ＶＢＩＡＳは、電圧ＶＤＤから電圧ＶＲＥＦを減算した値となる。電圧ＶＢＩＡＳはＰＭＯＳトランジスタ１１４、１１５のゲートに供給され、それぞれのソース電圧ＶＰ１、ＶＰ２は、電圧ＶＢＩＡＳにＰＭＯＳトランジスタのしきい値電圧｜ＶＨＴＰ｜を加算した電圧以下にならないようクランプされる。このようにクランプが必要な理由は、すべてのトランジスタのゲート－ソース間耐圧が電圧ＶＤＤよりも低いためである。一例ではあるがそれぞれのノードの電圧は、電圧ＶＤＤは１２Ｖ、ゲート-ソース間耐圧は６Ｖ、電圧ＶＲＥＦは４Ｖ、電圧｜ＶＴＨＰ｜は１Ｖである。
次に、本実施形態のレベルシフト回路１００の動作について説明する。
第１の状態として、入力端子１２３にハイレベル（例えば５Ｖ）が入力され、入力端子１２４にローレベル（例えば０Ｖ）が入力されると、ＮＭＯＳトランジスタ１１２はオンして、ＮＭＯＳトランジスタ１１３はオフする。電圧ＶＰ１は、ＰＭＯＳトランジスタ１１４によってクランプされ、ＶＤＤ―ＶＲＥＦ＋｜ＶＴＨＰ｜となる。このとき、ＰＭＯＳトランジスタ１１８はオンするので、電圧ＶＰ２は電圧ＶＤＤとなり、ＰＭＯＳトランジスタ１１７、１２０はオフする。ＮＡＮＤ回路１２５は、電圧ＶＢＩＡＳを基準電位として動作し、入力される電圧ＶＰ１及び電圧ＶＰ２の電圧から電圧ＶＤＤを出力する。よって、ＰＭＯＳトランジスタ１２１はオフする。出力端子１２２の電圧ＶＯＵＴは、ＮＭＯＳトランジスタ１２６がオンすることによって０Ｖとなる。
第２の状態として、入力端子１２３にローレベルが入力され、入力端子１２４にハイレベルが入力されると、ＮＭＯＳトランジスタ１１３はオンして、ＮＭＯＳトランジスタ１１２はオフする。電圧ＶＰ２は、ＰＭＯＳトランジスタ１１５によってクランプされ、ＶＤＤ―ＶＲＥＦ＋｜ＶＴＨＰ｜となる。このとき、ＰＭＯＳトランジスタ１１７、１２０はオンするので、電圧ＶＰ１は電圧ＶＤＤとなり、ＰＭＯＳトランジスタ１１８はオフする。ＮＡＮＤ回路１２５は、電圧ＶＰ１及び電圧ＶＰ２の電圧から電圧ＶＤＤを出力する。よって、ＰＭＯＳトランジスタ１２１はオフする。出力端子２２２の電圧ＶＯＵＴは、ＮＭＯＳトランジスタ１２６がオフしているので電圧ＶＤＤとなる。
第３の状態として、入力端子１２３と入力端子１２４にローレベルが入力されると、ＮＭＯＳトランジスタ１１３、１１２はオフする。電圧ＶＰ２及び電圧ＶＰ１は、抵抗１１６及び抵抗１１９によって電圧ＶＤＤとなり、ＰＭＯＳトランジスタ１１７、１１８、及び１２０はオフする。ＮＡＮＤ回路１２５は、電圧ＶＰ１及び電圧ＶＰ２の電圧から電圧ＶＢＩＡＳを出力する。よって、ＰＭＯＳトランジスタ１２１はオンする。出力端子１２２の電圧ＶＯＵＴは、ＮＭＯＳトランジスタ１２６がオフしているので、ＰＭＯＳトランジスタ１２１によって電圧ＶＤＤとなる。
以上説明したように、本実施形態のレベルシフト回路１００は、抵抗１１６、１１９と、ＮＡＮＤ回路１２５と、ＰＭＯＳトランジスタ１２１を備えたので、入力端子１２３と入力端子１２４にローレベルが入力されても、出力端子１２２が不定にならず、電圧ＶＯＵＴを電圧ＶＤＤと等しい電圧にすることができる。従って、出力端子１２２にＰＭＯＳトランジスタ１２７が接続されていても、意図せずＰＭＯＳトランジスタ２２７がオンすることはない。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態において、ＮＡＮＤ回路１２５をＡＮＤ回路に、ＰＭＯＳトランジスタ１２１をＮＭＯＳトランジスタに置き換えて構成しても良い。また例えば、抵抗１１６、１１８は、プルアップする機能があればよく、デプレッショントランジスタやＪＦＥＴを用いてもよい。また例えば、上記実施形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの極性を反転させた回路構成を用いることも可能である。また例えば、レベルシフト回路としてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。
１００ レベルシフト回路
１１１ 定電圧部
１２５ ＮＡＮＤ回路

Claims (2)

  1. ソースが第１の電源端子に接続される第１のトランジスタと、
    ソースが前記第１の電源端子に接続され、ゲートが前記第１のトランジスタのドレインに接続され、ドレインが前記第１のトランジスタのゲートに接続される第２のトランジスタと、
    前記第１の電源端子と前記第１のトランジスタのドレインの間に接続される第１の抵抗素子と、
    前記第１の電源端子と前記第２のトランジスタのドレインの間に接続される第２の抵抗素子と、
    ソースが第２の電源端子に接続され、ゲートが第１の入力端子に接続され、ドレインが前記第１のトランジスタのドレインに接続される第３のトランジスタと、
    ソースが前記第２の電源端子に接続され、ゲートが第２の入力端子に接続され、ドレインが前記第２のトランジスタのドレインに接続される第４のトランジスタと、
    ソースが前記第１の電源端子に接続され、ゲートが前記第２のトランジスタのドレインに接続され、ドレインがレベルシフト回路の出力端子に接続される第５のトランジスタと、
    第１の入力端子が前記第１のトランジスタのドレインに接続され、第２の入力端子が前記第２のトランジスタのドレインに接続される論理回路と、
    ソースが前記第１の電源端子に接続され、ゲートが前記論理回路の出力端子に接続され、ドレインが前記レベルシフト回路の出力端子に接続される第６のトランジスタと、
    を備えたことを特徴とするレベルシフト回路。
  2. 一端が前記第１の電源端子に接続された定電圧部と、
    ゲートが前記定電圧部の他端に接続され、前記第１のトランジスタのドレインと前記第３のトランジスタのドレインの間に接続される第７のトランジスタと、
    ゲートが前記定電圧部の他端に接続され、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインの間に接続される第８のトランジスタと、
    を備えたことを特徴とする請求項１に記載のレベルシフト回路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6998850B2 (ja) * 2018-09-21 2022-01-18 エイブリック株式会社 定電流回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243585A (ja) 2006-03-08 2007-09-20 Mitsubishi Electric Corp パワーデバイスの駆動回路
JP2010532142A (ja) 2007-06-26 2010-09-30 クゥアルコム・インコーポレイテッド 低いデューティサイクル歪みを有するレベルシフタ
JP2013527665A (ja) 2010-04-07 2013-06-27 クアルコム，インコーポレイテッド ダイナミック電圧レベルシフティングのための回路、システム、および方法
JP2017175368A (ja) 2016-03-23 2017-09-28 エスアイアイ・セミコンダクタ株式会社 レベルシフト回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11205123A (ja) * 1998-01-20 1999-07-30 Toshiba Corp 高耐圧パワー集積回路
KR100518558B1 (ko) * 2003-02-18 2005-10-04 삼성전자주식회사 피크전류가 적은 레벨 쉬프터
US20050134355A1 (en) * 2003-12-18 2005-06-23 Masato Maede Level shift circuit
JP4610381B2 (ja) * 2005-03-16 2011-01-12 パナソニック株式会社 レベルシフト回路及びレベルシフト装置
TWI268662B (en) * 2005-06-29 2006-12-11 Sunplus Technology Co Ltd Level shifter circuit
US20100123506A1 (en) * 2008-11-20 2010-05-20 Cung Vu Multistage level translator
TWI451698B (zh) * 2012-02-21 2014-09-01 Global Unichip Corp 具有低輸入電壓轉寬範圍高輸出電壓的高速準位切換器
US9484922B2 (en) * 2014-04-10 2016-11-01 Freescale Semiconductor, Inc. Voltage level shifter module
JP6336831B2 (ja) * 2014-06-25 2018-06-06 ローム株式会社 インタフェース回路、それを用いた半導体集積回路
US9859894B1 (en) * 2017-01-26 2018-01-02 Elite Semiconductor Memory Technology Inc. Level shifting circuit and integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007243585A (ja) 2006-03-08 2007-09-20 Mitsubishi Electric Corp パワーデバイスの駆動回路
JP2010532142A (ja) 2007-06-26 2010-09-30 クゥアルコム・インコーポレイテッド 低いデューティサイクル歪みを有するレベルシフタ
JP2013527665A (ja) 2010-04-07 2013-06-27 クアルコム，インコーポレイテッド ダイナミック電圧レベルシフティングのための回路、システム、および方法
JP2017175368A (ja) 2016-03-23 2017-09-28 エスアイアイ・セミコンダクタ株式会社 レベルシフト回路

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