JP4610381B2

JP4610381B2 - レベルシフト回路及びレベルシフト装置

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Description

本発明は、論理レベルを変換するレベルシフト回路に関し、特に、低電圧動作する構成を持つものに関する。

図２５は、従来のレベルシフト回路を示す回路図である。

同図のレベルシフト回路は、２個のＮ型トランジスタＮ５１、Ｎ５２と、ゲートが互いに双方のドレインに接続されるクロスカップル型の２個のＰ型トランジスタＰ５１、Ｐ５２と、第１のインバータＩＮＶ５０を備えている。前記第１のインバータＩＮＶ５０は入力端子ＩＮの入力信号を反転し、例えば１．５Ｖ等の低電圧源ＶＤＤで動作する。前記第１のインバータＩＮＶ５０以外の素子は、例えば３．３Ｖ等の高電圧源ＶＤＤ３で動作する高電圧側の素子であって、２個のＮ型トランジスタＮ５１、Ｎ５２は、ソースが接地されると共に、互いに相補の信号、すなわち入力端子ＩＮの信号、及びインバータＩＮＶ５０からの入力信号の反転信号を受ける。前記２個のＰ型トランジスタＰ５１とＰ５２は、ソースが高電圧源ＶＤＤ３に接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインが各々Ｎ型トランジスタＮ５１、Ｎ５２のドレインに接続され、一方のＰ型トランジスタＰ５１とＮ型トランジスタＮ５１との接続点をノードＷ５１とし、他方のＰ型トランジスタＰ５２とＮ型トランジスタＮ５２との接続点をノードＷ５２とする。更に、出力端子ＯＵＴは、ノードＷ５２に接続される。

次に、前記レベルシフト回路の動作を説明する。定常時では、例えば入力信号がＨ（ＶＤＤ）レベル、その反転信号がＬ（ＶＳＳ＝０Ｖ）レベルの時、Ｎ型トランジスタＮ５１はＯＮ、Ｎ型トランジスタ５２はＯＦＦ、Ｐ型トランジスタＰ５１はＯＦＦ、Ｐ型トランジスタＰ５２はＯＮ状態にある。また、一方のノードであるノードＷ５１はＬ（ＶＳＳ）レベル、他方のノードであるノードＷ５２はＨ（ＶＤＤ３）レベルにある。Ｎ型トランジスタＮ５１とＰ型トランジスタＰ５１、Ｎ型トランジスタＮ５２とＰ型トランジスタＰ５２は、各々相補的な関係にあるので、この定常時では電流は流れない。

その後、入力信号がＬ（ＶＳＳ）レベルに変化し、状態遷移時になると、Ｎ型トランジスタＮ５１がＯＦＦ、Ｎ型トランジスタＮ５２はＯＮする。従って、高電圧源ＶＤＤ３からＯＮ状態のＰ型トランジスタＰ５２及びＮ型トランジスタＮ５２を経て接地へ貫通電流が流れ、ノードＷ５２の電位はＨ（ＶＤＤ３）レベルから低下し始める。ノードＷ５２の電位がＶＤＤ３−Ｖｔｐ（ＶｔｐはＰ型トランジスタＰ５２の閾値電圧）以下に低下すると、Ｐ型トランジスタＰ５１がＯＮし始め、ノードＷ５１の電位（Ｐ型トランジスタＰ５２のゲートの電位）は上昇して、Ｐ型トランジスタＰ５２のドレイン電流は少なくなり、ノードＷ５２の電位は一層低くなる。

最終的に、ノードＷ５１の電位はＨ（ＶＤＤ３）レベル、ノードＷ５２の電位はＬ（ＶＳＳ）レベルになり、貫通電流は流れなくなって、出力論理が反転し、次の入力信号の変化待ち状態となる。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。

ここで、低電圧源ＶＤＤがＮ型トランジスタＮ５１、Ｎ５２の閾値電圧近辺まで低電圧になった場合には、ノードＷ５１、Ｗ５２の電位を低下させるために必要なＮ型トランジスタＮ５１、Ｎ５２のドレイン電流が減少してしまい、これがＰ型トランジスタＰ５１、Ｐ５２のＯＮ動作時のドレイン電流よりも圧倒的に小さくなると、クロスカップル接続されたＰ型トランジスタＰ５１、Ｐ５２のゲートの電位を低下させることが出来なくなり、レベルシフト回路が動作しなくなることがある。

そこで、従来では、Ｎ型トランジスタＮ５１、Ｎ５２においてはＯＮ動作時のドレイン電流を大きくするようにゲート幅を大きく又は閾値電圧を低くし、一方、Ｐ型トランジスタＰ５１、Ｐ５２においてはＯＮ動作時のドレイン電流を小さくする（ＯＮ抵抗値を大きくする）ようにゲート幅を小さく又はゲート長を大きくするという方法がとられてきた。

しかしながら、前記従来のレベルシフト回路では、低電圧で動作させるようにＰ型トランジスタＰ５１、Ｐ５２のＯＮ抵抗値を大きくすると、ノードＷ５１、Ｗ５２の電位を上昇させる時のＰ型トランジスタＰ５１、Ｐ５２のドレイン電流が小さくなり、高速動作できないという欠点があった。

そこで、従来、例えば特許文献１に開示されるものでは、ノードＷ５１、Ｗ５２を高速に電位を低下させるノードと、高速に電位を上昇させるノードの２つに、各々分割する構成を持つレベルシフト回路を提案している。このレベルシフト回路を、図２６に示す。同図のレベルシフト回路は、前記図２５の構成に加えて、ノードＷ５１とＰ型トランジスタＰ５２のゲートとの間に抵抗Ｒ５１が設置され、ノードＷ５２とＰ型トランジスタＰ５１のゲートとの間に抵抗Ｒ５２が設置される。更に、抵抗Ｒ５１とＰ型トランジスタＰ５２のゲートとの接続点をノードＷ５３とし、ノードＷ５３と接地との間にＮ型トランジスタＮ５３が配置され、抵抗Ｒ５２とＰ型トランジスタＰ５１のゲートとの接続点をノードＷ５４とし、ノードＷ５４と接地との間にＮ型トランジスタＮ５４が配置される。また、Ｎ型トランジスタＮ５１及びＮ５３のゲートは互いに入力端子ＩＮに接続され、Ｎ型トランジスタＮ５２及びＮ５４のゲートは互いにインバータＩＮＶ５０の出力側に接続される。

前記のレベルシフト回路では、例えば入力信号がＨレベル（ＶＤＤ）の場合には、Ｎ型トランジスタＮ５１、Ｎ５３はＯＮ、Ｎ型トランジスタＮ５２、Ｎ５４はＯＦＦしている。ノードＷ５１、Ｗ５３はＬレベル（ＶＳＳ）にあって、Ｐ型トランジスタＰ５２はＯＮしており、また、ノードＷ５２、Ｗ５４はＨレベル（ＶＤＤ３）にあって、Ｐ型トランジスタＰ５１はＯＦＦしている。この状態から入力信号がＨ（ＶＤＤ）レベルからＬレベル（ＶＳＳ）に変化した状態遷移時には、Ｎ型トランジスタＮ５１、Ｎ５３のＯＦＦ動作によってノードＷ５１、Ｗ５３が接地との接続を絶たれると共に、Ｎ型トランジスタＮ５２、Ｎ５４のＯＮ動作によって、ノードＷ５２及びＷ５４は接地と接続されて電位が低下し始める。この時、抵抗Ｒ５２の抵抗値を大きく、Ｐ型トランジスタＰ５２のＯＮ動作時のＯＮ抵抗値を小さく設定しておくことにより、ノードＷ５４は高電圧源ＶＤＤ３と抵抗Ｒ５２によって高抵抗で接続された状態となり、ノードＷ５４はノードＷ５２よりもより高速でＬレベル（ＶＳＳ）に電位が低下する。更に、Ｐ型トランジスタＰ５１をＯＮさせ、ノードＷ５１はより高速に電位が上昇する。更に、抵抗Ｒ５１を介してＰ型トランジスタＰ５２のゲートがＨレベル（ＶＤＤ３）となり、Ｐ型トランジスタＰ５２がＯＦＦすることにより、ノードＷ５２の電位が低下し、Ｌレベル（ＶＳＳ）となる。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。

前記レベルシフト回路をより一層に低電圧で動作させるためには、抵抗Ｒ５１、Ｒ５２においては抵抗値を大きく設定し、またＮ型トランジスタＮ５３、Ｎ５４においてはＯＮ動作時のドレイン電流を大きくするようにゲート幅を大きく又は閾値電圧を低く設定することが有効であることは、前記図２５に示したレベルシフト回路で先に述べた原理と同じである。

また、従来、例えば特許文献２に開示されるものでは、ノードＷ５１、Ｗ５２の電位に応じて電流を遮断する構成を持つレベルシフト回路を提案している。このレベルシフト回路の構成を、図２７に示す。

同図のレベルシフト回路は、前記図２５の構成に加えて、高電圧源ＶＤＤ３とＰ型トランジスタＰ５１、Ｐ５２との間に、各々電流遮断用のＰ型トランジスタＰ５３、Ｐ５４が接続させており、Ｐ型トランジスタＰ５３のゲートには、遅延回路Ｄ５１を介してノードＷ５１の電位が印可され、Ｐ型トランジスタＰ５４のゲートには、遅延回路Ｄ５２を介してノードＷ５２の電位が印可される。更に、Ｐ型トランジスタＰ５１とＰ５３との接続点であるノードＷ５５と、Ｐ型トランジスタＰ５２とＰ５４との接続点であるノードＷ５６との間には、ノードＷ５１、Ｗ５２がフローティング状態とならないようにするためにプルアップする抵抗Ｒ５３が接続されている。

前記従来の電流遮断機能を持つレベルシフト回路では、例えば入力信号がＨレベルの場合には、Ｎ型トランジスタＮ５１はＯＮ、Ｎ型トランジスタＮ５２はＯＦＦしており、ノードＷ５１はＬレベル（ＶＳＳ）、ノードＷ５２はＨレベル（ＶＤＤ３）にある。Ｐ型トランジスタＰ５１、Ｐ５４はＯＦＦしており、Ｐ型トランジスタＰ５２、Ｐ５３はＯＮしている。このとき、ノードＷ５２は、Ｐ型トランジスタＰ５２、抵抗値が大きく設定された抵抗Ｒ５３、及びＰ型トランジスタＰ５３によって高電圧源ＶＤＤ３にプルアップされている。この状態から入力信号がＬレベル（ＶＳＳ）に変化した状態遷移時には、Ｎ型トランジスタＮ５１のＯＦＦ動作によってノードＷ５１が接地との接続が絶たれると共に、Ｎ型トランジスタＮ５２のＯＮ動作によって、ノードＷ５２は接地と接続されて電位が低下する。この電位の変化はＰ型トランジスタＰ５４にも伝達されるが、その伝達は遅延回路Ｄ５２により所定の時間遅れる。その遅れ時間の間では、ノードＷ５２の電位低下によりＰ型トランジスタＰ５１がＯＮして高電圧源ＶＤＤ３とノードＷ５１がＰ型トランジスタＰ５１、Ｐ５３を介して接続され、ノードＷ５１の電位が上昇し、Ｐ型トランジスタＰ５２がＯＦＦする。そして、ノードＷ５２の電位の降下より遅延回路Ｄ５２による所定時間遅れてＰ型トランジスタＰ５４がＯＮする。一方、前記ノードＷ５１の電位の上昇により遅延回路Ｄ５１による所定時間遅れてＰ型トランジスタＰ５３がＯＦＦ動作すると、ノードＷ５１は、Ｐ型トランジスタＰ５１、抵抗Ｒ５３、及びＰ型トランジスタＰ５４によって高電圧源ＶＤＤ３にプルアップされ、フローティング状態となることから防止される。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。

前記レベルシフト回路をより一層に低電圧で動作させるためには、抵抗Ｒ５３においては抵抗値を大きく設定し、また、Ｎ型トランジスタＮ５１、Ｎ５２においてはＯＮ動作時のドレイン電流を大きくするようにゲート幅を大きく又は閾値電圧を低くすることが有効であることは、前記図２５で示したレベルシフト回路で先に述べた原理と同じである。

更に、特許文献２に更に開示されるものでは、ノードＷ５１、Ｗ５２の電位変化を検出し、プリチャージ制御する構成を持つレベルシフト回路を提案している。このレベルシフト回路の構成を、図２８に示す。

同図のレベルシフト回路は、前記図２５の構成に対して、Ｎ型トランジスタＮ５１、Ｎ５２と接地との間に、各々Ｎ型トランジスタＮ５５、Ｎ５６が接続され、Ｐ型トランジスタＰ５１、Ｐ５２のゲートがクロスカップル接続される代わりに、Ｎ型トランジスタＮ５５のゲートとＰ型トランジスタＰ５１のゲートとを接続し、Ｎ型トランジスタＮ５６のゲートとＰ型トランジスタＰ５２のゲートとを接続することにより、ノードＷ５１、Ｗ５２に対して各々プリチャージ動作を行う。更に、ＮＡＮＤ回路Ｎａｎｄ５１、Ｎａｎｄ５２、及びインバータＩＮＶ５１、５２が配置され、ＮＡＮＤ回路Ｎａｎｄ５１は、ノードＷ５１とＮＡＮＤ回路Ｎａｎｄ５２の出力信号を受け、ＮＡＮＤ回路Ｎａｎｄ５２は、ノードＷ５２とＮＡＮＤ回路Ｎａｎｄ５１の出力信号を受け、インバータＩＮＶ５１は、ＮＡＮＤ回路Ｎａｎｄ５１の出力信号を受けると共に出力はＰ型トランジスタＰ５１のゲートとＮ型トランジスタＮ５５のゲートに接続され、インバータＩＮＶ５２は、ＮＡＮＤ回路Ｎａｎｄ５２の出力信号を受けると共に出力はＰ型トランジスタＰ５２のゲートとＮ型トランジスタＮ５６のゲートに接続されることにより、ノードＷ５１、Ｗ５２の電位の低下の検出とプリチャージ動作を制御する。更に、ノードＷ５１、Ｗ５２がフローティング状態とならないようにするために、ノードＷ５１とＷ５２の間には、プルアップする抵抗Ｒ５４が接続される。また、出力端子ＯＵＴは、ノードＷ５２の代わりに、ＮＡＮＤ回路Ｎａｎｄ５２の出力に接続される。

前記従来のプリチャージ制御機能を持つレベルシフト回路では、例えば入力信号がＨレベル（ＶＤＤ）の場合には、ノードＷ５１、Ｗ５２は共にＨレベル（ＶＤＤ３）にあって、ＮＡＮＤ回路Ｎａｎｄ５１の出力はＨレベル（ＶＤＤ３）、ＮＡＮＤ回路Ｎａｎｄ５２の出力はＬレベル（ＶＳＳ）にあって、ＮＡＮＤ回路Ｎａｎｄ５１、Ｎａｎｄ５２によって構成されたフリップフロップ回路は、出力論理が保持された状態にある。更に、インバータＩＮＶ５１の出力はＬレベル（ＶＳＳ）、インバータＩＮＶ５２の出力はＨレベル（ＶＤＤ３）にあって、Ｐ型トランジスタＰ５１はＯＮ状態にあって高電圧源ＶＤＤ３と接続する一方、Ｎ型トランジスタＮ５５がＯＦＦ状態にあって接地との接続を絶つことによりノードＷ５１を高電圧源ＶＤＤ３と同電位までプリチャージしている。一方、Ｐ型トランジスタＰ５２はＯＦＦ状態にあって高電圧源ＶＤＤ３との接続を絶つ一方、Ｎ型トランジスタＮ５６はＯＮ状態にあってＮ型トランジスタＮ５２と接地とを接続しており、ノードＷ５２は、抵抗値が大きく設定された抵抗Ｒ５４及びＰ型トランジスタＰ５１によって、高電圧源ＶＤＤ３にプルアップされている。

この状態から入力信号がＬレベル（ＶＳＳ）に変化した状態遷移時には、Ｎ型トランジスタＮ５１がＯＦＦ動作すると共に、Ｎ型トランジスタＮ５２のＯＮ動作によってノードＷ５２は接地と接続され電位が低下する。ノードＷ５２の電位がＮＡＮＤ回路Ｎａｎｄ５２のスイッチングレベルよりも低くなると、ＮＡＮＤ回路Ｎａｎｄ５２の出力はＨレベル（ＶＤＤ３）に、更にＮＡＮＤ回路Ｎａｎｄ５１の出力はＬレベル（ＶＳＳ）に反転し、出力端子ＯＵＴの出力論理が反転する。更に、インバータＩＮＶ５１の出力論理はＨレベル（ＶＤＤ３）に、インバータＩＮＶ５２の出力論理はＬレベル（ＶＳＳ）に反転することにより、Ｎ型トランジスタＮ５６がＯＦＦ状態となってノードＷ５２と接地との接続を絶つ一方、Ｐ型トランジスタＰ５２がＯＮ状態となって高電圧源ＶＤＤ３とを接続することにより、ノードＷ５２は高電圧源ＶＤＤ３と同電位にプリチャージされる。更に、プリチャージ状態であったノードＷ５１は、Ｐ型トランジスタＰ５１がＯＦＦ状態となる一方、Ｎ型トランジスタＮ５５がＯＮ状態となってＮ型トランジスタＮ５１と接地とを接続し、ノードＷ５１は抵抗Ｒ５４及びＰ型トランジスタＰ５２によって高電圧源ＶＤＤ３にプルアップされ、次の入力信号の変化待ち状態となる。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。

前記レベルシフト回路をより一層に低電圧で動作させるためには、抵抗Ｒ５４においては抵抗値を大きく設定し、また、Ｎ型トランジスタＮ５１、Ｎ５２においてはＯＮ動作時のドレイン電流を大きくするようにゲート幅を大きく又は閾値電圧を低くすることが有効であることは、前記図２５で示したレベルシフト回路で先に述べた原理と同じである。
特開２００２−７６８８１号公報特開２００１−２９８３５６号公報特開２００２−７６８８２号公報

しかしながら、図２５に示したレベルシフト回路では、低電圧源ＶＤＤをより低電圧にしても動作するようにＰ型トランジスタＰ５１、Ｐ５２のＯＮ抵抗値を大きくした場合、ノードＷ５１又はＷ５２は、その電位がＨレベル（ＶＤＤ３）にある定常状態の時には、高電圧源ＶＤＤ３との接続状態にある接続抵抗が大きくなり、対応する信号入力用のＮ型トランジスタＮ５１又はＮ５２がＯＦＦ状態にあっても、流れるＯＦＦリーク電流によって、ノードＷ５１又はＷ５２の電位は高電圧源ＶＤＤ３と同じ電位よりも低くなってしまうという問題がある。更に、低電圧源ＶＤＤをより低電圧にしても動作するように信号入力用のＮ型トランジスタＮ５１、Ｎ５２の閾値電圧を低く設定すると、それに伴ってＮ型トランジスタＮ５１、Ｎ５２のＯＦＦ動作時のＯＦＦリーク電流が増大し、ノードＷ５１又はＷ５２のＨレベル（ＶＤＤ３）時の高電圧源ＶＤＤ３からの電位の低下はより一層大きくなり、この電位の低下レベルがＰ型トランジスタＰ５１又はＰ５２の閾値電圧よりも大きくなるとＰ型トランジスタＰ５１又はＰ５２をＯＦＦ動作させることができなくなり、レベルシフト回路が誤動作する場合がある。更に、信号入力用のＮ型トランジスタＮ５１、Ｎ５２は、その閾値電圧が温度や製造プロセスばらつきに起因して低くなった場合にもＯＦＦリーク電流は増大し、正常動作に支障を来す。

更に、図２６に示したレベルシフト回路では、低電圧源ＶＤＤをより低電圧にしても動作するように抵抗Ｒ５１又はＲ５２の抵抗値を大きくした場合、ノードＷ５３又はＷ５４は、その電位がＨレベル（ＶＤＤ３）にある定常状態の際には、高電圧源ＶＤＤ３との接続状態にある接続抵抗が大きくなり、対応する信号入力用のＮ型トランジスタＮ５３又はＮ５４のＯＦＦ状態にあっても流れるＯＦＦリーク電流によって、ノードＷ５３又はＷ５４の電位は高電圧源ＶＤＤ３と同じ電位から低くなっててしまうという問題がある。更に、低電圧源ＶＤＤをより低電圧にしても動作するように信号入力用のＮ型トランジスタＮ５３、Ｎ５４の閾値電圧を低く設定すると、それに伴ってＮ型トランジスタＮ５３、Ｎ５４のＯＦＦ動作時のＯＦＦリーク電流が増大し、ノードＷ５３又はＷ５４のＨレベル（ＶＤＤ３）時の高電圧源ＶＤＤ３からの電位の低下はより一層大きくなり、この電位の低下レベルがＰ型トランジスタＰ５１又はＰ５２の閾値電圧よりも大きくなると、Ｐ型トランジスタＰ５１又はＰ５２をＯＦＦ動作させることができなくなり、レベルシフト回路が誤動作する場合がある。更に、信号入力用のＮ型トランジスタＮ５３、Ｎ５４は、その閾値電圧が温度や製造プロセスばらつきに起因して低くなった場合にもＯＦＦリーク電流は増大し、正常動作に支障を来す。

加えて、図２７に示したレベルシフト回路では、低電圧源ＶＤＤをより低電圧にしても動作するように抵抗Ｒ５３の抵抗値を大きくした場合、ノードＷ５１又はＷ５２は、その電位がＨレベル（ＶＤＤ３）にある定常状態の際には、高電圧源ＶＤＤ３との接続状態にある接続抵抗が大きくなり、対応する信号入力用のＮ型トランジスタＮ５１又はＮ５２のＯＦＦ状態にあっても流れるＯＦＦリーク電流によって、ノードＷ５１又はＷ５２の電位は高電圧源ＶＤＤ３と同じ電位から低下してしまうという問題がある。更に、低電圧源ＶＤＤをより低電圧にしても動作するように信号入力用のＮ型トランジスタＮ５１、Ｎ５２の閾値電圧を低く設定すると、それに伴ってＮ型トランジスタＮ５１、Ｎ５２のＯＦＦ動作時のＯＦＦリーク電流が増大し、ノードＷ５１又はＷ５２のＨレベル（ＶＤＤ３）時の高電圧源ＶＤＤ３からの電位の低下はより一層大きくなり、この電位の低下レベルがＰ型トランジスタＰ５１又はＰ５２の閾値電圧よりも大きくなるとＰ型トランジスタＰ５１又はＰ５２をＯＦＦ動作させることが出来なくなり、レベルシフト回路が誤動作する場合がある。更に、信号入力用のＮ型トランジスタＮ５１、Ｎ５２は、その閾値電圧が温度や製造プロセスばらつきに起因して低くなった場合にもＯＦＦリーク電流は増大し、正常動作に支障を来す。

また、図２８に示したレベルシフト回路では、低電圧源ＶＤＤをより低電圧にしても動作するように抵抗Ｒ５４の抵抗値を大きくした場合、ノードＷ５１又はＷ５２は、抵抗Ｒ５４を介してＨレベル（ＶＤＤ３）へプルアップされている定常状態の時には、高電圧源ＶＤＤ３との抵抗Ｒ５４によるプルアップ状態にある接続抵抗によって大きくなり、対応する信号入力用のＮ型トランジスタＮ５１又はＮ５２のＯＦＦ状態にあっても流れるＯＦＦリーク電流によって、ノードＷ５１又はＷ５２の電位は高電圧源ＶＤＤ３と同じ電位から低下してしまうという問題がある。更に、低電圧源ＶＤＤをより低電圧にしても動作するように信号入力用のＮ型トランジスタＮ５１及びＮ５２の閾値電圧を低く設定すると、それに伴ってＮ型トランジスタＮ５１、Ｎ５２のＯＦＦ動作時のＯＦＦリーク電流が増大し、ノードＷ５１又はＷ５２のＨレベル（ＶＤＤ３）時の高電圧源ＶＤＤ３からの電位の低下はより一層大きくなり、この電位がＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２のスレッショルド電圧よりも低くなると、レベルシフト回路が誤動作する。更に、信号入力用のＮ型トランジスタＮ５１、Ｎ５２は、その閾値電圧が温度や製造プロセスばらつきに起因して低くなった場合にもＯＦＦリーク電流は増大し、正常動作に支障を来す。

本発明の目的は、低電圧源ＶＤＤがより一層の低電圧でも動作するように、信号入力用のＮ型トランジスタのドレインと高電圧源ＶＤＤ３との接続インピーダンスを高く設定すると共に、信号入力用のＮ型トランジスタの閾値電圧を低く設定したとしても、信号入力用のＮ型トランジスタのＯＦＦ動作時のＯＦＦリーク電流によって誤動作することを防止し、また、温度や製造プロセスばらつきに起因して信号入力用のＮ型トランジスタの閾値電圧が低くなってＯＦＦリーク電流が増大したとしても、確実に高速動作できるレベルシフト回路を提供することにある。

以上の目的を達成するために、本発明では、レベルシフト回路において、相補信号入力用の２個のトランジスタのＯＦＦ動作時にこれ等にＯＦＦリーク電流が流れても、このＯＦＦリーク電流と同等以上の電流をこれ等の相補信号入力用の２個のトランジスタに供給して、それ等のＯＦＦリーク電流を相殺することとする。

具体的に、請求項１記載の発明のレベルシフト回路は、第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続され、前記第１及び第２のノードの一方に前記第２の電圧源の電圧を供給すると同時に、他方のノードへの前記第２の電圧源の電圧の供給を遮断する電源供給回路と、一端及びゲートが接地され、他端が第３のノードに接続された第３の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、前記第３のノードに接続され、前記第３の第１導電型トランジスタに流れる電流を前記第２の電圧源から流れる電流に変換すると共に、この変換した電流を所定倍に増幅して前記第１及び第２のノードに各々出力する電流変換回路とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記電流変換回路は、第２導電型トランジスタによって構成されたカレントミラー回路であることを特徴とする。

請求項３記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記電流変換回路の出力と前記第１及び第２のノードとの間に、前記第１又は第２のノードの電位によって制御され、前記第１及び第２のノードの何れか一方に前記電流変換回路の出力電流を供給するためのスイッチ回路を備えたことを特徴とする。

請求項４記載の発明は、前記請求項１〜３の何れか１項に記載のレベルシフト回路において、前記スイッチ回路は、前記第１又は第２のノードの一方のノードが前記第２の電圧源と同電位の時に前記電流変換回路の出力を前記他方のノードに対して絶ち、前記一方のノードが前記接地と同電位の時に前記電流変換回路の出力を前記他方のノードに対して接続することを特徴とする。

請求項５記載の発明は、前記請求項１〜４の何れか１項に記載のレベルシフト回路において、前記第２の電圧源と前記電源供給回路との間に、前記電流変換回路の出力が配置され、前記スイッチ回路は、前記電源供給回路と兼用するよう構成されたことを特徴とする。

請求項６記載の発明は、前記請求項１〜４の何れか１項に記載のレベルシフト回路において、前記電源供給回路は、一端が前記第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続されたクロスカップル接続の第１及び第２の第２導電型トランジスタによって構成され、前記入力信号のレベル変化時に前記第２の電圧源と前記第１又は第２の第２導電型トランジスタとの接続を絶って貫通電流を遮断する電流遮断部を備え、前記電流変換回路は、前記電源遮断部と前記第１及び第２の第２導電型トランジスタとの接続点に各々出力されることを特徴とする。

請求項７記載の発明のレベルシフト回路は、第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続されたクロスカップル接続の第１及び第２の第２導電型トランジスタと、前記第１のノードと前記第２の第２導電型トランジスタのゲートとの間に設置された第３の第２導電型トランジスタと、前記第２のノードと前記第１の第２導電型トランジスタのゲートとの間に設置された第４の第２導電型トランジスタと、前記第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が前記第２及び第１の第２導電型トランジスタのゲートに接続された入力信号用の第３及び第４の第１導電型トランジスタと、一端及びゲートが接地され、他端が第３のノードに接続された第５の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、一端が第２の電圧源に接続され、他端及びゲートが前記第３のノードに接続された第５の第２導電型トランジスタとを備え、前記第３及び第４の第２導電型トランジスタのゲートが前記第３のノードに接続されることを特徴とする。

請求項８記載の発明は、前記請求項７記載のレベルシフト回路において、前記第１のノードと前記第２の第２導電型トランジスタのゲートとの間及び前記第２のノードと前記第１の第２導電型トランジスタのゲートとの間に接続され、前記第１又は第２のノードの一方が接地電位から前記第２の電圧源の電位へ電位変化する時に、前記一方のノードと前記一方のノードがゲートに接続される前記第１又は第２の第２導電型トランジスタのゲートとの間を接続する第６及び第７の第２導電型トランジスタを備えたことを特徴とする。

請求項９記載の発明は、前記請求項８記載のレベルシフト回路において、前記第６及び第７の第２導電型トランジスタのゲートは、各々、遅延回路を介して前記第１及び第２のノードと接続されていることを特徴とする。

請求項１０記載の発明のレベルシフト回路は、第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続されたクロスカップル接続の第１及び第２の第２導電型トランジスタと、前記入力信号のレベル変化時に前記第２の電圧源と前記第１又は第２の第２導電型トランジスタとの接続を絶って貫通電流を遮断する電流遮断部とを備え、前記電流遮断部は、前記第２の電圧源と前記第１の第２導電型トランジスタとの間に設置された第３の第２導電型トランジスタと、前記第２の電圧源と前記第２の第２導電型トランジスタとの間に設置された第４の第２導電型トランジスタとによって構成され、前記第１及び第３の第２導電型トランジスタ相互の接続点、及び前記第２及び第４の第２導電型トランジスタの相互の接続点との間に接続された第５の第２導電型トランジスタと、一端及びゲートが接地され、他端が第３のノードに接続された第３の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、一端が第２の電圧源に接続され、他端及びゲートが前記第３のノードに接続された第６の第２導電型トランジスタとを備え、前記第５の第２導電型トランジスタのゲートが前記第３のノードに接続されることを特徴とする。

請求項１１記載の発明のレベルシフト回路は、第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続され、前記第１及び第２のノードの一方のノードに前記第２の電圧源の電圧を供給すると同時に、他方のノードへの前記第２の電圧源の供給を遮断する電源供給回路と、前記第１及び第２のノードを入力とするフリップフロップ回路と、前記信号入力用の第１及び第２の第１導電型トランジスタと接地との間に挿入され、前記信号入力用の第１及び第２の第１導電型トランジスタと接地との間を断絶する断絶回路と、一端及びゲートが接地され、他端が第３のノードに接続された第３の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、前記第１及び第２のノードとの間に接続された第１の第２導電型トランジスタと、一端が第２の電圧源に接続され、他端及びゲートが前記第３のノードに接続された第２の第２導電型トランジスタとを備え、前記第１の第２導電型トランジスタのゲートが前記第３のノードに接続されることを特徴とする。

請求項１２記載の発明は、前記請求項１、１０及び１１の何れか１項に記載のレベルシフト回路において、前記第１、第２及び第３の第１導電型トランジスタの閾値電圧は、他のトランジスタよりも低く且つ相互に同一閾値電圧に設定されていることを特徴とする。

請求項１３記載の発明は、前記請求項７記載のレベルシフト回路において、前記第３、第４及び第５の第１導電型トランジスタの閾値電圧は、他のトランジスタよりも低く且つ相互に同一閾値電圧に設定されていることを特徴とする。

請求項１４記載の発明は、前記請求項１、１０及び１１の何れか１項に記載のレベルシフト回路において、前記第１の第１導電型トランジスタと前記第１のノードとの間、及び前記第２の第１導電型トランジスタと前記第２のノードとの間に、第１及び第２の第１導電型高耐圧トランジスタが各々配置されており、前記第３の第１導電型トランジスタと前記第３のノードとの間に、第３の第１導電型高耐圧トランジスタが配置されており、前記第１、第２及び第３の第１導電型トランジスタは低耐圧トランジスタで構成され、前記第１、第２及び第３の第１導電型高耐圧トランジスタのゲートは、前記第１、第２及び第３の第１導電型トランジスタに前記低耐圧トランジスタの耐圧以上の電位が入力されないよう制御されることを特徴とする。

請求項１５記載の発明は、前記請求項７記載のレベルシフト回路において、前記第３の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲートとの間、及び前記第４の第１導電型トランジスタと前記第１の第２導電型トランジスタのゲートとの間に、第１及び第２の第１導電型高耐圧トランジスタが各々配置されており、前記第５の第１導電型トランジスタと前記第３のノードとの間に、第３の第１導電型高耐圧トランジスタが配置されており、前記第３、第４及び第５の第１導電型トランジスタは低耐圧トランジスタで構成され、前記第１、第２及び第３の第１導電型高耐圧トランジスタのゲートは、前記第３、第４及び第５の第１導電型トランジスタに前記低耐圧トランジスタの耐圧以上の電位が入力されないよう制御されることを特徴とする。

請求項１６記載の発明は、前記請求項１４記載のレベルシフト回路において、前記第１の第１導電型高耐圧トランジスタのゲートが前記第１の第１導電型トランジスタのゲートに接続され、前記第２の第１導電型高耐圧トランジスタのゲートが前記第２の第１導電型トランジスタのゲートに接続され、前記第３の第１導電型高耐圧トランジスタのゲートが接地されることを特徴とする。

請求項１７記載の発明は、前記請求項１５記載のレベルシフト回路において、前記第１の第１導電型高耐圧トランジスタのゲートが前記第３の第１導電型トランジスタのゲートに接続され、前記第２の第１導電型高耐圧トランジスタのゲートが前記第４の第１導電型トランジスタのゲートに接続され、前記第３の第１導電型高耐圧トランジスタのゲートが接地されることを特徴とする。

請求項１８記載の発明は、前記請求項１、１０及び１１の何れか１項に記載のレベルシフト回路において、前記電流変換回路は、前記第１及び第２の第１導電型トランジスタのＯＦＦ動作時のＯＦＦリーク電流と同等又は同等以上の電流を出力することを特徴とする。

請求項１９記載の発明は、前記請求項７記載のレベルシフト回路において、前記電流変換回路は、前記第３及び第４の第１導電型トランジスタのＯＦＦ動作時のＯＦＦリーク電流と同等又は同等以上の電流を出力することを特徴とする。

請求項２０記載の発明は、前記請求項１、７、１０及び１１の何れか１項に記載のレベルシフト回路において、前記第３のノードと接地との間に、抵抗が配置されることを特徴とする。

請求項２１記載の発明は、前記請求項１、７、１０及び１１の何れか１項に記載のレベルシフト回路において、前記第１の電圧源のシャットダウン時に、レベルシフト機能を停止すると同時に、前記ＯＦＦリーク発生回路と前記電流変換回路との接続を絶つ断絶手段を備えたことを特徴とする。

請求項２２記載の発明のレベルシフト装置は、前記請求項２、７、１０及び１１の何れか１項に記載のレベルシフト回路を複数備えたレベルシフト装置であって、前記各レベルシフト回路に内蔵されるＯＦＦリーク発生回路及びカレントミラー回路のバイアス電位を発生させる第２導電型トランジスタは、前記複数のレベルシフト回路で共用されることを特徴とする。

以上により、請求項１〜２２記載の発明のレベルシフト回路では、第１又は第２の第１導電型トランジスタのＯＦＦ動作時に大きなＯＦＦリーク電流が発生したとしても、ＯＦＦリーク発生回路及び電流変換回路が前記発生したＯＦＦリーク電流と同等以上の電流を高電圧源ＶＤＤ３から第１又は第２のノードに供給する。従って、従来のように第１及び第２のノードが高電圧源ＶＤＤ３と同じ電位から低下してしまうという問題が解消され、第１及び第２のノードと第２の電圧源との接続は高抵抗化できると共に、第１又は第２の第１導電型トランジスタの閾値電圧を低く設定することができ、より一層第１の電圧源を低電圧にして動作させることが可能である。

特に、請求項３〜６記載の発明では、第１又は第２のノードが接地と接続されている際に第２の電圧源から供給されて流れる電流が流れなくなるので、低消費電力で動作する。

また、請求項７、請求項１０及び請求項１１記載の発明では、所定ノードの電位を高速に低下させるようにレベルシフト回路に抵抗を付加する構成では、この抵抗を、ＯＦＦリーク電流を相殺する回路の一部で兼用することができるので、レイアウト面積が小さくなる。

更に、請求項９記載の発明では、第１又は第２の第２導電型トランジスタのゲートが接地との接続から第２の電圧源との接続に切換わった後の所定時間の間は、ＯＮ動作中の第３及び第４の第２導電型トランジスタが高抵抗な状態であっても、前記第１又は第２の第２導電型トランジスタのゲートの電位が、第６又は第７の第２導電型トランジスタ及び対応する遅延回路によって高速に上昇するので、レベルシフト動作がより一層高速に行われる。

以上説明したように、請求項１〜２２記載の発明のレベルシフト回路及びレベルシフト装置によれば、信号入力用の第１又は第２の第１導電型トランジスタのＯＦＦ動作時に流れるＯＦＦリーク電流を相殺したので、信号入力用のトランジスタと高電圧源との接続インピーダンスを高く設定したり、前記信号入力用のトランジスタの閾値電圧をより一層に低く設定しても、前記ＯＦＦリーク電流に起因する誤動作を招くことなく、確実に高速動作可能なレベルシフト回路及びレベルシフト装置を提供することができる。

特に、請求項３〜６記載の発明によれば、電圧源から供給される不要な電流を抑制できるので、低消費電力化が可能である。

また、請求項７、請求項１０及び請求項１１記載の発明によれば、ＯＦＦリーク電流を相殺する回路の一部を利用して、レベルシフト回路に付加される抵抗を兼用したので、レイアウト面積を小さくできる。

更に、請求項９記載の発明によれば、レベルシフト動作をより一層高速に行うことができる。

以下、図面を参照しながら本発明の実施形態について説明する。

（第１の実施形態）
図１は本実施形態のレベルシフト回路の具体的構成を示す図である。

同図において、ＩＮは信号入力端子、ＩＮＶ０は前記入力端子ＩＮに入力された信号を反転する低電圧側の素子で構成されたインバータであって、例えば１．５Ｖ等の低電圧源（第１の電圧源）ＶＤＤで動作する。

また、図１において、前記インバータＩＮＶ０以外の素子は、例えば３．３Ｖ等の高電圧側の素子である。Ｎ１、Ｎ２は一対の相補信号入力のＮ型トランジスタであって、そのソースは接地されている。一方のＮ型トランジスタ（第１の第１導電型トランジスタ）Ｎ１のゲートには前記入力端子ＩＮの信号（相補の第１及び第２の入力信号のうち一方の信号）が入力され、他方のＮ型トランジスタ（第２の第１導電型トランジスタ）Ｎ２のゲートには、前記インバータＩＮＶ０の出力信号（相補の第１及び第２の入力信号のうち他方の信号）が入力される。

また、Ｐ１、Ｐ２は一対のＰ型トランジスタであって、ソースは高電圧源（第２の電圧源）ＶＤＤ３に接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインは各々前記信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインに接続される。これら一方のＰ型トランジスタ（第１の第２導電型トランジスタ）Ｐ１とＮ型トランジスタＮ１との接続点をノードＷ１とし、他方のＰ型トランジスタ（第２の第２導電型トランジスタ）Ｐ２とＮ型トランジスタＮ２との接続点をノードＷ２とする。更に、ＯＵＴは出力端子であって、前記ノードＷ２に接続される。

更に、図１において、Ｎ３はＮ型トランジスタであって、ソース及びゲートが接地される。前記Ｎ型トランジスタ（第３の第１導電型トランジスタ）Ｎ３は、前記信号入力用のＮ型トランジスタＮ１、Ｎ２のゲートに接地と同電位（Ｌレベル）の信号が入力された時と同じ特性を持ち、ＯＦＦリーク発生回路を構成する。

加えて、Ｐ３、Ｐ４、Ｐ５はＰ型トランジスタであって、ソースは高電圧源ＶＤＤ３に接続され、各々のゲートは各々接続される。前記Ｐ型トランジスタＰ３のドレイン及びゲートと前記Ｎ型トランジスタＮ３のドレインは接続され、その接続点をノードＢＩＡＳとする。更に、前記Ｐ型トランジスタＰ４のドレインはノードＷ２に接続され、前記Ｐ型トランジスタＰ５のドレインはノードＷ１に接続される。前記Ｐ型トランジスタＰ３、Ｐ４、Ｐ５はカレントミラー回路として機能するものであり、前記Ｎ型トランジスタＮ３によって作られたＯＦＦリーク電流を、高電圧源（第２の電圧源）ＶＤＤ３から流れる電流に変換すると共に所定倍に電流増幅してノードＷ１、Ｗ２に各々出力する電流変換回路を構成する。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＮ、Ｎ型トランジスタＮ２はＯＦＦ、Ｐ型トランジスタＰ１はＯＦＦ、Ｐ型トランジスタＰ２はＯＮしている。また、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流がＰ型トランジスタＰ３のドレインに流れており、カレントミラー回路のバイアス電位がノードＢＩＡＳに出力される。更に、Ｐ型トランジスタＰ４からはＰ型トランジスタＰ３のドレインに流れる電流に応じた電流が流れており、ノードＷ２に出力される。同様に、Ｐ型トランジスタＰ５からはＰ型トランジスタＰ３のドレインに流れる電流に応じた電流が流れており、ノードＷ１に出力される。

この際、Ｎ型トランジスタＮ２のドレインには、ＯＦＦ動作状態であっても流れるＯＦＦリーク電流が流れているが、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流と同等又は適正な余裕を持つよう同等以上の電流が流れるようにカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズを設定しておくことにより、ノードＷ２は、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流がＰ型トランジスタＰ４からの同等、又は同等以上の電流により相殺され、ノードＷ２の電位を高電圧源ＶＤＤ３と同電位に固定することが可能となる。更に、低電圧源ＶＤＤをより低電圧にしても動作可能なように、Ｐ型トランジスタＰ２のゲート幅を小さくしゲート長を大きくする、即ち、ＯＮ抵抗を大きくしたとしても、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流と同等又は同等以上の電流がＰ型トランジスタＰ４よりノードＷ２に供給されるので、ノードＷ２の電位は低下することはない。加えて、Ｎ型トランジスタＮ２の閾値電圧を低く設定した場合でも、Ｎ型トランジスタＮ２、Ｎ３の閾値電圧を同じに設定しておくことにより、温度や製造プロセスのばらつき等の要因でＮ型トランジスタＮ２に流れるＯＦＦリーク電流が増加したとしても、前記増加に比例してＮ型トランジスタＮ３に流れるＯＦＦリーク電流も増加し、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流に比例してＰ型トランジスタＰ３、Ｐ４に流れる電流も増加することにより、ノードＷ２の電位の低下は防止される。

前記とは反対に、入力端子ＩＮの信号がＬ（ＶＳＳ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＦＦ、Ｎ型トランジスタＮ２はＯＮ、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦしている。また、入力端子ＩＮがＨ（ＶＤＤ）レベルの場合と同様に、Ｐ型トランジスタＰ４からはＰ型トランジスタＰ３のドレインに流れる電流に応じた電流がノードＷ２に出力される。同様に、Ｐ型トランジスタＰ５からはＰ型トランジスタＰ３のドレインに流れる電流に応じた電流がノードＷ１に出力される。

この際、Ｎ型トランジスタＮ１のドレインには、ＯＦＦ動作状態であってもリーク電流（ＯＦＦリーク電流）が流れているが、Ｎ型トランジスタＮ１に流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が流れるようにカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ５のトランジスタサイズを設定しておくことにより、ノードＷ１は、Ｎ型トランジスタＮ１に流れるＯＦＦリーク電流がＰ型トランジスタＰ５からの同等、又は同等以上の電流により相殺され、ノードＷ１の電位を高電圧源ＶＤＤ３と同電位に固定することが可能となる。更に、低電圧源ＶＤＤをより低電圧にしても動作可能なように、Ｐ型トランジスタＰ１のゲート幅を小さくし且つゲート長を大きくする、即ち、ＯＮ抵抗を大きくしたとしても、Ｎ型トランジスタＮ１に流れるＯＦＦリーク電流と同等、又は同等以上の電流がＰ型トランジスタＰ５よりノードＷ１に供給されるため、ノードＷ１の電位は低下することはない。更に、Ｎ型トランジスタＮ１の閾値電圧を低く設定した場合でも、Ｎ型トランジスタＮ１、Ｎ３の閾値電圧を同じに設定しておくことにより、温度や製造プロセスのばらつき等の要因でＮ型トランジスタＮ１に流れるＯＦＦリーク電流が増加したとしても、前記増加に比例してＮ型トランジスタＮ３に流れるＯＦＦリーク電流も増加し、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流に比例してＰ型トランジスタＰ３、Ｐ５に流れる電流も増加することにより、ノードＷ１の電位の低下は防止される。

以上のことから、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧は同じになるように設定し、更にカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズは、その出力がＮ型トランジスタＮ２に流れるＯＦＦリーク電流値と同等又は同等以上となるように、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定し、カレントミラー回路をなすＰ型トランジスタＰ３、Ｐ５のトランジスタサイズも、その出力がＮ型トランジスタＮ１に流れるＯＦＦリーク電流値と同等又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定することが望ましい。また、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の３つのトランジスタは、温度や製造ばらつき等の要因による特性差が小さくなるよう、近傍に配置されることが望ましい。

従って、本実施形態では、以上の設定によって、Ｐ型トランジスタＰ１、Ｐ２のＯＮ抵抗値を大きくし、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を低くしても、ノードＷ１又はＷ２の電位がＨ（ＶＤＤ３）レベルにある定常状態での電位を確実に高電圧源ＶＤＤ３と同電位にすることができ、低電圧源ＶＤＤが低電圧でも動作させることが可能である。

（第１の変形例）
図２は、前記第１の実施形態の第１の変形例を示す。

本実施形態は、前記第１の実施形態に対して、Ｎ型トランジスタＮ１、Ｎ２及びノードＷ１、Ｗ２を２つに分割する構成に変更したものである。すなわち、Ｎ４、Ｎ５はＮ型トランジスタであって、Ｎ型トランジスタＮ４は前記Ｎ型トランジスタＮ１を分割した構成となるようお互いのソース及びお互いのゲートが接続され、Ｎ型トランジスタＮ５は前記Ｎ型トランジスタＮ２を分割した構成となるようお互いのソース及びお互いのゲートが接続される。更に、ノードＷ１とＰ型トランジスタＰ２のゲートとの間に抵抗Ｒ１が配置され、ノードＷ２とＰ型トランジスタＰ１のゲートとの間に抵抗Ｒ２が配置される。また、Ｎ型トランジスタ（第１の第１導電型トランジスタの分割された一方）Ｎ４のドレインとＰ型トランジスタＰ２のゲートとが接続され、接続点をノードＷ３（ノードＷ１の分割された一方）とする。更に、Ｎ型トランジスタ（第２の第１導電型トランジスタの分割された一方）Ｎ５のドレインとＰ型トランジスタＰ１のゲートとが接続され、接続点をノードＷ４（ノードＷ２の分割された一方）とする。また、Ｐ型トランジスタＰ４のドレインはノードＷ４に接続され、Ｐ型トランジスタＰ５のドレインはノードＷ３に接続される。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１、Ｎ４はＯＮ、Ｎ型トランジスタＮ２、Ｎ５はＯＦＦ、Ｐ型トランジスタＰ１はＯＦＦ、Ｐ型トランジスタＰ２はＯＮしている。また、Ｐ型トランジスタＰ４、Ｐ５からはＮ型トランジスタＮ３のＯＦＦリーク電流に応じた電流がノードＷ４、Ｗ３に各々出力される。

この際、Ｎ型トランジスタＮ５のドレインには、ＯＦＦ動作状態であっても流れるＯＦＦリーク電流が流れているが、Ｎ型トランジスタＮ５に流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が流れるようにカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズを設定しておくことにより、ノードＷ４は、Ｎ型トランジスタＮ５に流れるＯＦＦリーク電流がＰ型トランジスタＰ４からの同等、又は同等以上の電流により相殺され、ノードＷ４の電位を高電圧源ＶＤＤ３と同電位に固定することが可能となる。更に、低電圧源ＶＤＤをより低電圧にしても動作可能なように、抵抗Ｒ２の抵抗値を大きくしたとしても、Ｎ型トランジスタＮ５に流れるＯＦＦリーク電流と同等、又は同等以上の電流がＰ型トランジスタＰ４よりノードＷ４に供給されるため、ノードＷ４の電位は低下することはない。更に、Ｎ型トランジスタＮ５の閾値電圧を低く設定した場合でも、Ｎ型トランジスタＮ５、Ｎ３の閾値電圧を同じに設定しておくことにより、温度や製造プロセスのばらつき等の要因でＮ型トランジスタＮ５に流れるＯＦＦリーク電流が増加したとしても、前記増加に比例してＮ型トランジスタＮ３に流れるＯＦＦリーク電流も増加し、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流に比例してＰ型トランジスタＰ３、Ｐ４に流れる電流も増加することにより、ノードＷ４の電位の低下は防止される。

前記とは反対に、入力端子ＩＮの信号がＬ（ＶＳＳ）レベルにある定常時であっても、記述の原理は同様であるので、その説明を省略する。

以上のことから、Ｎ型トランジスタＮ４、Ｎ５、Ｎ３の閾値電圧は同じになるように設定し、更にカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズは、出力がＮ型トランジスタＮ５に流れるＯＦＦリーク電流値と同等、又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定し、カレントミラー回路をなすＰ型トランジスタＰ３、Ｐ５のトランジスタサイズは、出力がＮ型トランジスタＮ４に流れるＯＦＦリーク電流値と同等、又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定されることが望ましい。また、Ｎ型トランジスタＮ４、Ｎ５、Ｎ３の３つのトランジスタは、温度や製造ばらつき等の要因による特性差が小さくなるよう、近傍に配置されることが望ましい。また、これらの設定によって、抵抗Ｒ１、Ｒ２の抵抗値を大きくし、Ｎ型トランジスタＮ４、Ｎ５、Ｎ３の閾値電圧を低くしても、ノードＷ３又はＷ４がＨ（ＶＤＤ３）レベルにある定常状態での電位を確実に高電圧源ＶＤＤ３と同電位にすることができ、低電圧源ＶＤＤが低電圧でも動作させることが可能となる。

（第２の変形例）
図３は、前記第１の実施形態の第２の変形例を示す。

本実施形態は、前記第１の実施形態に対して、前記入力信号ＩＮのレベル変化時に貫通電流を遮断する電流遮断部を追加したものである。すなわち、Ｐ６、Ｐ７は、前記Ｐ型トランジスタＰ１、Ｐ２と高電圧源ＶＤＤ３との間に各々設置された電流遮断用のＰ型トランジスタであって、ソースは高電圧源ＶＤＤ３に接続され、ドレインは前記Ｐ型トランジスタＰ１、Ｐ２のソースに各々接続されることにより、電流遮断部１０を構成する。これら一方の電流遮断使用のＰ型トランジスタＰ６と前記Ｐ型トランジスタＰ１との接続点をノードＷ５、他方の電流遮断用のＰ型トランジスタＰ７と前記Ｐ型トランジスタＰ２との接続点をノードＷ６とする。前記一方の電流遮断用のＰ型トランジスタＰ６のゲートには、遅延回路Ｄ１を介して前記ノードＷ１に接続され、前記他方の電流遮断用のＰ型トランジスタＰ７のゲートには、遅延回路Ｄ２を介して前記ノードＷ２に接続される。加えて、Ｒ３はプルアップ用の抵抗であって、その一端は前記ノードＷ５に接続され、他端は前記ノードＷ６に接続される。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＮ、Ｎ型トランジスタＮ２はＯＦＦ、Ｐ型トランジスタＰ１、Ｐ７はＯＦＦ、Ｐ型トランジスタＰ２、Ｐ６はＯＮしている。また、Ｐ型トランジスタＰ４、Ｐ５からはＮ型トランジスタＮ３のＯＦＦリーク電流に応じた電流がノードＷ１、Ｗ２に各々出力されると共に、ノードＷ２はＰ型トランジスタＰ２及び抵抗Ｒ３及びＰ型トランジスタＰ６を介してプルアップされている。

この際、Ｎ型トランジスタＮ２のドレインには、ＯＦＦ動作状態であっても流れるＯＦＦリーク電流が流れているが、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が流れるようにカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズを設定しておくことにより、ノードＷ２は、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流がＰ型トランジスタＰ４からの同等、又は同等以上の電流により相殺され、ノードＷ２の電位を高電圧源ＶＤＤ３と同電位に固定することが可能となる。更に、低電圧源ＶＤＤをより低電圧にしても動作可能なように、抵抗Ｒ３の抵抗値を大きくしたとしても、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流と同等、又は同等以上の電流がＰ型トランジスタＰ４よりノードＷ２に供給されるため、ノードＷ２の電位は低下することはない。更に、Ｎ型トランジスタＮ２の閾値電圧を低く設定した場合でも、Ｎ型トランジスタＮ２、Ｎ３の閾値電圧を同じに設定しておくことにより、温度や製造プロセスのばらつき等の要因でＮ型トランジスタＮ２に流れるＯＦＦリーク電流が増加したとしても、前記増加に比例してＮ型トランジスタＮ３に流れるＯＦＦリーク電流も増加し、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流に比例してＰ型トランジスタＰ３、Ｐ４に流れる電流も増加することにより、ノードＷ２の電位の低下は防止される。

前記とは反対に、入力端子ＩＮの信号がＬ（ＶＳＳ）レベルにある定常時であっても、記述の原理は同様であるので、その説明を省略する。また、入力端子ＩＮの信号がＬ（ＶＳＳ）レベルからＨ（ＶＤＤ）レベルに変化した時、及びＨ（ＶＤＤ）レベルからＬ（ＶＳＳ）レベルに変化した時の状態遷移時については、本願発明の重要部分とは異なるので、その説明を省略する。

以上のことから、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧は同じになるように設定し、更にカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズは、出力がＮ型トランジスタＮ２に流れるＯＦＦリーク電流値と同等、又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定し、カレントミラー回路をなすＰ型トランジスタＰ３、Ｐ５のトランジスタサイズは、出力がＮ型トランジスタＮ１に流れるＯＦＦリーク電流値と同等、又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定されることが望ましい。また、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の３つのトランジスタは、温度や製造ばらつき等の要因による特性差が小さくなるよう、近傍に配置されることが望ましい。また、これらの設定によって、抵抗Ｒ３の抵抗値を大きくし、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を低くしても、ノードＷ１又はＷ２がＨ（ＶＤＤ３）レベルにある定常状態での電位を確実に高電圧源ＶＤＤ３と同電位にすることができ、低電圧源ＶＤＤが低電圧でも動作させることが可能となる。また、ノードＷ１、Ｗ２がＰ型トランジスタＰ４、Ｐ５によって各々適切な電流が供給される、すなわちプルアップされていれば、抵抗Ｒ３は無くても良い。

（第３の変形例）
図４は、前記第１の実施形態の第３の変形例を示す。

本実施形態は、前記第１の実施形態に対して、前記Ｐ型トランジスタＰ１、Ｐ２の接続を他の接続に変更したものである。すなわち、Ｎ６、Ｎ７は各々Ｎ型トランジスタＮ１、Ｎ２と接地との間に配置された接地との接続を断絶するＮ型トランジスタであって、断絶回路１２を構成し、そのソースは接地され、ドレインは各々前記Ｎ型トランジスタＮ１、Ｎ２のソースに接続される。更に、Ｐ型トランジスタＰ１、Ｐ２は電源供給回路１１を構成し、そのＰ型トランジスタＰ１のゲートと前記Ｎ型トランジスタＮ６のゲートとが接続され、前記Ｐ型トランジスタＰ２のゲートと前記Ｎ型トランジスタＮ７のゲートとが接続される。

更に、Ｎａｎｄ１、Ｎａｎｄ２は２入力のＮＡＮＤ回路であって、これら一方のＮＡＮＤ回路Ｎａｎｄ１は前記ノードＷ１の電位と前記ＮＡＮＤ回路Ｎａｎｄ２の出力信号を受け、他方のＮＡＮＤ回路Ｎａｎｄ２は前記ノードＷ２の電位と前記ＮＡＮＤ回路Ｎａｎｄ１の出力信号を受けることにより、ＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２はノードＷ１、Ｗ２の電位によって動作するフリップフロップ回路２０を構成する。更に、ＩＮＶ１、ＩＮＶ２はインバータ回路であって、一方のインバータ回路ＩＮＶ１は、ＮＡＮＤ回路Ｎａｎｄ１の出力を受けて反転し、この反転信号を前記Ｐ型トランジスタＰ１のゲート及びＮ型トランジスタＮ６のゲートに出力し、他方のインバータ回路ＩＮＶ２は、ＮＡＮＤ回路Ｎａｎｄ２の出力を受けて反転し、この反転信号を前記Ｐ型トランジスタＰ２のゲート及びＮ型トランジスタＮ７のゲートに出力する。加えて、Ｒ４はプルアップ用の抵抗であって、その一端は前記ノードＷ１に接続され、他端は前記ノードＷ２に接続される。更に、出力端子ＯＵＴは、前記ＮＡＮＤ回路Ｎａｎｄ２の出力に接続される。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１、Ｎ７はＯＮ、Ｎ型トランジスタＮ２、Ｎ６はＯＦＦ、Ｐ型トランジスタＰ１はＯＮ、Ｐ型トランジスタＰ２はＯＦＦしている。また、Ｐ型トランジスタＰ４、Ｐ５からはＮ型トランジスタＮ３のＯＦＦリーク電流に応じた電流がノードＷ１、Ｗ２に各々出力されると共に、ノードＷ２は抵抗Ｒ４及びＰ型トランジスタＰ１を介してプルアップされている。また、ＮＡＮＤ回路Ｎａｎｄ１及びインバータ回路ＩＮＶ２はＨ（ＶＤＤ３）レベルを出力し、ＮＡＮＤ回路Ｎａｎｄ２及びインバータ回路ＩＮＶ１はＬ（ＶＳＳ）レベルを出力している。

この際、Ｎ型トランジスタＮ２のドレインには、ＯＦＦ動作状態であっても流れるＯＦＦリーク電流が流れているが、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が流れるようにカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズを設定しておくことにより、ノードＷ２は、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流がＰ型トランジスタＰ４からの同等、又は同等以上の電流により相殺され、ノードＷ２の電位を高電圧源ＶＤＤ３と同電位に固定することが可能となる。更に、低電圧源ＶＤＤをより低電圧にしても動作可能なように、抵抗Ｒ４の抵抗値を大きくしたとしても、Ｎ型トランジスタＮ２に流れるＯＦＦリーク電流と同等、又は同等以上の電流がＰ型トランジスタＰ４よりノードＷ２に供給されるため、ノードＷ２の電位は低下することはない。更に、Ｎ型トランジスタＮ２の閾値電圧を低く設定した場合でも、Ｎ型トランジスタＮ２、Ｎ３の閾値電圧を同じに設定しておくことにより、温度や製造プロセスのばらつき等の要因でＮ型トランジスタＮ２に流れるＯＦＦリーク電流が増加したとしても、前記増加に比例してＮ型トランジスタＮ３に流れるＯＦＦリーク電流も増加し、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流に比例してＰ型トランジスタＰ３、Ｐ４に流れる電流も増加することにより、ノードＷ２の電位の低下は防止される。

以上のことから、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧は同じになるように設定し、更にカレントミラー回路をなすＰ型トランジスタＰ３、Ｐ４のトランジスタサイズは、出力がＮ型トランジスタＮ２に流れるＯＦＦリーク電流値と同等、又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定し、カレントミラー回路をなすＰ型トランジスタＰ３、Ｐ５のトランジスタサイズは、出力がＮ型トランジスタＮ１に流れるＯＦＦリーク電流値と同等、又は同等以上となるようにＮ型トランジスタＮ３に流れるＯＦＦリーク電流を電流増幅するよう設定されることが望ましい。また、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の３つのトランジスタは、温度や製造ばらつき等の要因による特性差が小さくなるよう、近傍に配置されることが望ましい。また、これらの設定によって、抵抗Ｒ４の抵抗値を大きくし、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧を低くしても、ノードＷ１又はＷ２の電位を確実に高電圧源ＶＤＤ３と同電位にすることができ、低電圧源ＶＤＤが低電圧でも動作させることが可能となる。また、ノードＷ１、Ｗ２がＰ型トランジスタＰ４、Ｐ５によって各々適切な電流が供給される、すなわちプルアップされていれば、抵抗Ｒ４は無くても良い。

（第２の実施形態）
図５は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第１の実施形態の図１に示したレベルシフト回路において、Ｐ８は、Ｐ型トランジスタＰ４、Ｐ５の代わりに設置されたＰ型トランジスタであって、ソースは高電圧源ＶＤＤ３に接続され、ゲートはノードＢＩＡＳに接続されることにより、Ｐ型トランジスタＰ３と共にカレントミラー回路として機能し、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流を所定倍に電流増幅して高電圧源ＶＤＤ３から流れる電流に変換する電流変換回路を構成する。更に、Ｐ９、Ｐ１０はＰ型トランジスタであって、前記Ｐ型トランジスタＰ８のドレインと前記ノードＷ１又はＷ２のどちらか一方に接続を行うスイッチ回路を構成し、ソースはＰ型トランジスタＰ８のドレインに接続され、ゲートはクロスカップル接続となるようお互いのドレインに接続される。更に、Ｐ型トランジスタＰ９のドレインは、ノードＷ２に接続され、Ｐ型トランジスタＰ１０のドレインはノードＷ１に接続される。その他の構成は、前記第１の実施形態と同じである。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＮ、Ｎ型トランジスタＮ２はＯＦＦ、Ｐ型トランジスタＰ１、Ｐ１０はＯＦＦ、Ｐ型トランジスタＰ２、Ｐ９はＯＮしている。また、Ｐ型トランジスタＰ８からはＮ型トランジスタＮ３のＯＦＦリーク電流に応じた電流がＰ型トランジスタＰ９を介してノードＷ２に出力される。

この際、Ｎ型トランジスタＮ２のドレインに流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流がＰ型トランジスタＰ８、Ｐ９を介してノードＷ２に供給され、ノードＷ２の電位が高電圧源ＶＤＤ３と同電位に固定されることは第１の実施形態と同じである。一方、ノードＷ１は、Ｐ型トランジスタＰ１０のＯＦＦ動作によってＰ型トランジスタＰ８との接続が絶たれているため、電流変換回路の出力であるＰ型トランジスタＰ８のドレインからＮ型トランジスタＮ１に流れる電流を遮断でき、確実にノードＷ１をＬ（ＶＳＳ）レベルに固定できる。

以上のことから、Ｎ型トランジスタＮ１、Ｎ２のＯＦＦ動作時に流れるＯＦＦリーク電流と同等、又は同等以上の電流を出力するＰ型トランジスタＰ８の出力電流は、スイッチ回路であるＰ型トランジスタＰ９、Ｐ１０によって、何れか一方のＨ（ＶＤＤ３）レベルにあるノードＷ１又はＷ２のみに出力され、他方のＬ（ＶＳＳ）レベルにあるノードＷ１又はＷ２に対しては出力が絶たれるため、より低消費電力化することが可能となる。

尚、本実施形態では、図１に示したレベルシフト回路について説明したが、図２及び図３に示したレベルシフト回路に同様な手段を適用しても、同様な効果が得られる。

（第３の実施形態）
図６は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第２の実施形態の図５に示したレベルシフト回路において、Ｐ型トランジスタＰ１とＰ型トランジスタＰ１０とを兼用し、Ｐ型トランジスタＰ２とＰ型トランジスタＰ９とを兼用したものである。すなわち、Ｐ型トランジスタＰ８のドレインは、Ｐ型トランジスタＰ１、Ｐ２のソースに接続され、Ｐ型トランジスタＰ９、Ｐ１０は、Ｐ型トランジスタＰ２、Ｐ１と各々兼用されるため削除される。その他の構成は、前記第２の実施形態と同じである。

本実施形態では、第２の実施形態の図５で示したものと動作は同じであり、第２の実施形態より少ないトランジスタで構成できるため、より小面積化できる。

（第４の実施形態）
図７は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第１の実施形態の第２の変形例の図３に示したレベルシフト回路において、Ｐ型トランジスタＰ４のドレインをノードＷ６に接続し、Ｐ型トランジスタＰ５のドレインをノードＷ５に接続した構成である。その他の構成は、前記第１の実施形態の第２の変形例と同じである。

本実施形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ２のドレインに流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が、Ｐ型トランジスタＰ２、Ｐ４を介してノードＷ２に供給され、ノードＷ２の電位が高電圧源ＶＤＤ３と同電位に固定されることは前記第１の実施形態の第２の変形例と同じである。一方、ノードＷ１は、Ｐ型トランジスタＰ１のＯＦＦ動作によってＰ型トランジスタＰ５の接続が絶たれているため、電流変換回路の出力であるＰ型トランジスタＰ５のドレインからＮ型トランジスタＮ１に流れる電流を遮断でき、確実にノードＷ１をＬ（ＶＳＳ）レベルに固定できる。

以上のことから、Ｎ型トランジスタＮ１、Ｎ２のＯＦＦ動作時に流れるＯＦＦリーク電流と同等、又は同等以上の電流を各々出力するＰ型トランジスタＰ４、Ｐ５の出力電流は、ノードＷ１又はＷ２の一方に出力を切り替えるスイッチ回路と電源供給回路とを兼用するＰ型トランジスタＰ１、Ｐ２によって、何れか一方のＨ（ＶＤＤ３）レベルにあるノードＷ１又はＷ２のみに出力され、他方のＬ（ＶＳＳ）レベルにあるノードＷ１又はＷ２に対しては出力が絶たれるため、より低消費電力化することが可能となる。また、ノードＷ５、Ｗ６がＰ型トランジスタＰ４、Ｐ５によって各々適切な電流が供給される、すなわちプルアップされていれば、抵抗Ｒ３はなくても良い。

（第５の実施形態）
図８は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第１の実施形態の第１の変形例の図２に示したレベルシフト回路において、抵抗Ｒ１の代わりにＰ型トランジスタＰ５のソース及びドレインを各々ノードＷ１、Ｗ３に接続し、抵抗Ｒ２の代わりにＰ型トランジスタＰ４のソース及びドレインを各々ノードＷ２、Ｗ４に接続した構成である。その他の構成は、前記第１の実施形態の第１の変形例と同じである。

本実施形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、既に前記第１の実施形態の第１の変形例で述べた状態に対し、ノードＷ２は高電圧源ＶＤＤ３と同電位であるＨ（ＶＤＤ３）レベルにあるため、Ｐ型トランジスタＰ３、Ｐ４は、カレントミラー回路として機能し、Ｎ型トランジスタＮ４のドレインに流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が、Ｐ型トランジスタＰ２、Ｐ４を介してノードＷ４に供給され、ノードＷ４の電位が高電圧源ＶＤＤ３と同電位に固定される。一方、Ｎ型トランジスタＮ３のドレインには、Ｐ型トランジスタＰ１のＯＦＦ動作によって、Ｐ型トランジスタＰ５と高電圧源ＶＤＤ３との接続が絶たれているため、Ｐ型トランジスタＰ５からＮ型トランジスタＮ３に流れる電流を遮断でき、確実にノードＷ３をＬ（ＶＳＳ）レベルに固定できる。

以上のことから、Ｎ型トランジスタＮ３、Ｎ４のＯＦＦ動作時に流れるＯＦＦリーク電流と同等、又は同等以上の電流を出力するＰ型トランジスタＰ４、Ｐ５の出力電流は、スイッチ回路と電源供給回路とを兼用するＰ型トランジスタＰ１、Ｐ２によって、何れか一方のＨ（ＶＤＤ３）レベルにあるノードＷ３又はＷ４のみに出力され、他方のＬ（ＶＳＳ）レベルにあるノードＷ３又はＷ４に対しては出力が絶たれるため、より低消費電力化することが可能となる。

（第６の実施形態）
図９は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第５の実施形態の図８に示したレベルシフト回路に対し、所定時間の間のみノードＷ３又はＷ４と高電圧源とを接続する手段を追加したものである。すなわち、Ｐ１１、Ｐ１２はＰ型トランジスタであって、一方のＰ型トランジスタＰ１１は、ソースがノードＷ１に接続され、ドレインがノードＷ３に接続され、他方のＰ型トランジスタＰ１２は、ソースがノードＷ２に接続され、ドレインがノードＷ４に接続される。また、前記Ｐ型トランジスタＰ１１のゲートは、遅延回路Ｄ３を介してノードＷ１に接続され、前記Ｐ型トランジスタＰ１２のゲートは、遅延回路Ｄ４を介してノードＷ２に接続される。その他の構成は、前記第１の実施形態の第１の変形例と同じである。

本実施形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、既に前記第５の実施形態で述べた状態に加え、Ｐ型トランジスタＰ１１はＯＮ、Ｐ型トランジスタＰ１２はＯＦＦしている。更に、ノードＷ２は高電圧源ＶＤＤ３と同電位であるＨ（ＶＤＤ３）レベルにあるため、Ｐ型トランジスタＰ３、Ｐ４は、カレントミラー回路として機能し、Ｎ型トランジスタＮ４のドレインに流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が、Ｐ型トランジスタＰ２、Ｐ４を介してノードＷ４に供給され、ノードＷ４の電位が高電圧源ＶＤＤ３と同電位に固定される。一方、Ｎ型トランジスタＮ３のドレインには、Ｐ型トランジスタＰ１のＯＦＦ動作によって、Ｐ型トランジスタＰ５と高電圧源ＶＤＤ３との接続が絶たれているため、Ｐ型トランジスタＰ５からＮ型トランジスタＮ３に流れる電流を遮断でき、確実にノードＷ３をＬ（ＶＳＳ）レベルに固定できる。

前記の入力端子ＩＮの信号がＨ（ＶＤＤ）レベルからＬ（ＶＳＳ）のレベルに変化した状態遷移時には、Ｎ型トランジスタＮ１、Ｎ３はＯＦＦし、Ｎ型トランジスタＮ２、Ｎ４はＯＮする。この時、Ｐ型トランジスタＰ１２は遅延回路Ｄ４によって所定時間ＯＦＦ状態が続いており、Ｐ型トランジスタＰ４は、Ｎ型トランジスタＮ４のＯＦＦ動作時のＯＦＦリーク電流と同等、又は同等以上の微少な電流を供給する程度の高抵抗であるため、ノードＷ４はＨ（ＶＤＤ３）レベルから急速にＬ（ＶＳＳ）レベルに電位が低下する。その後Ｐ型トランジスタＰ１がＯＮし、ノードＷ１はＬ（ＶＳＳ）レベルからＨ（ＶＤＤ３）レベルに電位が上昇する。このとき、遅延回路Ｄ３によって所定時間Ｐ型トランジスタＰ１１はＯＮしているので、ノードＷ３もＬ（ＶＳＳ）レベルからＨ（ＶＤＤ３）レベルに電位が上昇する。この結果、Ｐ型トランジスタＰ２はＯＦＦすることにより、ノードＷ２はＨ（ＶＤＤ３）レベルからＬ（ＶＳＳ）レベルに電位が低下する。最終的には、Ｐ型トランジスタＰ１１はＯＦＦし、Ｐ型トランジスタＰ１２はＯＮし、次の入力信号変化を待つ定常状態となる。

前記とは反対に、入力端子ＩＮの信号がＬ（ＶＳＳ）レベルにある定常時及びＬ（ＶＳＳ）レベルからＨ（ＶＤＤ）レベルに変化した状態遷移時であっても、記述の原理は同様であるので、その説明を省略する。

以上のことから、ノードＷ３、Ｗ４のＬ（ＶＳＳ）レベルからＨ（ＶＤＤ３）レベルへの電位の上昇は、Ｐ型トランジスタＰ４、Ｐ５が高抵抗な状態であっても、Ｐ型トランジスタＰ１１、Ｐ１２によって各々ノードＷ１とノードＷ３及びノードＷ２とノードＷ４が接続されるので、より高速な動作が可能となる。また、遅延回路Ｄ３、Ｄ４の遅延時間は、ノードＷ３、Ｗ４が各々Ｌ（ＶＳＳ）レベルからＨ（ＶＤＤ３）レベルに電位上昇する時間以上に設定することが望ましい。

（第７の実施形態）
図１０は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第４の実施形態の図７に示したレベルシフト回路において、抵抗Ｒ３と、Ｐ型トランジスタＰ４、Ｐ５を共有した構成である。すなわち、Ｐ１３はＰ型トランジスタであって、抵抗Ｒ３及びＰ型トランジスタＰ４、Ｐ５の代わりに配置され、ソース及びドレインは各々ノードＷ３、Ｗ４に接続される。その他の構成は、前記第４の実施形態と同じである。

本実施形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、既に前記第４の実施形態で述べた状態に対し、ノードＷ２は、Ｐ型トランジスタＰ２、Ｐ１３、Ｐ６を介して高電圧源ＶＤＤ３にプルアップされる所が異なる。ノードＷ３は、Ｐ型トランジスタＰ６がＯＮ動作して高電圧源ＶＤＤ３と接続する一方、Ｐ型トランジスタＰ１はＯＦＦ動作してノードＷ１との接続が絶たれているので、ノードＷ３の電位は高電圧源ＶＤＤ３と同電位であるＨ（ＶＤＤ３）レベルにあり、Ｐ型トランジスタＰ３、Ｐ１３はカレントミラー回路として機能し、Ｎ型トランジスタＮ２のドレインに流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が、Ｐ型トランジスタＰ２、Ｐ１３、Ｐ６を介してノードＷ２に供給され、ノードＷ２の電位が高電圧源ＶＤＤ３と同電位に固定される。一方、Ｎ型トランジスタＮ１のドレインには、Ｐ型トランジスタＰ１のＯＦＦ動作によって、高電圧源ＶＤＤ３との接続が絶たれることにより、ノードＷ２に対するようなＯＦＦリーク電流を高電圧源から供給する手段がない状態となり、不要な電流は流れることはなく、確実にノードＷ１をＬ（ＶＳＳ）レベルに固定できる。

以上のことから、Ｎ型トランジスタＮ１、Ｎ２のＯＦＦ動作時に流れるＯＦＦリーク電流と同等、又は同等以上の電流を出力するＰ型トランジスタＰ１３の出力電流は、スイッチ回路と電源供給回路と兼用するＰ型トランジスタＰ１、Ｐ２によって、何れか一方のＨ（ＶＤＤ３）レベルにあるノードＷ１又はＷ２のみに出力され、他方のＬ（ＶＳＳ）レベルにあるノードＷ１又はＷ２に対しては出力されないため、同等な低消費電力化が可能となる。更に、図１０に示したレベルシフト回路に比べ、少ない素子数で構成されるものであり、より小面積化することが可能となる。

（第８の実施形態）
図１１は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第１の実施形態の第３の変形例の図４に示したレベルシフト回路において、抵抗Ｒ４と、Ｐ型トランジスタＰ４、Ｐ５を共有した構成である。すなわち、Ｐ１４はＰ型トランジスタであって、抵抗Ｒ４及びＰ型トランジスタＰ４、Ｐ５の代わりに配置され、ソース及びドレインは各々ノードＷ１、Ｗ２に接続される。その他の構成は、前記第１の実施形態の第３の変形例と同じである。

本実施形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、既に前記第１の実施形態の第３の変形例で述べた状態に対し、ノードＷ２は、Ｐ型トランジスタＰ１４及びＰ１を介して高電圧源ＶＤＤ３にプルアップされる所が異なる。ノードＷ１は、Ｐ型トランジスタＰ１がＯＮ動作して高電圧源ＶＤＤ３と接続する一方、Ｎ型トランジスタＮ６はＯＦＦして接地との接続が絶たれているので、ノードＷ１の電位は高電圧源ＶＤＤ３と同電位であるＨ（ＶＤＤ３）レベルにあり、Ｐ型トランジスタＰ３、Ｐ１４はカレントミラー回路として機能し、Ｎ型トランジスタＮ２のドレインに流れるＯＦＦリーク電流と同等、又は適正な余裕を持つよう同等以上の電流が、Ｐ型トランジスタＰ１４、Ｐ１を介してノードＷ２に供給され、ノードＷ２の電位が高電圧源ＶＤＤ３とほぼ同電位に固定される。

以上のことから、図３に示したレベルシフト回路に比べ、少ない素子数で構成されるものであり、より小面積化することが可能となる。

（第９の実施形態）
図１２は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第８の実施形態の図１１に示したレベルシフト回路において、ノードＢＩＡＳと接地との間に、抵抗Ｒ５を設置したものである。その他の構成は、前記第８の実施形態と同じである。

本実施形態では、前記第８の実施形態に対し、プルアップ状態にある一方のノードＷ１又はＷ２には、ＯＦＦリーク発生回路であるＮ型トランジスタＮ３によって作られたＯＦＦリーク電流と抵抗Ｒ５に流れる電流とが加算された電流が供給される。従って、抵抗Ｒ５を備えない図１１の構成では、Ｎ型トランジスタＮ３のＯＦＦリーク電流が、温度や製造ばらつき等に起因して閾値電圧が高くなって非常に微少な電流となった場合、プルアップ状態にある一方のノードＷ１又はＷ２もまた非常に微少な電流によってプルアップされた状態（フローティング状態に近い状態）となって外来ノイズ等の要因によりＨ（ＶＤＤ３）レベルから低下して誤動作する場合があるが、図１２の構成では、前記抵抗Ｒ５に流れる電流に応じた電流がプルアップ状態にある一方のノードＷ１又はＷ２に加えて電流供給され、ノードＷ１又はＷ２がフローティング状態となって誤動作することを回避できる。抵抗Ｒ５は、低電圧源ＶＤＤが低電圧になっても動作可能なように高抵抗であり、又、ノードＷ１又はＷ２がフローティング状態となって誤動作しない程度にプルアップできるような抵抗値であることが望ましい。また、抵抗Ｒ５は、ＯＮ状態にあるトランジスタで構成してもよい。

尚、ここでは、図１１に示したレベルシフト回路について説明したが、他のレベルシフト回路に適応しても同様な効果を得ることは可能である。例えば、図１、図２及び図３に示したレベルシフト回路に対して前記抵抗Ｒ５を追加した第１〜第３変形例を例示すると、図１７、図１８及び図１９に示すレベルシフト回路となる。

（第１０の実施形態）
図１３は、本実施形態のレベルシフト回路の具体的構成を示す図である。

同図は、前記第８の実施形態の図１１に示したレベルシフト回路において、低電圧源ＶＤＤのシャットダウン時にレベルシフト動作を停止すると共に低消費電力化する機能を加えたものである。すなわち、Ｎ１１はノードＢＩＡＳとＮ型トランジスタＮ３のドレインとの間に設置されたＮ型トランジスタであって、ソース及びドレインは、各々Ｎ型トランジスタのドレイン及びノードＢＩＡＳに接続される。更に、低電圧源ＶＤＤのシャットダウン信号を受ける入力端子ＳＤと、インバータ回路ＩＮＶ３が設けられ、Ｎ型トランジスタ（断絶手段）Ｎ１１のゲートには、入力端子ＳＤを受けるＩＮＶ３によって反転出力された信号が入力される。また、図１１のインバータ回路ＩＮＶ１、ＩＮＶ２は、２入力のＮＯＲ回路Ｎｏｒ１及びＮｏｒ２に各々置き換えられ、各々の入力の一方は入力端子ＳＤに接続される。その他の構成は、前記第８の実施形態と同じである。

本実施形態では、入力端子ＳＤにＬ（ＶＳＳ）レベルが入力された通常動作モードでは、Ｎ型トランジスタＮ１１のゲートには、入力端子ＳＤの電位を受けたインバータ回路ＩＮＶ３によって反転されたＨ（ＶＤＤ３）レベルの信号が入力され、ノードＢＩＡＳとＮ型トランジスタＮ３のドレインとが接続されると共に、Ｌ（ＶＳＳ）レベルにある入力端子ＳＤが接続されているＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２は他方の信号を反転出力するインバータ回路と同じ機能となるため、図１１に示した回路構成と同等に機能する。一方、入力端子ＳＤにＨ（ＶＤＤ３）レベルが入力されたシャットダウンモードでは、Ｎ型トランジスタＮ１１のゲートには、入力端子ＳＤの電位を受けたインバータ回路ＩＮＶ３によって反転されたＬ（ＶＳＳ）レベルの信号が入力され、ノードＢＩＡＳとＮ型トランジスタＮ３のドレインとが断絶されると共に、Ｈ（ＶＤＤ３）レベルにある入力端子ＳＤが接続されているＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２の出力は共にＬ（ＶＳＳ）レベルとなり、入力端子ＩＮの入力論理にかかわらずＰ型トランジスタＰ１、Ｐ２はＯＮ、Ｎ型トランジスタＮ６、Ｎ７はＯＦＦし、ノードＷ１、Ｗ２は共にＨ（ＶＤＤ３）レベルとなり、ＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２の出力論理は各々保持された状態となって、レベルシフト動作が停止する。これにより、シャットダウンモードでは、Ｐ型トランジスタＰ３からＮ型トランジスタＮ３に流れるＯＦＦリーク電流が流れなくなり、より低消費電力化することが可能となる。

尚、本実施形態では、図７に示したレベルシフト回路について適用したが、他のレベルシフト回路、例えば図１、図２及び図３に示したレベルシフト回路に対しても同様に、シャットダウン回路を追加し、ノードＢＩＡＳとＮ型トランジスタＮ３との接続を断絶する断絶手段（Ｎ型トランジスタＮ１１）を追加して、図２０、図２１及び図２２に示した第１、第２及び第３の変形例のレベルシフト回路としても良いのは勿論である。

（第１１の実施形態）
図１４及び図１５は、本実施形態のレベルシフト回路の具体的構成を示す図である。

図１４は、前記第１の実施形態の図１に示したレベルシフト回路において、信号入力用及びＯＦＦリーク発生回路のトランジスタの閾値電圧を低く設定する最良の形態を示すものである。すなわち、Ｎ８、Ｎ９、Ｎ１０は、高電圧側のトランジスタ（第１〜第３の第１導電型高耐圧トランジスタ）で構成されたＮ型トランジスタであって、その閾値電圧がほぼ０Ｖとなるよう設定されている。また、前記Ｎ型トランジスタＮ１、Ｎ２、Ｎ３は低電圧側のトランジスタ（第１導電型低耐圧トランジスタ）で構成され、Ｎ型トランジスタＮ１とノードＷ１との間にはＮ型トランジスタ（第１の第１導電型高耐圧トランジスタ）Ｎ８が設置され、Ｎ型トランジスタＮ２とノードＷ２との間にはＮ型トランジスタ（第２の第１導電型高耐圧トランジスタ）Ｎ９が設置され、Ｎ型トランジスタＮ３とノードＢＩＡＳとの間にはＮ型トランジスタ（第３の第１導電型高耐圧トランジスタ）Ｎ１０が設置される。

また、Ｎ型トランジスタＮ８、Ｎ９、Ｎ１０のゲートはＮ型トランジスタＮ１、Ｎ２、Ｎ３のゲートに各々接続される。Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧は、低電圧源ＶＤＤが低電圧でも動作可能なように低く設定されており、他の低電圧側のトランジスタ、例えばインバータＩＮＶ０の構成の一部のＮ型トランジスタと同じに設定される。その他の構成は、前記第１の実施形態の図１と同じである。

図１５は、前記第１０の実施形態の図１３に示したレベルシフト回路において、信号入力用及びＯＦＦリーク発生回路のトランジスタの閾値電圧を低く設定する最良の形態を示すものである。すなわち、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３は低電圧側のトランジスタで構成され、Ｎ型トランジスタＮ１とノードＷ１との間にはＮ型トランジスタＮ８が設置され、Ｎ型トランジスタＮ２とノードＷ２との間にはＮ型トランジスタＮ９が設置され、Ｎ型トランジスタＮ３とＮ型トランジスタＮ１３との間にはＮ型トランジスタＮ１０が設置される。また、Ｎ型トランジスタＮ８、Ｎ９、Ｎ１０のゲートはＮ型トランジスタＮ１、Ｎ２、Ｎ３のゲートに各々接続される。その他の構成は、前記第１０の実施形態と同じである。

本実施形態では、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ２、Ｎ９のゲートにはＬ（ＶＳＳ）レベルが入力される。この状態では、Ｎ型トランジスタＮ２のドレインには、Ｎ型トランジスタＮ９のゲートの電位から閾値電圧分（すなわちほぼ０Ｖ）低下した電位、すなわちほぼ０Ｖが印可される。従って、Ｎ型トランジスタＮ２のドレイン電圧が低い状態にあるので、図１、図１３に示した回路構成の場合と比較してＯＦＦリーク電流を小さくすることができ、より低消費電力化することが可能となる。一方、Ｎ型トランジスタＮ１、Ｎ２、Ｎ８、Ｎ９は、共に閾値電圧が低く設定されているので、低電圧源ＶＤＤをより低電圧まで動作させることができる。

以上のことより、図１、図１３に示したレベルシフト回路に比べ、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３にＯＦＦ動作時に流れるＯＦＦリーク電流を少なくすることができ、より低消費電力化することが可能となる。また、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３の閾値電圧が同じになるように設定し、更にＮ型トランジスタＮ８、Ｎ９、Ｎ１０の閾値電圧が同じになるように設定することが望ましいのは、第１の実施形態で述べた原理と同じである。

尚、ここでは、図１４及び図１５に示したレベルシフト回路について説明したが、他のレベルシフト回路、例えば図１０に示したレベルシフト回路に対して３個の既述の高耐圧トランジスタＮ８〜Ｎ１０を追加して、図２３に示す第１の変形例のレベルシフト回路としても、同様な効果を得ることができるのは勿論である。

（第１２の実施形態）
図１６は、本実施形態のレベルシフト装置の具体的構成を示す図である。

同図は、前記第１の実施形態の図１に示したレベルシフト回路を複数個配置した場合において、そのＯＦＦリーク発生回路及びカレントミラー回路のバイアス電位を発生される回路を、複数個のレベルシフト回路で共有するものである。すなわち、ＬＳ１は１つのレベルシフト回路であって、図１でのＰ型トランジスタＰ３及びＮ型トランジスタＮ３以外の回路を構成する。ＬＳＸはレベルシフト回路ＬＳ１とは別の同じ回路構成を持つレベルシフト回路であって、レベルシフト回路ＬＳ１からレベルシフト回路ＬＳＸまでには、複数個の同じ構成を持つレベルシフト回路が配置される。更に、Ｐ型トランジスタＰ３及びＮ型トランジスタＮ３は、レベルシフト回路ＬＳ１からレベルシフト回路ＬＳＸまでのレベルシフト回路で共用化されており、ノードＢＩＡＳの電位は各々のレベルシフト回路に供給される。

以上のことより、図１に示したレベルシフト回路を同じ個数分配置する場合に比べ、Ｎ型トランジスタＮ３及びＰ型トランジスタＰ３を共用する分を小面積化することが可能である。更に、Ｎ型トランジスタＮ３及びＰ型トランジスタＰ３を共有する分、Ｎ型トランジスタＮ３に流れるＯＦＦリーク電流も共有されるので、より低消費電力化することが可能となる。

尚、以上の説明では、電圧が低い正電圧の信号を電圧が高い正電圧の信号に変換する正電圧レベルシフト回路について説明したが、本発明はこれに限定されず、Ｎ型トランジスタをＰ型トランジスタとし、Ｐ型トランジスタをＮ型トランジスタとする等の適切な変更を加えることにより、電圧が低い負電圧の信号を電圧が高い負電圧の信号に変換する負電圧レベルシフト回路に適用することができるのは、勿論である。

以上説明したように、本発明は、相補信号入力用の２個のトランジスタのＯＦＦ動作時に流れるＯＦＦリーク電流を相殺し、これにより、その相補信号入力用のトランジスタと高電圧源との接続インピーダンスを高く設定したり、前記相補信号入力用のトランジスタの閾値電圧をより一層に低く設定しても、前記ＯＦＦリーク電流に起因する誤動作を招くことがないので、低電圧源を低電圧化した場合にも、確実に高速動作可能なレベルシフト回路及びレベルシフト装置等として、有用である。

本発明の第１の実施形態のレベルシフト回路の構成を示す図である。同実施形態のレベルシフト回路の第１の変形例を示す図である。同実施形態のレベルシフト回路の第２の変形例を示す図である。同実施形態のレベルシフト回路の第３の変形例を示す図である。本発明の第２の実施形態のレベルシフト回路の構成を示す図である。本発明の第３の実施形態のレベルシフト回路の構成を示す図である。本発明の第４の実施形態のレベルシフト回路の構成を示す図である。本発明の第５の実施形態のレベルシフト回路の構成を示す図である。本発明の第６の実施形態のレベルシフト回路の構成を示す図である。本発明の第７の実施形態のレベルシフト回路の構成を示す図である。本発明の第８の実施形態のレベルシフト回路の構成を示す図である。本発明の第９の実施形態のレベルシフト回路の構成を示す図である。本発明の第１０の実施形態のレベルシフト回路の構成を示す図である。本発明の第１１の実施形態のレベルシフト回路の構成を示す図である。本発明の第１１の実施形態のレベルシフト回路の他の構成を示す図である。本発明の第１２の実施形態のレベルシフト装置の構成を示す図である。本発明の第９の実施形態のレベルシフト回路の第１の変形例の構成を示す図である。同実施形態のレベルシフト回路の第２の変形例の構成を示す図である。同実施形態のレベルシフト回路の第３の変形例の構成を示す図である。本発明の第１０の実施形態のレベルシフト回路の第１の変形例の構成を示す図である。同実施形態のレベルシフト回路の第２の変形例の構成を示す図である。同実施形態のレベルシフト回路の第３の変形例の構成を示す図である。本発明の第１１の実施形態のレベルシフト回路の第１の変形例の構成を示す図である。同実施形態のレベルシフト回路の第２の変形例の構成を示す図である。従来のレベルシフト回路の構成を示す図である。従来の他のレベルシフト回路の構成を示す図である。従来の更に他のレベルシフト回路の構成を示す図である。従来の別のレベルシフト回路の構成を示す図である。

符号の説明

ＩＮ入力端子
ＯＵＴ出力端子
ＶＳＳ接地
ＶＤＤ３高電圧源（第２の電圧源）
Ｎ１Ｎ型トランジスタ
（第１の第１導電型トランジスタ）
Ｎ２Ｎ型トランジスタ
（第２の第１導電型トランジスタ）
Ｎ３Ｎ型トランジスタ
（第３の第１導電型トランジスタ、
ＯＦＦリーク発生回路）
Ｎ４Ｎ型トランジスタ
（第１の第１導電型トランジスタ）
Ｎ５Ｎ型トランジスタ
（第２の第１導電型トランジスタ）
Ｎ６、Ｎ７Ｎ型トランジスタ
Ｐ１、Ｐ２Ｐ型トランジスタ（電源供給回路）
Ｐ３、Ｐ４、Ｐ５、Ｐ８Ｐ型トランジスタ（電流変換回路）
Ｐ６、Ｐ７Ｐ型トランジスタ（電流遮断部）
Ｎ８Ｎ型トランジスタ
（第１の第１導電型高耐圧トランジスタ）
Ｎ９Ｎ型トランジスタ
（第２の第１導電型高耐圧トランジスタ）
Ｎ１０Ｎ型トランジスタ
（第３の第１導電型高耐圧トランジスタ）
Ｐ９、Ｐ１０Ｐ型トランジスタ（スイッチ回路）
Ｐ１１Ｐ型トランジスタ
（第６の第２導電型トランジスタ）
Ｐ１２Ｐ型トランジスタ
（第７の第２導電型トランジスタ）
Ｐ１３Ｐ型トランジスタ
（第５の第２導電型トランジスタ）
Ｐ１４Ｐ型トランジスタ（第２の第２導電型トランジスタ）
Ｒ１〜Ｒ５抵抗
Ｗ１ノード（第１のノード）
Ｗ２ノード（第２のノード）
ＢＩＡＳノード（第３のノード）
ＩＮＶ０〜ＩＮＶ３インバータ
Ｎａｎｄ１、Ｎａｎｄ２ＮＡＮＤ回路
Ｎｏｒ１、Ｎｏｒｅ２ＮＯＲ回路
１０電流遮断部
１１電源供給回路
１２断絶回路
２０フリップフロップ回路

Claims

第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、
一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続され、前記第１及び第２のノードの一方に前記第２の電圧源の電圧を供給すると同時に、他方のノードへの前記第２の電圧源の電圧の供給を遮断する電源供給回路と、
一端及びゲートが接地され、他端が第３のノードに接続された第３の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、
前記第３のノードに接続され、前記第３の第１導電型トランジスタに流れる電流を前記第２の電圧源から流れる電流に変換すると共に、この変換した電流を所定倍に増幅して前記第１及び第２のノードに各々出力する電流変換回路とを備えた
ことを特徴とするレベルシフト回路。
前記請求項１記載のレベルシフト回路において、
前記電流変換回路は、
第２導電型トランジスタによって構成されたカレントミラー回路である
ことを特徴とするレベルシフト回路。
前記請求項１又は２記載のレベルシフト回路において、
前記電流変換回路の出力と前記第１及び第２のノードとの間に、前記第１又は第２のノードの電位によって制御され、前記第１及び第２のノードの何れか一方に前記電流変換回路の出力電流を供給するためのスイッチ回路を備えた
ことを特徴とするレベルシフト回路。
前記請求項１〜３の何れか１項に記載のレベルシフト回路において、
前記スイッチ回路は、
前記第１又は第２のノードの一方のノードが前記第２の電圧源と同電位の時に前記電流変換回路の出力を前記他方のノードに対して絶ち、前記一方のノードが前記接地と同電位の時に前記電流変換回路の出力を前記他方のノードに対して接続する
ことを特徴とするレベルシフト回路。
前記請求項１〜４の何れか１項に記載のレベルシフト回路において、
前記第２の電圧源と前記電源供給回路との間に、前記電流変換回路の出力が配置され、
前記スイッチ回路は、前記電源供給回路と兼用するよう構成された
ことを特徴とするレベルシフト回路。
前記請求項１〜４の何れか１項に記載のレベルシフト回路において、
前記電源供給回路は、一端が前記第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続されたクロスカップル接続の第１及び第２の第２導電型トランジスタによって構成され、
前記入力信号のレベル変化時に前記第２の電圧源と前記第１又は第２の第２導電型トランジスタとの接続を絶って貫通電流を遮断する電流遮断部を備え、
前記電流変換回路は、前記電源遮断部と前記第１及び第２の第２導電型トランジスタとの接続点に各々出力される
ことを特徴とするレベルシフト回路。
第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、
一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続されたクロスカップル接続の第１及び第２の第２導電型トランジスタと、
前記第１のノードと前記第２の第２導電型トランジスタのゲートとの間に設置された第３の第２導電型トランジスタと、
前記第２のノードと前記第１の第２導電型トランジスタのゲートとの間に設置された第４の第２導電型トランジスタと、
前記第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が前記第２及び第１の第２導電型トランジスタのゲートに接続された入力信号用の第３及び第４の第１導電型トランジスタと、
一端及びゲートが接地され、他端が第３のノードに接続された第５の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、
一端が第２の電圧源に接続され、他端及びゲートが前記第３のノードに接続された第５の第２導電型トランジスタとを備え、
前記第３及び第４の第２導電型トランジスタのゲートが前記第３のノードに接続される
ことを特徴とするレベルシフト回路。
前記請求項７記載のレベルシフト回路において、
前記第１のノードと前記第２の第２導電型トランジスタのゲートとの間及び前記第２のノードと前記第１の第２導電型トランジスタのゲートとの間に接続され、前記第１又は第２のノードの一方が接地電位から前記第２の電圧源の電位へ電位変化する時に、前記一方のノードと前記一方のノードがゲートに接続される前記第１又は第２の第２導電型トランジスタのゲートとの間を接続する第６及び第７の第２導電型トランジスタを備えた
ことを特徴とするレベルシフト回路。
前記請求項８記載のレベルシフト回路において、
前記第６及び第７の第２導電型トランジスタのゲートは、各々、遅延回路を介して前記第１及び第２のノードと接続されている
ことを特徴とするレベルシフト回路。
第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、
一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続されたクロスカップル接続の第１及び第２の第２導電型トランジスタと、
前記入力信号のレベル変化時に前記第２の電圧源と前記第１又は第２の第２導電型トランジスタとの接続を絶って貫通電流を遮断する電流遮断部とを備え、
前記電流遮断部は、前記第２の電圧源と前記第１の第２導電型トランジスタとの間に設置された第３の第２導電型トランジスタと、前記第２の電圧源と前記第２の第２導電型トランジスタとの間に設置された第４の第２導電型トランジスタとによって構成され、
前記第１及び第３の第２導電型トランジスタ相互の接続点、及び前記第２及び第４の第２導電型トランジスタの相互の接続点との間に接続された第５の第２導電型トランジスタと、
一端及びゲートが接地され、他端が第３のノードに接続された第３の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、
一端が第２の電圧源に接続され、他端及びゲートが前記第３のノードに接続された第６の第２導電型トランジスタとを備え、
前記第５の第２導電型トランジスタのゲートが前記第３のノードに接続される
ことを特徴とするレベルシフト回路。
第１の電圧源を電源とする相補の第１及び第２の入力信号が各々ゲートに入力され、一端が接地され、他端が第１及び第２のノードに各々接続された信号入力用の第１及び第２の第１導電型トランジスタと、
一端が第２の電圧源に接続され、他端が前記第１及び第２のノードに各々接続され、前記第１及び第２のノードの一方のノードに前記第２の電圧源の電圧を供給すると同時に、他方のノードへの前記第２の電圧源の供給を遮断する電源供給回路と、
前記第１及び第２のノードを入力とするフリップフロップ回路と、
前記信号入力用の第１及び第２の第１導電型トランジスタと接地との間に挿入され、前記信号入力用の第１及び第２の第１導電型トランジスタと接地との間を断絶する断絶回路と、
一端及びゲートが接地され、他端が第３のノードに接続された第３の第１導電型トランジスタによって構成されたＯＦＦリーク発生回路と、
前記第１及び第２のノードとの間に接続された第１の第２導電型トランジスタと、
一端が第２の電圧源に接続され、他端及びゲートが前記第３のノードに接続された第２の第２導電型トランジスタとを備え、
前記第１の第２導電型トランジスタのゲートが前記第３のノードに接続される
ことを特徴とするレベルシフト回路。
前記請求項１、１０及び１１の何れか１項に記載のレベルシフト回路において、
前記第１、第２及び第３の第１導電型トランジスタの閾値電圧は、他のトランジスタよりも低く且つ相互に同一閾値電圧に設定されている
ことを特徴とするレベルシフト回路。
前記請求項７記載のレベルシフト回路において、
前記第３、第４及び第５の第１導電型トランジスタの閾値電圧は、他のトランジスタよりも低く且つ相互に同一閾値電圧に設定されている
ことを特徴とするレベルシフト回路。
前記請求項１、１０及び１１の何れか１項に記載のレベルシフト回路において、
前記第１の第１導電型トランジスタと前記第１のノードとの間、及び前記第２の第１導電型トランジスタと前記第２のノードとの間に、第１及び第２の第１導電型高耐圧トランジスタが各々配置されており、
前記第３の第１導電型トランジスタと前記第３のノードとの間に、第３の第１導電型高耐圧トランジスタが配置されており、
前記第１、第２及び第３の第１導電型トランジスタは低耐圧トランジスタで構成され、
前記第１、第２及び第３の第１導電型高耐圧トランジスタのゲートは、前記第１、第２及び第３の第１導電型トランジスタに前記低耐圧トランジスタの耐圧以上の電位が入力されないよう制御される
ことを特徴とするレベルシフト回路。
前記請求項７記載のレベルシフト回路において、
前記第３の第１導電型トランジスタと前記第２の第２導電型トランジスタのゲートとの間、及び前記第４の第１導電型トランジスタと前記第１の第２導電型トランジスタのゲートとの間に、第１及び第２の第１導電型高耐圧トランジスタが各々配置されており、
前記第５の第１導電型トランジスタと前記第３のノードとの間に、第３の第１導電型高耐圧トランジスタが配置されており、
前記第３、第４及び第５の第１導電型トランジスタは低耐圧トランジスタで構成され、
前記第１、第２及び第３の第１導電型高耐圧トランジスタのゲートは、前記第３、第４及び第５の第１導電型トランジスタに前記低耐圧トランジスタの耐圧以上の電位が入力されないよう制御される
ことを特徴とするレベルシフト回路。
前記請求項１４記載のレベルシフト回路において、
前記第１の第１導電型高耐圧トランジスタのゲートが前記第１の第１導電型トランジスタのゲートに接続され、
前記第２の第１導電型高耐圧トランジスタのゲートが前記第２の第１導電型トランジスタのゲートに接続され、
前記第３の第１導電型高耐圧トランジスタのゲートが接地される
ことを特徴とするレベルシフト回路。
前記請求項１５記載のレベルシフト回路において、
前記第１の第１導電型高耐圧トランジスタのゲートが前記第３の第１導電型トランジスタのゲートに接続され、
前記第２の第１導電型高耐圧トランジスタのゲートが前記第４の第１導電型トランジスタのゲートに接続され、
前記第３の第１導電型高耐圧トランジスタのゲートが接地される
ことを特徴とするレベルシフト回路。
前記請求項１、１０及び１１の何れか１項に記載のレベルシフト回路において、
前記電流変換回路は、前記第１及び第２の第１導電型トランジスタのＯＦＦ動作時のＯＦＦリーク電流と同等又は同等以上の電流を出力する
ことを特徴とするレベルシフト回路。
前記請求項７記載のレベルシフト回路において、
前記電流変換回路は、前記第３及び第４の第１導電型トランジスタのＯＦＦ動作時のＯＦＦリーク電流と同等又は同等以上の電流を出力する
ことを特徴とするレベルシフト回路。
前記請求項１、７、１０及び１１の何れか１項に記載のレベルシフト回路において、
前記第３のノードと接地との間に、抵抗が配置される
ことを特徴とするレベルシフト回路。
前記請求項１、７、１０及び１１の何れか１項に記載のレベルシフト回路において、
前記第１の電圧源のシャットダウン時に、レベルシフト機能を停止すると同時に、前記ＯＦＦリーク発生回路と前記電流変換回路との接続を絶つ断絶手段を備えた
ことを特徴とするレベルシフト回路。
前記請求項２、７、１０及び１１の何れか１項に記載のレベルシフト回路を複数備えたレベルシフト装置であって、
前記各レベルシフト回路に内蔵されるＯＦＦリーク発生回路及びカレントミラー回路のバイアス電位を発生させる第２導電型トランジスタは、前記複数のレベルシフト回路で共用される
ことを特徴とするレベルシフト装置。