KR102593336B1 - 전류 모드 로직 회로 및 이를 포함하는 pam4 구동 회로 - Google Patents

Abstract

일 실시예에 따른 전류 모드 로직 회로는 입력 전압과 연결되는 제1트랜지스터 및 반전 입력 전압과 연결되는 제2트랜지스터를 포함하는 제1회로; 캐스코드 입력 전압과 연결되는 제3트랜지스터 및 캐스코드 반전 입력 전압과 연결되는 제4트랜지스터;를 포함하는 제2회로; 및 일단은 상기 제1트랜지스터 및 상기 제3트랜지스터와 연결되고, 타단은 상기 제2트랜지스터 및 상기 제4트랜지스터와 연결되는 제5트랜지스터를 포함할 수 있다.

Description

전류 모드 로직 회로 및 이를 포함하는 PAM4 구동 회로{Current mode logic circuit and PAM4 driving circuit including the same}

본 발명은 전류 모드 로직 회로 및 이를 포함하는 PAM4 구동 회로에 관한 발명으로서, 보다 상세하게는 전류 모드 로직 회로 내부에 흐르는 전류의 방향을 변화시켜 입력 트랜지스터에 인가되는 전압을 크기를 감소시키는 방법으로, 안정적으로 전류 모드 로직 회로 및 이를 포함하는 PAM 4 구동 회로를 구동시킬 수 있는 기술에 관한 발명이다.

전류 모드 로직 회로(Current Mode Logic Circuit)는 반도체 논리 디바이스의 일종으로, 차동 연결된 전류 스위치를 사용하여 구성한 비포화형 고속 논리 회로를 의미한다.

고속 동작 신호처리 회로들은 전류-모드-로직 (Current Mode Logic, CML)이라는 기법을 이용하여 구현되는데, 일반적으로 차동 증폭기에 저항 소자를 부하로 사용한 형태로 구성되므로, NMOS(N-channel metal oxide semiconductor) 나 PMOS(N-channel metal oxide semiconductor) 소자를 쌍으로 연결한 CMOS(Complementary metal-oxide semiconductor) 방식보다 높은 동작 속도를 달성할 수 있는 장점이 있다.

또한, 전류 모드 로직 회로는 차등 신호로 전송이 될 수 있기 때문에 노이즈 측면에서도 장점을 가지고 있다. 따라서, 10Gbps급의 수동형 광 네트워크(Gigabit capable Passive Optical Network: GPON)를 지원하기 위한 고속 동작을 필요로 하는 장치를 구성하는 기가 대역 집적회로에는 대부분 전류 모드 로직을 사용하고 있다.

전류 모드 로직 회로의 출력 전압 레벨은 차동 트랜지스터의 드레인 노드에 인가되는 전압에 따라 가변되는 특징을 가지고 있다. 따라서, 전류 모드 로직 회로의 출력 전압을 높이고 싶은 경우에는 일반적으로 차동 트랜지스터의 드레인 노드에 인가돠는 전압의 크기를 증가시킨다.

그러나, 출력 전압의 레벨을 높이기 위해 트랜지스터의 드레인 노드에 인가되는 전압의 크기를 계속 증가시키면, 트랜지스터 소자가 정상적으로 동작할 수 있는 전압의 범위를 벗어나 트랜지스터 소자가 파괴(breakdown)되는 문제가 발생하므로, 트랜지스터에 인가되는 입력 전압의 레벨이 트랜지스터가 소자가 파괴되지 않는 범위 내로 설계를 하는 것이 일반적이었다.

하지만, 기술이 발전함에 따라 트랜지스터의 크기는 점점 작아지게 되고, 이에 따라 소자의 내구성이 약해짐에 따라, 드레인 노드에 인가할 수 있는 전압의 크기는 계속 작아질 수 밖에 없게 되고, 이에 따라 전류 모드 로직 회로의 출력 전압의 레벨이 감소하는 문제점이 발생하였다.

즉, 과거에는 1.8V 정도의 고전압을 트랜지스터의 드레인 노드에 인가할 수 있어, 높은 출력 전압을 얻기가 상대적으로 용이하였는데, 현재는 소자를 안정적으로 작동시키기 위해 트랜지스터의 드레인 노드에0.8V 이하의 전압을 인가하기 때문에, 이에 따라 전류 모드 로직 회로의 출력 전압이 낮아지는 문제가 존재한다.

대한민국 공개특허 10-2006-0043278 A (차동 전류 모드 위상 주파수 검출기 회로)

따라서, 일 실시예에 따른 전류 모드 로직 회로 및 PAM4 구동 회로는 상기 설명한 문제점을 해결하기 위해 고안된 발명으로서, 전류 모드 로직 회로에서 입력 전압을 증가시켜도 트랜지스터 소자가 파괴되지 않으면서 안정적으로 전류 모드 로직 회로를 구동할 수 있는 회로를 구현하는데 그 목적이 있다.

보다 구체적으로, 전류 모드 로직 회로 내부에 흐르는 전류의 방향 및 크기를 변화시켜, 입력 트랜지스터의 드레인과 게이트 사이에 인가되는 전압의 크기를 감소시켜, 입력 트랜지스터가 높은 전압에 의해 파괴되지 않고 보다 안정적으로 구동될 수 있는 회로를 제공하는데 그 목적이 있다.

일 실시예에 따른 전류 모드 로직 회로는 입력 전압과 연결되는 제1트랜지스터 및 반전 입력 전압과 연결되는 제2트랜지스터를 포함하는 제1회로; 캐스코드 입력 전압과 연결되는 제3트랜지스터 및 캐스코드 반전 입력 전압과 연결되는 제4트랜지스터;를 포함하는 제2회로; 및 일단은 상기 제1트랜지스터 및 상기 제3트랜지스터와 연결되고, 타단은 상기 제2트랜지스터 및 상기 제4트랜지스터와 연결되는 제5트랜지스터를 포함할 수 있다.

상기 제5트랜지스터는 외부 전압과 연결되어 있어, 제5트랜지스터의 게이트에 인가되는 전압의 크기는 가변될 수 있다.

상기 제5트랜지스터에 흐르는 전류의 방향은, 상기 입력 전압과 상기 반전 입력 전압의 ON/OFF 에 따라 바뀔 수 있다.

상기 제5트랜지스터에 흐르는 전류의 방향은, 상기 입력 전압이 OFF이고, 상기 반전 입력 전압이 ON인 경우, 전류의 방향이 상기 제3트랜지스터에서 상기 제5트랜지스터로 흐를 수 있다.

상기 입력 전압이 OFF인 경우, 상기 제3트랜지스터에 흐르는 전류를 상기 제5트랜지스터로 도통 시킴으로써, 상기 제1트랜지스터의 드레인과 게이트 사이에 인가되는 전압의 크기를 감소될 수 있다.

상기 제5트랜지스터에 흐르는 전류의 방향은, 상기 입력 전압이 ON이고, 상기 반전 입력 전압이 OFF인 경우, 전류의 방향이 상기 제4트랜지스터에서 상기 제5트랜지스터로 흐를 수 있다.

상기 입력 전압이 ON인 경우, 상기 제4회로에 흐르는 전류를 상기 제5트랜지스터로 도통시킴으로써, 상기 제2트랜지스터의 드레인과 게이트에 인가되는 전압의 크기를 감소될 수 있다.

다른 실시예에 따른 전류 모드 로직 회로는 입력 전압과 연결되는 제1트랜지스터 및 반전 입력 전압과 연결되는 제2트랜지스터를 포함하는 제1회로 및 캐스코드 입력 전압과 연결되는 제3트랜지스터 및 캐스코드 반전 입력 전압과 연결되는 제4트랜지스터를 포함하는 제2회로를 포함하고, 상기 제1회로는, 상기 제1트랜지스터와 상기 제3트랜지스터 사이에 연결되어, 상기 제1트랜지스터에 인가되는 전압의 크기를 제어하는 제1종속 회로를 포함하고, 상기 제2회로는, 상기 제2트랜지스터와 상기 제4트랜지스터 사이에 연결되어, 상기 제2트랜지스터에 인가되는 전압의 크기를 제어하는 제2종속 회로를 포함할 수 있다.

상기 제1종속 회로는, 그라운드와 접지 연결되는 제1전류원;을 포함하고,

상기 제2종속 회로는, 그라운드와 접지 연결되는 제2전류원;을 포함할 수 있다.

상기 제1전류원은, 상기 입력 전압이 OFF이고, 상기 반전 입력 전압이 ON인 경우 전류가 흐르고, 상기 입력 전압이 ON이고, 상기 반전 입력 전압이 OFF인 경우 전류가 흐르지 않고, 상기 제2전류원은, 상기 입력 전압이 ON이고, 상기 반전 입력 전압이 OFF인 경우 전류가 흐르고, 상기 입력 전압이 OFF이고, 상기 반전 입력 전압이 ON인 경우 전류가 흐르지 않을 수 있다.

일 실시예에 따른 PAM 4 구동 회로는, 제1입력 전압과 연결되는 제1트랜지스터 및 제1캐스코드 입력 전압과 연결되는 제3트랜지스터를 포함하는 제1회로; 제1반전 입력 전압과 연결되는 제2트랜지스터 및 제1캐스코드 반전 입력 전압과 연결되는 제4트랜지스터를 포함하는 제2회로; 및 일단은 상기 제1회로와 연결되고 타단은 상기 제2회로와 연결되는 제1부하;를 포함하는 제1전류 모드 로직 회로; 및 제2입력 전압과 연결되는 제6트랜지스터 및 제2캐스코드 입력 전압과 연결되는 제8트랜지스터를 포함하는 제3회로; 제2반전 입력 전압과 연결되는 제7트랜지스터 및 제2캐스코드 반전 입력 전압과 연결되는 제9트랜지스터를 포함하는 제4회로; 및 일단은 상기 제3회로와 연결되고 타단은 상기 제4회로와 연결되는 제2부하;를 포함하는 제2전류 모드 로직 회로;를 포함할 수 있다.

상기 제1부하 및 상기 제2부하에 흐르는 전류의 방향은, 상기 입력 전압들과 상기 반전 입력 전압들의 ON/OFF 에 따라 바뀔 수 있다.

상기 제1부하는, 상기 제2트랜지스터 및 상기 제3트랜지스터 및 제1외부 전압과 연결되는 제5트랜지스터를 포함하고, 상기 제2부하는, 상기 제7트랜지스터 및 상기 제8트랜지스터 및 제2외부 전압과 연결되는 제10트랜지스터를 포함할 수 있다.

상기 제1부하는, 상기 제2트랜지스터 및 상기 제3트랜지스터와 연결되는 제1저항을 포함하고, 상기 제2부하는, 상기 제7트랜지스터 및 상기 제8트랜지스터와 연결되며, 상기 제1저항보다 2배의 저항 값을 가지는 제2저항을 포함할 수 있다.

상기 제1부하는, 상기 제1트랜지스터 및 상기 제3트랜지스터와 연결되는 제1-1저항, 상기 제2트랜지스터 및 상기 제4트랜지스터와 연결되는 제1-2저항 및 상기 제1-1저항과 상기 제1-2저항 사이에 연결되는 제1캐패시터를 포함하고, 상기 제2부하는, 상기 제6트랜지스터 및 상기 제8트랜지스터와 연결되는 제2-1저항, 상기 제7트랜지스터 및 상기 제9트랜지스터와 연결되는 제2-2저항 및 상기 제2-1저항과 상기 제2-2저항 사이에 연결되는 제2캐패시터를 포함할 수 있다.

일 실시예에 따른 전류 모드 로직 회로 및 이를 포함하는 PAM4 구동 회로는 회로의 구동 전압을 높여도 종래 기술과 다르게 입력 트랜지스터에 인가되는 전압의 크기가 낮아져 입력 트랜지스터를 안정적으로 구동시킬 수 있어, 전류 모드 로직 회로의 내구성을 높일 수 있으며, 추가적인 전력 소모 없이 작은 면적으로도 이를 구현할 수 있는 장점이 존재한다.

이에 따라, 전류 모드 로직 회로의 출력 신호 및 신호대잡음비(SNR, signal to noise ratio) 을 향상시켜 노이즈 및 간섭의 영향을 줄일 수 있는 효과도 존재한다.

도 1은 종래 기술에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이다.
도 2는 종래 기술에 따른 전류 모드 로직 회로에 입력되는 입력 전압과 반전 입력 전압의 식과 전류 모드 로직 회로에서 출력되는 출력 전압과 반전 출력 전압의 식을 표시한 도면이다.
도 3은 트랜지스터의 게이트 - 산화물 파괴 현상을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이다.
도 5는 일 실시예에 따른 전류 모드 로직 회로에서 입력 전압이 0인 경우에 흐르는 전류의 방향을 도시한 도면이다.
도 6은 일 실시예에 따른 전류 모드 로직 회로에서 반전 입력 전압이 0인 경우에 흐르는 전류의 방향을 도시한 도면이다.
도 7은 일 실시예에 따른 전류 모드 로직 회로와 종래 기술에 따른 전류 모드 로직 회로에서의 전압 크기에 대한 실험 결과를 도시한 도면이다.
도 8은 다른 실시예에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이다.
도 9은 일 실시예에 따른 PAM4 구동 회로의 구조를 도시한 회로도이다.
도 10는 다른 실시예에 따른 PAM4 구동 회로의 구조를 도시한 회로도이다.
도 11은 또 다른 실시예에 따른 PAM4 구동 회로의 구조를 도시한 회로도이다.
도12는 일 실시예에 따른 PAM4 구동 회로의 종래 기술에 따른 PAM4 구동 회로에 대한 실험 결과를 도시한 도면이다.
도 13은 일 실시예에 따른 PAM16 구동 회로의 구조를 도시한 회로도이다.
도 14는 일 실시예에 따른 PAM16 구동 회로에서 저항들이 배치될 수 있는 구조를 도시한 회로도이다.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 예에 불과할 뿐이며, 본 출원의 출원시점에 있어서 본 명세서의 실시예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.

본 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 간접적으로 연결되어 있는 경우를 포함하고, 간접적인 연결은 무선 통신망을 통해 연결되는 것을 포함한다.

또한, 본 명세서에서 사용한 용어는 실시예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.

또한, 본 명세서에서 사용한 "제1", "제2" 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

또한, "~부", "~기", "~블록", "~부재", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어, 상기 용어들은 FPGA(field-programmable gate array) / ASIC(application specific integrated circuit) 등 적어도 하나의 하드웨어, 메모리에 저장된 적어도 하나의 소프트웨어 또는 프로세서에 의하여 처리되는 적어도 하나의 프로세스를 의미할 수 있다.

각 단계들에 붙여지는 부호는 각 단계들을 식별하기 위해 사용되는 것으로 이들 부호는 각 단계들 상호 간의 순서를 나타내는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.

이하에서는 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 종래 기술에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이고, 도 2는 종래 기술에 따른 전류 모드 로직 회로에 입력되는 입력 전압과 반전 입력 전압의 식과 전류 모드 로직 회로에서 출력되는 출력 전압과 반전 출력 전압의 식을 표시한 도면이며, 도 3은 트랜지스터의 게이트 - 산화물 파괴 현상을 설명하기 위한 도면이다.

도 1내지 도 3을 참조하면, 종래 기술에 따른 전류 모드 로직 회로에서 구동 전압이 Vtt(V)이고 입력 전압(Vip)과 반전 입력 전압(Vin)이 Vd(V) 와 0(V)로 입력 된다면, 전류 모드 로직 회로의 출력 전압(Vop)과 반전 전압 출력(Von)은 (Vtt -Itx*Rt) (V) 와 Vtt(V)로 출력이 된다. 이와 반대로 입력 전압과 반전 입력 전압이 0(V) 와 Vd (V)로 입력 된다면, 전류 모드 로직 회로의 출력 전압(Vop)과 반전 전압 출력(Von)은 Vtt(V)와 (Vtt -Itx*Rt) (V)로 출력이 된다.

회로의 출력 전압이 0 ~ Vtt (V)범위가 아닌 이유는 전류 모드 로직 회로는 그 특성상 차동 트랜지스터인 제1트랜지스터(T1)와 제2트랜지스터(T2)가 수렴(saturation)영역에서 동작하여야 하고, 동시에 전류원(Itx)도 구동되어야 하므로 일정한 전압을 필요로 하므로, 전류 모드 회로의 출력 전압과 반전 출력 전압은 0 ~ Vtt (V)가 아닌 그보다 작은 범위인 (Vtt -Itx*Rt) ~ Vtt (V)로 출력이 된다.

전류 모드 로직 회로에서 출력 폭(스윙)은 출력 전압과 반전 출력 전압의 차이로 정의될 수 있다. 즉, 출력 전압의 레벨이 높은 값과 출력 전압의 레벨이 낮은 값의 차이가 출력의 폭으로 정의될 수 있다. 따라서, 도 1과 같은 전류 모드 로직 회로에서의 출력의 폭은 Itx*Rt가 된다.

전류 모드 로직 회로는 그 특성상 출력의 폭이 CMOS로 구현된 회로보다 작아지게 되는데, 이는 노이즈나 간섭이 큰 환경에서 높은 전압을 유지하면서 고속으로 전류 모드 로직 회로를 구동시키는데 많은 어려움을 발생시킨다. 따라서, 전류 모드 로직 회로에서 출력의 폭을 넓히고자 하는 경우 구동 전압인 Vtt의 크기를 높이는 방법으로 회로의 출력의 폭을 넓힌다.

그러나, 일반적인 트랜지스터는 스트레스(stress)를 받지 않고 정상적으로 동작할 수 있는 전압 범위가 정해져 있으므로, 전류 모드 로직 회로에서 출력의 폭을 넓히고자 구동 전원의 전압의 크기를 무작정 높이는 것은 자칫 트랜지스터에 과부하가 발생하여 소자가 파괴되는 문제가 발생할 수 있다.

구체적으로, 도 3에 도시된 바와 같이 NMOS 트랜지스터의 경우 트랜지스터의 드레인(Drain)과 게이트(Gate) 사이의 전압(Vdg)이 일정 전압보다 높으면, 소자가 그 전압을 견딜 수 없어 게이트-산화물의 파괴(gate-oxide breakdown) 현상이 발생한다.

따라서, 일반적으로 회로를 제작함에 있어서 트랜지스터에 인가되는 바이어스 전압은 소자가 파괴되지 않도록 일정 수준을 넘지 않게 제어가 되어야 하는데, 기술이 발전함에 따라 더욱 높은 출력을 얻고자, 구동 전압의 크기를 계속 높이게 되면, 입력 트랜지스터들의 드레인과 게이트 사이의 전압(Vdg)값이 더욱 커지게 되고, 이는 곧 소자가 견딜 수 있는 한계 동작 전압 범위(Vbreak)를 벗어나게 되므로 앞서 설명한 게이트-산화물의 파괴 현상이 발생할 수 있다.

따라서, 일 실시예에 따른 전류 모드 로직 회로(10)는 이러한 문제점들을 모두 해결하기 위해 고안된 발명으로서, 전류 모드 로직 회로에서 구동 전압 및 출력 전압의 폭에는 변화를 주지 않으면서 입력 트랜지스터의 드레인과 게이트 사이에 인가되는 전압의 크기를 작게 하여 트랜지스터가 파괴되지 않고 안정적으로 구동될 수 있는 전류 모드 로직 회로 및 이를 포함하는 고차 PAM구동 회로를 제공하기 위해 고안된 발명이다. 이하 도면을 통해 본 발명의 다양한 실시예에 대해 알아보도록 한다.

도 4는 일 실시예에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이다.

도 4를 참조하면, 일 실시예에 따른 전류 모드 로직 회로(10)는 공급 전압(Vtt)과 연결되는 제1트림 저항(Rt1) 및 제2트림 저항(Rt2), 입력 전압(Vip)과 연결되는 제1트랜지스터(T1), 반전 입력 전압(Vin)과 연결되는 제2트랜지스터(T2), 제1트랜지스터(T1) 및 제2트랜지스터(T2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(T3) 및 제4트랜지스터(T4) 그리고 일단이 제1트랜지스터(T1) 및 제3트랜지스터(T3)와 연결되고, 타단이 제2트랜지스터(T2) 및 제4트랜지스터(T4)와 연결되는 제5트랜지스터(T5)를 포함할 수 있다.

제1트림 저항(Rt1), 제1트랜지스터(T1) 및 제2트랜지스터(T2)를 합쳐 제1회로로, 제2트림 저항(Rt2), 제3트랜지스터(T3) 및 제4트랜지스터(T4)를 합쳐 제2회로라 지칭할 수 있다.

제3트랜지스터(T3)와 제4트랜지스터(T4)는 도 4에 도시된 바와 같이 제1트림 저항(R1)과 제1트랜지스터(T1) 사이에 배치되며, 제4트랜지스터(T4)는 제2트림 저항(R2)과 제2트랜지스터(T2) 사이에 배치될 수 있다.

또한, 전류 모드 로직 회로(10)는 도면에는 도시하지 않았지만 전류 모드 로직 회로(10)에 입력되는 모든 종류의 전압(입력 전압, 반전 입력 전압, 캐스코드 입력 전압)을 조절할 수 있는 제어부(미도시)를 포함할 수 있으며, 본 명세서의 도면은 설명의 편의를 위해 모든 입력 전압은 전류 모드 로직 회로(10)의 왼쪽에서 인가되고, 모든 반전 입력 전압은 전류 모드 로직 회로(10)의 오른쪽에서 인가되는 것으로 도시하였지만, 본 발명의 실시예가 이로 한정되는 것은 아니고, 입력 전압과 반전 입력 전압의 위치는 스위치 될 수 있다.

또한, 도면에서 설명되는 트랜지스터에는 특정 트랜지스터로 한정되는 것은 아니고, 본 발병의 원리에 따라 전류의 흐름에 맞는 트랜지스터 예를 들어, NMOS, PMOS, CMOS 등이 회로에 배치될 수 있다.

일 실시예에 따른 전류 모드 로직 회로(10)는 도 4에 도시된 바와 같이 회로가 구성되는 경우, 입력 트랜지스터에 해당하는 제1트랜지스터(T1)와 제2트랜지스터(T2)에 각각 제3트랜지스터(T3)와 제4트랜지스터(T4)가 캐스코드 방식으로 연결되어 있기 때문에, 제1트랜지스터(T1)와 제2트랜지스터(T2)에 부하되는 전압의 크기를 감소시키는 역할을 할 수 있다. 즉, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 감소되는 전압의 크기만큼 제1트랜지스터(T1)와 제2트랜지스터(T2)를 보호하는 역할을 할 수 있다.

전류 모드 로직 회로(10)가 도4에 도시된 바와 다르게 제5트랜지스터(T5) 없이 구현되는 경우에, 제1트랜지스터(T1)에는 입력 전압으로 전압 0 (V)가, 제2트랜지스터(T2)에는 반전 입력 전압으로 Vd(일 예로 1.0V)가 입력되고, 제3트랜지스터(T3) 및 제4트랜지스터(T4)에는 캐스코드 입력 전압 및 캐스코드 반전 입력 전압으로 Vca(일 예로 1.2V)가 입력되는 경우, 제3트랜지스터(T3)의 드레인과 게이트 사이의 전압은 Vtt (V)가 아니라 Vtt-Vca (V)가 된다. 따라서, Vca (V) 전압만큼 여유 전압이 발생하기 때문에 구동 전압을 Vca (V) 만큼 더 높일 수 있어, 입력 트랜지스터에 해당하는 제1트랜지스터(T1)의 안정성을 높일 수 있는 효과가 존재한다.

본 발명에서는 캐스코드 입력 전압(Vcasp)과 캐스코드 반전 입력 전압(Vcasn)이 고정된 동일한 전압인 Vcas가 입력되는 것을 전제로 설명하지만, 캐스코드 입력 전압과 캐스코드 반전 입력 전압이 시간에 따라 서로 다르게 ON/OFF 될 수 도 있다.

다만, 제5트랜지스터(T5)가 없이 전류 모드 회로가 구현되는 경우, 입력 전압이 전류 모드 로직 회로(10)에 지속적으로 들어오는 경우 시간이 지남에 따라, 회로의 특성상 입력 트랜지스터들의(T1, T2) 드레인-게이트 전압이 캐스코드 입력 전압의 크기로 수렴을 하게 되고(예를 들어 캐스코드 입력 전압이 1.2V인 경우 입력 트랜지스터의 드레인-게이트 전압이 1V까지 수렴한다), 이는 입력 트랜지스터이 견딜 수 있는 동작 범위를 초과하는 전압이 입력되어 소자가 파괴될 수 있는 문제점이 존재한다.

그러나, 도 5에 도시된 바와 같이 전류 모드 로직 회로(10)가 제1회로와 제2회로 사이, 구체적으로 일단이 제1트랜지스터(T1) 및 제3트랜지스터(T3)와 연결되어 있고, 타단이 제2트랜지스터(T2) 및 제4트랜지스터(T4)와 연결되어 있으며, 외부 전압(Vb)으로부터 게이트 전압을 입력 받는 제5트랜지스터(T5)를 포함하고 있는 경우, 제1회로 또는 제2회로에 흐르는 전류의 일부를 제2회로 또는 제1회로로 도통시킬 수 있어, 제1트랜지스터(T1)와 제2트랜지스터(T2)에 인가되는 전압의 크기를 감소시킬 수 있다.

이를 도 5와 도 6을 통해 자세히 살펴보면, 도 5일 실시예에 따른 전류 모드 로직 회로에서 입력 전압이 0인 경우에 흐르는 전류의 방향을 도시한 도면이고, 도 6은 일 실시예에 따른 전류 모드 로직 회로에서 반전 입력 전압이 0인 경우에 흐르는 전류의 방향을 도시한 도면이다.

도 5에 도시된 바와 같이 입력 전압이 0(V)이고 캐스코드 입력 전압에 일정 크기의 전압이 인가된 경우, 제1회로의 접점 X1이, 제2회로의 접점 X2보다 전압이 높게 형성되므로, 전류는 제5트랜지스터(T5)를 통해 제1회로에서 제2회로로 흐를 수 있게 된다. 즉, 전류가 제1회로에서 제2회로로 흐르므로 입력 전압이 인가되지 않은 제1트랜지스터(T1)의 드레인과 게이트 사이의 전압을 그만큼 낮출 수 있어, 입력 트랜지스터에 해당하는 제1트랜지스터(T1)의 안정시킬 수 있는 효과가 존재한다.

이와 같은 원리로, 반전 입력 전압이 0(V)이고 캐스코드 입력 전압과 반전 입력 전압에 일정 크기의 전압이 인가된 경우에는, 제2회로의 접점 X2가, 제1회로의 접점 X1보다 전압이 높게 형성되므로, 전류는 제5트랜지스터(T5)를 통해 제2회로에서 제1회로로 흐를 수 있게 된다. 즉, 전류가 제2회로에서 제1회로로 흐르므로 입력 전압이 인가되지 않은 제3트랜지스터(T3)의 드레인과 게이트 사이의 전압을 그만큼 낮출 수 있어, 입력 트랜지스터에 해당하는 제2트랜지스터(T2)의 안정시킬 수 있는 효과가 존재한다.

따라서, 제5트랜지스터(T5)는 전류가 흐르면서 동시에 전류의 흐름이 바뀔 수 있는 스위치 역할을 할 수 있는 트랜지스터이면 이에 포함될 수 있으며, 대표적으로 NMOS, PMOS 또는 CMOS 등이 이에 포함될 수 있다.

도 7은 일 실시예에 따른 전류 모드 로직 회로와 종래 기술에 따른 전류 모드 로직 회로에서의 전압 크기에 대한 실험 결과를 도시한 도면으로서, 구체적으로 도 7의 (a)는 제5트랜지스터를 포함하는 경우에 제1트랜지스터(T1)에 인가되는 전압의 크기를, 도 8의 (b)는 제5트랜지스터를 포함하는 경우에 제1트랜지스터(T1)에 인가되는 전압의 크기를 실험 결과로서 도시한 도면이다.

도 7에 도시된 바와 같이 제5트랜지스터를 포함하지 않는 경우 제1트랜지스터에 인가되는 드레인-게이트 사이의 전압(V2)의 크기는 986.5mV에 해당하나, 제5트랜지스터를 포함하고 있는 경우 전류가 제1회로에서 제2회로 방향으로 흐를 수 있기 때문에, 제1트랜지스터에 인가되는 드레인-게이트 사이의 전압(V1)의 크기는 904.8Mv 로 낮아진다. 즉, 제5트랜지스터를 포함시켜 전류의 일부를 제5트랜지스터(T5)를 흐르게 하는 경우 입력 전압이 인가되지 않는 입력 트랜지스터(T1)의 드레인-게이트 사이의 전압의 크기를 낮출 수 있어 입력 트랜지스터의 안정성을 높일 수 있는 효과가 존재한다.

도 8을 다른 실시예에 따른 전류 모드 로직 회로의 구조를 도시한 회로도이다.

도8을 참조하면, 다른 실시예에 따른 전류 모드 로직 회로(10)는 공급 전압(Vtt)과 연결되는 제1트림 저항(Rt1) 및 제2트림 저항(Rt2), 입력 전압(Vip)과 연결되는 제1트랜지스터(T1), 반전 입력 전압(Vin)과 연결되는 제2트랜지스터(T2), 제1트랜지스터(T1) 및 제2트랜지스터(T2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(T3) 및 제4트랜지스터(T4), 제1트랜지스터(T1) 및 제2트랜지스터(T2)와 연결되는 제1종속 회로(Z1)와 제3트랜지스터(T3) 및 제4트랜지스터(T4)와 연결되는 제2종속 회로(Z2)를 포함할 수 있다.

도 8에 따른 전류 모드 로직 회로(10)의 제1종속 회로(Z1)와 제2종속 회로(Z2)는 입력 전압이 0V 또는 반전 입력 전압이 0V 인 경우 제1트랜지스터(T1)와 제2트랜지스터(T2)의 드레인-게이트 사이의 전압을 낮춰주기 위한 회로를 의미한다. 도 8에서는 제1종속 회로(Z1)의 구성 요소를 제1전류원(Ib1)으로, 제2종속 회로(Z2)의 구성 요소를 제2전류원(Ib2)로 한정하여 설명하지만, 본 발명의 실시예가 이로 한정되는 것은 아니고, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 드레인-게이트 사이의 전압을 낮출 수 있는 구성 요소이면 제1종속 회로(Z1)와 제2종속 회로(Z2)에 포함될 수 있다.

제1전류와(Ib1)과 제2전류원(Ib2)은 도 8에 도시된 바와 같이 각각 그라운드와 연결될 수 있으며, 제1전류원(Ib1)은 입력 전압이 OFF이고, 반전 입력 전압이 ON인 경우 전류가 흐르고, 입력 전압이 ON이고, 반전 입력 전압이 OFF인 경우 전류가 흐르지 않도록 제어될 수 있으며, 제2전류원(Ib2) 또한, 입력 전압이 ON이고, 상기 반전 입력 전압이 OFF인 경우 전류가 흐르고, 입력 전압이 OFF이고, 상기 반전 입력 전압이 ON인 경우 전류가 흐르지 않도록 제어 될 수 있다.

입력 전압이 OFF이고, 반전 입력 전압이 ON인 경우, 제1전류원(Ib1)에 의해 제3트랜지스터(T3)에서 제1종속 회로(Z1) 방향으로 전류가 일부 흐르기 때문에, 전류가 흐르지 않는 경우보다 제1트랜지스터(T1)의 드레인-게이트 사이의 전압이 낮아져, 제1트랜지스터(T1)가 파괴되지 않고 더욱더 안정적으로 구동될 수 있다.

또한, 입력 전압이 ON이고, 반전 입력 전압이 OFF인 경우, 제2전류원(Ib2)에 의해 제4트랜지스터(T4)에서 제2종속 회로(Z2) 방향으로 전류가 일부 흐르기 때문에, 전류가 흐르지 않는 경우보다 제3트랜지스터(T3)의 드레인-게이트 사이의 전압이 낮아져, 제3트랜지스터(T3)가 파괴되지 않고 더욱더 안정적으로 구동될 수 있다.

도 9 내지 도 11은 본 발명에 따른 전류 모드 회로를 이용하여 PAM 구동 회로를 구현하는 다양한 실시예를 도시한 도면이다.

PAM(Pulse Amplitude Modulation) 구동 회로는 펄스 진폭 변조 회로를 의미하며, PAM 구동 회로는 일반적으로 전류 모드 로직 회로를 병렬적으로 단계적으로 연결하여 구동하며, 2개를 병렬적으로 연결한 경우PAM4 구동 회로라 하고, 3개를 병렬적으로 연결한 경우 PAM8 구동 회로, 4개를 병렬적으로 연결한 경우 PAM16 구동 회로라 지칭한다.

도 9를 참조하면, 일 실시예에 따른 PAM4 구동 회로(100)는 제1전류 모드 로직 회로(11)와 제2전류 모드 로직 회로(12)를 포함할 수 있으며, 제1전류 모드 로직 회로(11)는 공급 전압(Vtt)과 연결되는 제1트림 저항(Rt1) 및 제2트림 저항(Rt2), 제1입력 전압(Vip1)과 연결되는 제1트랜지스터(M1), 제1반전 입력 전압(Vin)과 연결되는 제2트랜지스터(M2), 제1트랜지스터(M1) 및 제2트랜지스터(M2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(M3) 및 제4트랜지스터(M4) 그리고 일단이 제1트랜지스터(M1) 및 제3트랜지스터(M3)와 연결되고, 타단이 제2트랜지스터(M2) 및 제4트랜지스터(M4)와 연결되며, 제1외부 전압(Vb1)으로부터 게이트 입력 전압을 입력 받는 제5트랜지스터(M5)를 포함할 수 있으며, 여기서 제5트랜지스터는 제1부하로 지칭할 수 있다.

제2전류 모드 로직 회로(12)는 제2입력 전압(Vip2)과 연결되는 제6트랜지스터(M6), 제2반전 입력 전압(Vin)과 연결되는 제7트랜지스터(M7), 제6트랜지스터(M6) 및 제7트랜지스터(M7)와 각각 캐스코드(Cascode) 방식으로 접속된 제8트랜지스터(M8) 및 제9트랜지스터(M9) 그리고 일단이 제6트랜지스터(M6) 및 제7트랜지스터(M7)와 연결되고, 타단이 제8트랜지스터(M8) 및 제9트랜지스터(M9)와 연결되며, 제2외부 전압(Vb2)으로부터 게이트 입력 전압을 입력 받는 제10트랜지스터(M10)를 포함할 수 있으며, 여기서 제10트랜지스터는 제2부하로 지칭할 수 있다.

도 9에서와 같이 전류 모드 로직 회로를 병렬적으로 연결하여 PAM4 구동 회로를 구현하는 경우, 각각의 전류 모드 회로(11,12)에의 동작 원리는 앞선 도면에서 설명한 바와 같이 동일하게 작동되므로, 입력 트랜지스터들에 인간되는 전압의 크기가 작아 소자가 파괴되지 않고 안정적으로 PAM4 구동 회로를 구동시킬 수 있는 장점이 존재한다.

도 10에 따른 PAM 4 구동 회로의 경우, 전류 모드 회로의 기본적인 구성요소는 도 9에서의 전류 모드 로직 회로와 동일하나, 도 10에 도시된 바와 같이 전류가 흐르는 부하가 제1전류 모드 회로(11)에서는 제1저항(R1)으로, 제2전류 모드 회로(12)에서는 제1저항(R1)보다 2배의 저항 값을 가지는 제2저항(R2)으로 변경 된 거에 차이점이 존재한다. 도 10와 같은 구조로 PAM 4 구동 회로를 구현하는 경우 도 9에서와 마찬가지로 제1저항(R1) 및 제2저항(R2)을 통해 전류가 일부 흐르므로, 각각의 전류 모드 로직 회로(10)에서의 입력 트랜지스터의 게이트-드레인 전압의 크기를 낮출 수 있는 효과가 존재한다. 여기서 제1저항(R1)은 제1부하고, 제2저항(R2)은 제2부하로 지칭될 수 있다.

도 11에 따른 PAM 4 구동 회로의 경우, 전류 모드 회로의 기본적인 구성요소는 도 9에서의 전류 모드 로직 회로와 동일하나, 도 11에 도시된 바와 같이 전류가 흐르는 부하가 제1전류 모드 회로(11)에서는 제1저항(R1-1), 제2저항(R1-2) 및 제1캐패시터(C1)로 구성된 제1부하로 변경되고, 제2전류 모드 회로(12)에서는 제3저항(R2-1), 제4저항(R2-2) 및 제2캐패시터(C2)로 구성된 제2부하로 변경된 것에 차이점이 존재한다.

도 11과 같은 구조로 PAM 4 구동 회로를 구현하는 경우, 앞서 설명한 효과와 더불어, 각각의 저항들 사이에 캐패시터가 연결되어 있으므로, 다른 회로에서의 신호들이 저항을 거쳐 들어오는 것을 방지할 수 있는 필터 효과도 존재한다.

도 12는 일 실시예에 따른 PAM4 구동 회로의 종래 기술에 따른 PAM4 구동 회로에 대한 실험 결과를 도시한 도면으로서, 도 12의 (a)는 종래기술에 따라 제1부하 및 제2부하 없이 PAM4 구동 회로를 구현한 경우에, 출력되는 파형을 도시한 도면이고, 도 12의 (b)는 본 발명에 따라 제1부하 및 제2부하를 포함하는 PAM4 구동 회로를 구현한 경우에, 출력되는 파형을 도시한 도면이고, 도 13는 종래 기술에 따른 PAM4 구동 회로와 본 발명에 따른 PAM4 구동 회로의 입력 트랜지스터에 인가되는 게이트-드레인 사이의 전압의 크기만을 비교 도시한 실험 결과이다.

또한, 도 12에서 가장 아래 그래프는 전류 모드 회로의 출력 파형을, 위의 그래프가 입력 트랜지스터에 인가되는 시간에 따른 전압 파형이며, 도 13에서의 보라색 선이 본 발명에 따른 입력 트랜지스터에 인가되는 전압의 크기를 도시한 선이고, 초록색 선이 종래 기술에 따른 입력 트랜지스터에 인가되는 전압의 크기를 도시한 선이다.

도 12 과 도 13에 도시된 바와 같이 종래 기술에 따를 경우, 입력 트랜지스터의 최고 전압은 1V와 비슷한 값을 여러 번 출력시키나, 본 발명의 경우 입력 트랜지스터의 최고 전압은 1V를 넘기지 않는 바, 본 발명에 따른 PAM 4 구동 회로가 종래 기술에 따른 PAM4 구동 회로보다 안정적으로 입력 트랜지스터들이 구동될 수 있는 것을 알 수 있다.

도 14는 일 실시예에 따른 PAM16 구동 회로의 구조를 도시한 회로도이다.

도 14를 참조하면, 일 실시예에 따른 PAM4 구동 회로(100)는 제1전류 모드 로직 회로(11), 제2전류 모드 로직 회로(12), 제3전류 모드 로직 회로(13) 및 제4전류 모드 로직 회로(14)를 포함할 수 있으며, 상기 전류 모드 로직 회로들은 도면에 도시된 바와 같이 출력 전압을 공유하면서 병렬적으로 연결되어 있을 수 있다.

구체적으로 제1전류 모드 로직 회로(11)는 공급 전압(Vtt)과 연결되는 제1트림 저항(Rt1) 및 제2트림 저항(Rt2), 제1입력 전압(Vip1)과 연결되는 제1트랜지스터(M1), 제1반전 입력 전압(Vin1)과 연결되는 제2트랜지스터(M2), 제1트랜지스터(M1) 및 제2트랜지스터(M2)와 각각 캐스코드(Cascode) 방식으로 접속된 제3트랜지스터(M3) 및 제4트랜지스터(M4) 그리고 제1트랜지스터(M1) 및 제3트랜지스터(M3)와 연결되는 제1-1저항(R1-1), 제2트랜지스터(M2) 및 제4트랜지스터(M4)와 연결되는 제1-2저항(R1-2)을 포함할 수 있으며, 제1-1저항(R1-1)과 제1-2저항(R1-2)은 직렬 연결될 수 있다.

제2전류 모드 로직 회로(12)는 제2입력 전압(Vip2)과 연결되는 제6트랜지스터(M6), 제2반전 입력 전압(Vin2)과 연결되는 제7트랜지스터(M7), 제6트랜지스터(M6) 및 제7트랜지스터(M7)와 각각 캐스코드(Cascode) 방식으로 접속된 제8트랜지스터(M8) 및 제9트랜지스터(M9) 그리고 제6트랜지스터(M6) 및 제8트랜지스터(M8)와 연결되는 제2-1저항(R2-1), 제7트랜지스터(M7) 및 제9트랜지스터(M9)와 연결되는 제2-2저항(R2-2)을 포함할 수 있으며, 제2-1저항(R2-1)과 제2-2저항(R2-2)은 직렬 연결될 수 있다.

제3전류 모드 로직 회로(13)는 제3입력 전압(Vip3)과 연결되는 제11트랜지스터(M11), 제3반전 입력 전압(Vin3)과 연결되는 제12트랜지스터(M12), 제11트랜지스터(M11) 및 제12트랜지스터(M12)와 각각 캐스코드(Cascode) 방식으로 접속된 제13트랜지스터(M13) 및 제14트랜지스터(M14) 그리고 제11트랜지스터(M11) 및 제13트랜지스터(M13)와 연결되는 제3-1저항(R3-1), 제12트랜지스터(T12) 및 제14트랜지스터(M14)와 연결되는 제3-2저항(R3-2)을 포함할 수 있으며, 제3-1저항(R3-1)과 제3-2저항(R3-2)은 직렬 연결될 수 있다.

제4전류 모드 로직 회로(14)는 제4입력 전압(Vip4)과 연결되는 제16트랜지스터(T16), 제4반전 입력 전압(Vin4)과 연결되는 제17트랜지스터(M17), 제16트랜지스터(M16) 및 제18트랜지스터(M18)와 각각 캐스코드(Cascode) 방식으로 접속된 제18트랜지스터(M18) 및 제19트랜지스터(M19) 그리고 제16트랜지스터(M16) 및 제18트랜지스터(M18)와 연결되는 제4-1저항(R4-1), 제17트랜지스터(M17) 및 제19트랜지스터(M19)와 연결되는 제4-2저항(R4-2)를 포함할 수 있으며, 제4-1저항(R4-1)과 제4-2저항(R4-2)은 직렬 연결될 수 있다.

도 14에서와 같이 전류 모드 로직 회로를 병렬적으로 연결하여 PAM16구동 회로를 구현하는 경우, 각각의 전류 모드 회로(11,12,13,14)에의 동작 원리는 앞선 도면에서 설명한 바와 같이 동일하게 작동되므로, 입력 트랜지스터들에 인가되는 전압의 크기가 작아 소자가 파괴되지 않고 안정적으로 PAM16 구동 회로를 구동시킬 수 있는 장점이 존재한다.

지금까지 도면을 통해 일 실시예에 따른 전류 모드 로직 회로(10) 및 이를 포함하는 PAM4 구동 회로(100)에 대해 자세히 알아보았다.

일 실시예에 따른 전류 모드 로직 회로 및 이를 포함하는 PAM4 구동 회로는 회로의 구동 전압을 높여도 종래 기술과 다르게 입력 트랜지스터에 인가되는 전압의 크기가 낮아져 입력 트랜지스터를 안정적으로 구동시킬 수 있어, 전류 모드 로직 회로의 내구성을 높일 수 있으며, 추가적인 전력 소모 없이 작은 면적으로도 이를 구현할 수 있는 장점이 존재한다.

이에 따라, 전류 모드 로직 회로의 출력 신호 및 신호대잡음비(SNR, signal to noise ratio) 을 향상시켜 노이즈 및 간섭의 영향을 줄일 수 있는 효과도 존재한다.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DR와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

10: 전류 모드 로직 회로 11: 제1전류 모드 로직 회로
12: 제2전류 모드 로직 회로 13: 제3전류 모드 로직 회로
14: 제3전류 모드 로직 회로 T1: 제1트랜지스터
T2: 제2트랜지스터 T3: 제3트랜지스터
T4: 제4트랜지스터 T5: 제5트랜지스터
T6: 제6트랜지스터 Ib1: 제1전류원
Ib2: 제2전류원 Vin: 입력 전압
Vip: 반전 입력 전압 Von: 출력 전압
Vop: 반전 출력 전압 Vcasp: 캐스코드 입력 전압
Vcasn: 제2캐스코드 반전 입력 전압
Vtt: 구동 전압

Claims (15)

1. 입력 전압과 연결되는 제1트랜지스터 및 반전 입력 전압과 연결되는 제2트랜지스터;를 포함하는 제1회로;
   캐스코드 입력 전압과 연결되는 제3트랜지스터 및 캐스코드 반전 입력 전압과 연결되는 제4트랜지스터;를 포함하는 제2회로; 및
   일단은 상기 제1트랜지스터 및 상기 제3트랜지스터와 연결되고, 타단은 상기 제2트랜지스터 및 상기 제4트랜지스터와 연결되는 제5트랜지스터;를 포함하고
   상기 제5트랜지스터에 흐르는 전류의 방향은,
   상기 입력 전압이 OFF이고, 상기 반전 입력 전압이 ON인 경우, 전류의 방향이 상기 제3트랜지스터에서 상기 제5트랜지스터로 흐르고,
   상기 입력 전압이 OFF인 경우,
   상기 제3트랜지스터에 흐르는 전류를 상기 제5트랜지스터로 도통 시킴으로써, 상기 제1트랜지스터의 드레인과 게이트 사이에 인가되는 전압의 크기를 감소시키는 것을 특징으로 하는 전류 모드 로직 회로.
2. 제1항에 있어서,
   상기 제5트랜지스터는 외부 전압과 연결되어 있어, 제5트랜지스터의 게이트에 인가되는 전압의 크기는 가변되는 것을 특징으로 하는, 전류 모드 로직 회로,
3. 제1항에 있어서,
   상기 제5트랜지스터에 흐르는 전류의 방향은,
   상기 입력 전압과 상기 반전 입력 전압의 ON/OFF 에 따라 바뀌는 것을 특징으로 하는, 전류 모드 로직 회로,
4. 삭제
5. 삭제
6. 제3항에 있어서,
   상기 제5트랜지스터에 흐르는 전류의 방향은,
   상기 입력 전압이 ON이고, 상기 반전 입력 전압이 OFF인 경우, 전류의 방향이 상기 제4트랜지스터에서 상기 제5트랜지스터로 흐르는 것을 특징으로 하는, 전류 모드 로직 회로.
7. 제6항에 있어서,
   상기 입력 전압이 ON인 경우,
   상기 제4트랜지스터에 흐르는 전류를 상기 제5트랜지스터로 도통 시킴으로써, 상기 제2트랜지스터의 드레인과 게이트에 인가되는 전압의 크기를 감소시키는 것을 특징으로 하는, 전류 모드 로직 회로.
8. 삭제
9. 삭제
10. 삭제
11. 제1입력 전압과 연결되는 제1트랜지스터 및 제1캐스코드 입력 전압과 연결되는 제3트랜지스터를 포함하는 제1회로;
    제1반전 입력 전압과 연결되는 제2트랜지스터 및 제1캐스코드 반전 입력 전압과 연결되는 제4트랜지스터를 포함하는 제2회로; 및
    일단은 상기 제1회로와 연결되고 타단은 상기 제2회로와 연결되는 제1부하;를 포함하는 제1전류 모드 로직 회로; 및
    제2입력 전압과 연결되는 제6트랜지스터 및 제2캐스코드 입력 전압과 연결되는 제8트랜지스터를 포함하는 제3회로;
    제2반전 입력 전압과 연결되는 제7트랜지스터 및 제2캐스코드 반전 입력 전압과 연결되는 제9트랜지스터를 포함하는 제4회로; 및
    일단은 상기 제3회로와 연결되고 타단은 상기 제4회로와 연결되는 제2부하;를 포함하는 제2전류 모드 로직 회로;를 포함하고
    상기 제1부하는,
    상기 제1트랜지스터 및 상기 제3트랜지스터와 연결되는 제1-1저항, 상기 제2트랜지스터 및 상기 제4트랜지스터와 연결되는 제1-2저항 및 상기 제1-1저항과 상기 제1-2저항 사이에 연결되는 제1캐패시터를 포함하고,
    상기 제2부하는,
    상기 제6트랜지스터 및 상기 제8트랜지스터와 연결되는 제2-1저항, 상기 제7트랜지스터 및 상기 제9트랜지스터와 연결되는 제2-2저항 및 상기 제2-1저항과 상기 제2-2저항 사이에 연결되는 제2캐패시터를 포함하는 것을 특징으로 하는 PAM4 구동 회로.
12. 제11항에 있어서
    상기 제1부하 및 상기 제2부하에 흐르는 전류의 방향은,
    상기 입력 전압들과 상기 반전 입력 전압들의 ON/OFF 에 따라 바뀌는 것을 특징으로 하는, PAM 4 구동 회로.
13. 삭제
14. 삭제
15. 삭제