FR3096198A1 - Dispositif intégré décaleur de niveau de tension - Google Patents

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Abstract

Le dispositif décaleur de niveau de tension, comprend un étage d’entrée (N10, N20) destiné à recevoir une commande d’entrée d’une tension à décaler pouvant avoir un niveau haut d’entrée (VDD) ou un niveau bas (GND), et un circuit de verrou (P11, P21) comprenant deux transistors PMOS (P11, P21) couplés en croix sur deux branches respectives, chaque branche comportant une borne d’alimentation de tension de niveau haut décalé (VCC) et une sortie (OUT, OUTN) respectivement couplées aux bornes de conduction du transistor PMOS de la branche (P11, P21), chaque sortie (OUT, OUTN) étant couplée à la grille du transistor PMOS de l’autre branche (P21, P11), l’étage d’entrée (N10, N20) étant configuré pour rabaisser l’une ou l’autre des sorties (OUT, OUTN) au niveau bas (GND) en fonction du niveau de la commande d’entrée (IN). Le circuit de verrou comprend en outre un transistor PMOS monté en diode (P12, P22), en série dans chaque branche, et dont la grille est couplée à la sortie de la branche respective (OUT, OUTN). Figure pour l’abrégé : Fig 2

Description

Dispositif intégré décaleur de niveau de tension
Des modes de réalisation concernent les circuits intégrés, en particulier les dispositifs décaleur de niveau de tension.
Les dispositifs décaleur de niveau de tension permettent de générer une tension de niveau haut, par exemple 3V ou 5V, pouvant être destinée à une partie analogique d’un circuit intégré, à partir d’une commande à une tension de niveau moins haut, par exemple 1V, pouvant être émise par une partie numérique du circuit intégré.
La figure 1 représente un décaleur de niveau de tension classique, comportant un verrou pour maintenir une sortie OUT0 à un niveau décalé positivement par rapport au niveau de la tension qui commande l’entrée IN.
Le verrou comporte deux transistors PMOS, P1 et P2, couplés en croix, la grille de l’un étant couplée avec le drain de l’autre. Les transistors couplés en croix sont par ailleurs couplés en leurs sources sur une alimentation de niveau élevé VCC.
Deux sorties complémentaires OUT0, OUT0N du verrou sont ainsi formées sur les drains des transistors couplés en croix. Cette configuration permet de maintenir en mémoire l’état dans lequel est placé le verrou et d’amener la tension des sorties OUT0, OUT0N jusqu’à VCC en fonction de l’état du verrou.
Un étage d’entrée comportant deux transistors NMOS, N1 et N2 couplés en série entre une alimentation de niveau bas GND et chacune des sorties OUT0, OUT0N permet de placer le verrou dans un état commandé par l’entrée IN. Le transistor N1 est commandé sur sa grille par l’entrée IN, tandis que le transistor N2 est commandé sur sa grille par le signal d’entrée inversé INN.
Ainsi, lorsque l’un des transistors NMOS de l’étage d’entrée est commandé passant, il force la sortie correspondante à GND, le verrou transmet VCC sur l’autre sortie et reste dans cet état.
Cependant, lors de chaque transition du verrou, les transistors NMOS et PMOS couplés sur la même sortie sont passants en même temps, et entrent en conflit, chacun écoulant du courant pour contrôler la polarisation de la sortie commune, le PMOS tendant à maintenir l’état du verrou alors que le NMOS vise à inverser cet état.
Ainsi, les transistors NMOS sont configuré pour entrainer plus fortement la tension de sortie vers le niveau bas GND que les transistor PMOS n’entrainent la tension de sortie vers le niveau haut VCC, bien que les transistors NMOS soient commandé par une tension de niveau moins haut (par exemple 1V, faiblement au-dessus voire en dessous du seuil des transistors) que le niveau haut de l’alimentation du verrou VCC (par exemple 3V à 5V), polarisant les transistors PMOS avec une tension grille-source bien au-delà du seuil.
Une manière d’obtenir cette configuration des transistors NMOS est de dessiner ces transistors avec un rapport dimensionnel W/L (c’est-à-dire le rapport de la largeur W sur la longueur L du canal du transistor, dont les propriétés sont classiques et connues en soi) beaucoup plus grand que le rapport dimensionnel W/L des transistors PMOS du décaleur. La différence entre ces rapports dimensionnels peut atteindre un facteur de l’ordre de 100, ce qui consomme une surface importante.
Une autre manière est d’utiliser un autre type de transistors NMOS supportant aussi la tension VCC sur son drain, mais avec une tension de seuil plus faible. Mais ce type de transistors requiert généralement aussi une surface importante, et de plus ils ne peuvent pas être isolés du substrat, ce qui rompt la stratégie d'isolation sur les circuits sensibles à signaux mixtes.
Les transistors dans ces techniques classiques ont en outre une mauvaise transconductance et présentent de grandes capacités parasites, ce qui limite les performances en fréquence du décaleur.
Selon des modes de réalisation, il est proposé d’affaiblir le verrou une fois l'état réglé, grâce à des transistors PMOS montés en diode insérée dans le verrou standard, et d’utiliser des transistors petits et performants.
Selon un aspect, il est proposé un dispositif décaleur de niveau de tension, comprenant un étage d’entrée destiné à recevoir une commande d’entrée d’une tension à décaler pouvant avoir un niveau haut d’entrée ou un niveau bas, et un circuit de verrou comprenant deux transistors PMOS couplés en croix sur deux branches respectives, chaque branche comportant une borne d’alimentation de tension de niveau haut décalé et une sortie respectivement couplées aux bornes de conduction du transistor PMOS de la branche, chaque sortie étant couplée à la grille du transistor PMOS de l’autre branche, l’étage d’entrée étant configuré pour rabaisser l’une ou l’autre des sorties au niveau bas en fonction du niveau de la commande d’entrée.
Selon une caractéristique générale de cet aspect, le circuit de verrou comprend en outre un transistor PMOS monté en diode, en série dans chaque branche, et dont la grille est couplée à la sortie de la branche respective.
En d’autres termes, le circuit de verrou est configuré pour maintenir une sortie à un niveau haut décalé supérieur au niveau haut d’entrée si la commande d’entrée est au niveau haut d’entrée, l’étage d’entrée étant configuré pour rabaisser la sortie au niveau bas si la commande d’entrée est au niveau bas, et comprend en outre un transistor PMOS monté en diode dont la grille est couplée à la sortie.
Le transistor PMOS monté en diode permet limiter le courant que peut délivrer le circuit de verrou une fois réglé, pour être facilement commuté par l’étage d'entrée. En effet, grâce au transistor PMOS monté en diode avec la grille couplée sur la sortie, avant la transition d’état du verrou, l’étage d’entrée agit sur un nœud couplé à une diode qui ne perturbe pas la polarisation de la sortie.
Ainsi il est possible de forcer un nouvel état sans surdimensionner l’étage d’entrée, le verrou étant ainsi polarisé de manière à délivrer un courant fort pour des transitions rapides, et étant affaibli une fois verrouillé pour basculer facilement avec l’étage d’entrée.
L’étage d’entrée peut comprendre un inverseur pour inverser le niveau de la commande d’entrée à une commande d’entrée inversée.
Selon un mode de réalisation, l’étage d’entrée comportant au moins un transistor NMOS couplé entre une borne d’alimentation de tension de niveau bas et respectivement chaque sortie, les transistors NMOS étant commandés par la commande d’entrée et respectivement par la commande d’entrée inversée par un inverseur, les conductances des transistors NMOS de l’étage d’entrée, des transistors PMOS couplés en croix du circuit de verrou, et des transistors PMOS monté en diode, sont égales à plus ou moins 50% près.
Ainsi, des transistors plus petits peuvent être utilisés dans l’étage d’entrée et dans le circuit de verrou, permettant par exemple d’augmenter des interactions entre des parties numériques et analogiques des circuits intégrés, étant donné le gain de surface qui permet de multiplier le nombre de circuits décaleurs. De plus, la vitesse d’opération peut être augmentée tout en consommant moins d’énergie. Par ailleurs, des transistors plus petits permettent des isolations électriques efficaces dans les circuits intégrés.
Selon un mode de réalisation, le circuit de verrou comporte en outre, dans chaque branche, un transistor PMOS de faible conductance ayant une conductance inférieure à 50% de la conductance des transistors NMOS de l’étage d’entrée, couplé en parallèle avec chaque transistor PMOS monté en diode, et dont la grille est couplée avec la grille du transistor PMOS couplé en croix de la branche respective. Ledit transistor PMOS couplé en parallèle avec le transistor PMOS monté en diode de chaque branche, est dit « de faible conductance » en raison seulement de sa conductance inférieure à la conductance des transistors NMOS de l’étage d’entrée.
En effet, le niveau de la tension sur les sorties est réduit de la valeur de la tension de seuil du transistor monté en diode. Ce mode de réalisation permet de fournir entièrement la tension d’alimentation de niveau haut décalé, par un effet de court-circuit du transistor monté en diode, à la fin de la transition du verrou, par le transistor de faible conductance.
Dans ce mode de réalisation, le gain d’espace est moins important mais la rapidité est grandement améliorée par rapport aux systèmes classiques, dans le cadre d’un besoin d’une tension de sortie à un niveau bien précis.
Selon une première alternative, chaque transistor PMOS monté en diode est couplé en série entre la borne d’alimentation de tension de niveau haut décalé et le transistor PMOS couplé en croix, dans la branche respective.
Selon une deuxième alternative, chaque transistor PMOS monté en diode est couplé en série entre la sortie et le transistor PMOS couplé en croix, dans la branche respective.
Un circuit intégré peut avantageusement comporter un dispositif décaleur de niveau de tension tel que définit ci avant, réalisé de façon intégré au sein du circuit intégré.
Le circuit intégré peut avantageusement comporte en outre une partie numérique destinée à être alimentée à un premier niveau de tension, et une partie analogique destinée à être alimentée à un deuxième niveau de tension supérieur au premier niveau, la partie numérique étant configurée pour générer des commandes au premier niveau de tension pour commander la partie analogique, et le dispositif décaleur de niveau de tension étant configuré pour décaler le premier niveau de tension des commandes de la partie numérique au deuxième niveau de tension pour la partie analogique.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
précédemment détaillée, illustre un décaleur de niveau de tension classique ;
illustrent des modes de réalisation de l’invention.
La figure 2 représente un dispositif décaleur de tension DC1 réalisé de façon intégré dans un circuit intégré.
Le décaleur de niveau de tension DC1 comprend un étage d’entrée destiné à recevoir une commande d’entrée à une tension pouvant avoir un niveau haut d’entrée VDD ou un niveau bas GND. Par exemple, le niveau haut en entrée VDD est de 1V, et le niveau bas est la masse GND du circuit, ou bien une autre tension de référence.
L’étage d’entrée comprend un premier transistor NMOS N10, un deuxième transistor NMOS N20, et un inverseur INV. L’inverseur est configuré pour inverser le signal d’entrée IN en un signal d’entrée inversé INN, avec un gain unitaire.
Le premier transistor NMOS N10 est couplé en série entre une borne d’alimentation de niveau bas GND et une sortie inverseuse OUTN, tandis que le deuxième transistor NMOS N20 est couplé en série entre la borne d’alimentation de niveau bas GND et une sortie suiveuse OUT.
Le premier transistor NMOS est commandé par la tension d’entrée IN et le deuxième transistor NMOS est commandé par la tension d’entrée inversée INN.
L’étage d’entrée est ainsi configuré pour rabaisser la sortie suiveuse OUT au niveau bas GND si la commande d’entrée inversée INN est au niveau haut VDD, et pour rabaisser la sortie inverseuse OUTN au niveau bas GND si la commande d’entrée IN est au niveau haut VDD.
En d’autres termes, l’étage d’entrée est configuré pour rabaisser l’une ou l’autre des sorties complémentaires OUT, OUTN au niveau bas GND en fonction du niveau de la commande d’entrée IN.
Le décaleur de niveau de tension DC1 comprend un circuit de verrou comprenant deux transistors PMOS P11, P21 couplés en croix sur deux branches respectives. Chaque branche comporte une borne d’alimentation de tension de niveau haut décalé VCC et une sortie OUT, OUTN. Les deux sorties sont complémentaires, c’est-à-dire que chacune génère l’inverse de l’autre. Par exemple la tension de niveau haut décalé VCC est de 3V à 5V.
La borne d’alimentation VCC et la sortie de chaque branche sont respectivement couplées aux bornes de conduction du transistor PMOS couplé en croix P11, P21 de la branche. Et, chaque transistor PMOS couplé en croix est commandé sur sa grille par la tension de la sortie OUT, OUTN de l’autre branche.
Le verrou est ainsi configuré pour maintenir la sortie suiveuse OUT à un niveau haut décalé VCC supérieur au niveau haut d’entrée VDD si la commande d’entrée IN est au niveau haut d’entrée, et pour maintenir la sortie inverseuse complémentaire OUTN au niveau haut décalé VCC si la commande d’entrée inversée INN est au niveau haut d’entrée VDD.
En outre, le circuit de verrou comprend un transistor PMOS monté en diode P12, P22, en série dans chaque branche, et dont la grille est couplée à la sortie OUT, OUTN de la branche respective.
Comme il sera décrit plus en détails ci-après notamment en relation avec la figure 3, le transistor PMOS monté en diode P12, P22 permet d’affaiblir le circuit de verrou une fois réglé, pour être facilement commuté par l’étage d'entrée.
Ainsi, contrairement aux techniques classiques, les transistors NMOS N10, N20 de l’étage d’entrée et les transistors PMOS P11, P12 couplés en croix du verrou ont le même rapport dimensionnel « W/L ». On rappelle que rapport dimensionnel W/L est un paramètre qui définit proportionnellement la transconductance gm d’un transistor.
Et en effet, le transistor monté en diode annule le conflit en courant entre les transistors P et N des dispositifs classiques en régime transitoire.
Aussi, les transistors PMOS montés en diode P12, P22 peuvent également avoir des rapports dimensionnels « W/l » menant à des conductances du même ordre que les autres, par exemple à plus ou moins 50% près.
La figure 2 illustre un exemple d’une première alternative de position dans le circuit de verrou des transistors PMOS montés en diode P12, P22. Dans cette alternative, chaque transistor PMOS monté en diode, dans sa branche respective, est couplé en série entre la borne d’alimentation VCC du verrou et le transistor PMOS couplé en croix P11, P12 du verrou.
La figure 6 illustre un exemple d’une deuxième alternative du décaleur de niveau de tension DC10. Dans cette deuxième alternative, chaque transistor PMOS monté en diode, dans sa branche respective, est couplé en série entre la sortie OUT, OUTN et le transistor PMOS couplé en croix P11, P12.
On se réfère désormais à nouveau à la figure 2 et à la figure 3.
La figure 3 illustre une transition d’un niveau d’entrée passant de 0 à 1, dans l’alternative du décaleur DC1 décrite précédemment en relation avec la figure 2.
Bien entendu, sur les entrées IN, INN, « 0 » désigne le niveau bas GND de la tension d’entrée, et « 1 » désigne le niveau haut VDD de la tension d’entrée, tandis que sur les sorties OUT, OUTN « 0 » désigne aussi le niveau bas GND, et « 1 » désigne le niveau haut de la tension décalée, proche de VCC et plus élevé que le niveau haut d’entrée VDD.
Lors de la transition, le transistor N10 commandé par IN devient passant, et tire un courant In sur la sortie inverseuse OUTN qui tend à abaisser la tension de la sortie inverseuse OUTN.
Le circuit de verrou étant précédemment verrouillé à l’état 0 (0 sur la sortie suiveuse OUT) le transistor P11 commandé par OUT est passant également. A ce stade, dans les structures classiques, un conflit en courant apparaît entre le transistor de type P et le transistor de type N.
Or, le transistor monté en diode P12 de la branche de la sortie inverseuse OUTN est couplé en série dans la branche, et fait tampon sur l’alimentation du verrou VCC.
Le transistor N10 de l’étage d’entrée tire son courant In distribué par le transistor monté en diode P12, et la tension de grille de ce dernier est transmise au transistor couplé en croix P21 de l’autre branche (via le nœud de sortie OUTN). Par effet miroir de courant, le transistor P21 écoule le courant In vers la sortie suiveuse OUT.
En effet, le verrou étant précédemment verrouillé à l’état 0 sur la sortie suiveuse OUT, le transistor monté en diode de cette branche P22, étant couplé à OUT, est initialement passant et écoule le courant issue de la copie par P21.
Et, par le jeu d’écoulement des courants dans les transistors PMOS couplés en croix, le verrou se stabilise à un niveau à « 1 » sur la sortie suiveuse OUT et à « 0 » sur la sortie inverseuse OUTN.
La transition de 1 vers 0 en entrée IN est symétriquement identique, par l’effet du signal d’entrée inversé INN sur le transistor NMOS N20 couplé à la sortie suiveuse OUT.
Cela étant, la tension de niveau « 1 » sur la sortie est sensée être au niveau de la tension d’alimentation du verrou VCC. Or, ici la tension d’alimentation VCC est communiquée à la sortie suiveuse OUT via une diode P22. Ainsi le niveau effectif de la tension en sortie OUT est proche de VCC-Vth, Vth étant la tension de seuil du transistor monté en diode P22.
Cela peut ne pas poser problème si la sortie OUT est destinée à alimenter un dispositif comportant par exemple un étage tampon amplificateur en entrée, ou une bascule de Schmitt.
Néanmoins, cela peut poser problème si la sortie OUT est destinée à alimenter un dispositif ayant de fortes contraintes en matière de fuites de courant.
La figure 4 représente un mode de réalisation du décaleur de niveau de tension DC2 permettant d’atteindre l’intégralité de la tension d’alimentation du verrou VCC en sortie OUT, OUTN.
Dans ce mode de réalisation, le circuit de verrou comporte en outre, dans chaque branche, un transistor PMOS de faible conductance P13, P23 couplé en parallèle avec chaque transistor PMOS monté en diode P12, P22.
Les transistors P13 P23 sont dits « de faible conductance » car ils sont configurés pour avoir une conductance inférieure à la conductance des transistors NMOS de l’étage d’entrée N10, N20. La valeur de la conductance est notamment configurée par le dessin des transistors PMOS P13, P23 selon un rapport dimensionnel « W/L » bien inférieur au rapport dimensionnel « W/L » des autres transistors du décaleur de niveau de tensions, introduisant une transconductance gm bien inférieure également.
En particulier, la conductance des transistors de faible conductance P13, P23 est inférieure à 50% de celle des transistors NMOS de l’étage d’entrée N10, N20.
Les transistors montés en diode P12 et P22 étant chacun en série avec le transistor couplé en croix P11, P21 de la branche respective, chaque transistor PMOS de faible conductance P13, P23 est couplé en série avec le transistor couplé en croix P11, P21 de chaque branche respective.
La grille de chaque transistor de faible conductance P13, P23 est couplée avec la grille du transistor PMOS couplé en croix P11, P21 de la branche respective. Ainsi, les transistors faibles ont le même fonctionnement que les transistors couplés en croix dans le verrou, et, à l’état verrouillé, court-circuitent le transistor monté en diode respectif P12, P22, de façon à transmettre l’intégralité de la tension d’alimentation VCC sur la sortie OUT, OUTN.
Celui étant, au vu de la différence des rapports dimensionnels, les transistors faibles P13, P23 sont plus lents à être commandé passant et ne perturbent pas l’effet de transition décrit précédemment en relation avec la figure 3.
En particulier, l’effet d’augmentation de la vitesse de transition est toujours présent dans ce mode de réalisation, même après stabilisation complète du verrou à l’intégralité de la tension d’alimentation VCC.
La figure 5 illustre des exemples de réponses temporelles en tension et en courant à des commandes d’entrée IN, INN pour les différents modes de réalisation décrits ci-avant en relation avec les figures 2 à 4, et, à titre comparatif, pour un décaleur de niveau de tension classique tel qu’introduit précédemment en relation avec la figure 1, tous les transistors étant dimensionnés pour délivrer des courants similaires avec les polarisations données.
Les courbes OUT0, OUT0N représentent les tensions des sorties complémentaires du décaleur classique.
Le temps de basculement du décaleur classique est dans cet exemple de sensiblement 300ns.
La courbe I0 représente le courant consommé dans le décaleur classique et est de sensiblement 10µA pendant tout le temps de basculement du décaleur classique.
Les courbes OUT, OUTN représentent les tensions des sorties complémentaires du mode de réalisation DC1 décrit en relation avec la figure 2 ou du mode de réalisation DC10 décrit en relation avec la figure 6.
Le temps de basculement du mode de réalisation de décaleur DC1 ou DC10 est d’environs 25ns, et la valeur maximale à sensiblement 4,5V, c’est-à-dire les 5V de VCC ôtés de la tension de seuil Vth du transistor PMOS monté en diode.
La courbe I1 représente le courant consommé dans le décaleur DC1 ou DC10 et suit une impulsion de 10µA à 15µA pendant les 25ns de temps de basculement.
Les courbes OUT, OUTN représentent les tensions des sorties complémentaires du mode de réalisation DC2 décrit en relation avec la figure 4.
Le temps de basculement du mode de réalisation de décaleur DC2 est d’environs 50ns, et la valeur maximale à 5V, c’est-à-dire la tension d’alimentation de niveau haut VCC du verrou.
La courbe I2 représente le courant consommé dans le décaleur DC2 et suit une impulsion de 10µA à 15µA pendant les 50ns de temps de basculement.
La figure 7 représente un circuit intégré CI comportant une partie numérique LVDP destinée à être alimentée à un premier niveau de tension VDD, et une partie analogique ANLP destinée à être alimentée à un deuxième niveau de tension VCC supérieur au premier niveau VDD. Les parties numérique LVDP et analogique ANLP peuvent recevoir une même tension de référence GND, par exemple la masse du circuit intégré CI.
La partie numérique LVDP est configurée pour générer des commandes au premier niveau de tension VDD pour commander la partie analogique ANLP. Cela étant, la partie analogique est destinée à recevoir des commandes au deuxième niveau de tension VCC.
Le dispositif décaleur de niveau de tension DC permet ainsi de décaler le premier niveau de tension des commandes de la partie numérique LVDP au deuxième niveau de tension VCC pour la partie analogique ANLP.

Claims (7)

  1. Dispositif décaleur de niveau de tension, comprenant un étage d’entrée (N10, N20) destiné à recevoir une commande d’entrée d’une tension à décaler pouvant avoir un niveau haut d’entrée (VDD) ou un niveau bas (GND), et un circuit de verrou (P11, P21) comprenant deux transistors PMOS (P11, P21) couplés en croix sur deux branches respectives, chaque branche comportant une borne d’alimentation de tension de niveau haut décalé (VCC) et une sortie (OUT, OUTN) respectivement couplées aux bornes de conduction du transistor PMOS de la branche (P11, P21), chaque sortie (OUT, OUTN) étant couplée à la grille du transistor PMOS de l’autre branche (P21, P11), l’étage d’entrée (N10, N20) étant configuré pour rabaisser l’une ou l’autre des sorties (OUT, OUTN) au niveau bas (GND) en fonction du niveau de la commande d’entrée (IN), dans lequel le circuit de verrou comprend en outre un transistor PMOS monté en diode (P12, P22), en série dans chaque branche, et dont la grille est couplée à la sortie de la branche respective (OUT, OUTN).
  2. Dispositif selon la revendication 1, l’étage d’entrée comportant au moins un transistor NMOS (N10, N20) couplé entre une borne d’alimentation de tension de niveau bas (GND) et respectivement chaque sortie (OUT, OUTN), les transistors NMOS étant commandés par la commande d’entrée (IN) et respectivement par la commande d’entrée inversée (INN) par un inverseur (INV), dans lequel les conductances des transistors NMOS de l’étage d’entrée (N10, N20), des transistors PMOS couplés en croix du circuit de verrou (P11, P12), et des transistors PMOS monté en diode (P12, P22), sont égales, à plus ou moins 50% près.
  3. Dispositif selon la revendication 2, dans lequel le circuit de verrou comporte en outre, dans chaque branche, un transistor PMOS de faible conductance (P13, P23) ayant une conductance inférieure à 50% de la conductance des transistors NMOS de l’étage d’entrée (N10, N20), couplé en parallèle avec chaque transistor PMOS monté en diode (P12, P22), et dont la grille est couplée avec la grille du transistor PMOS couplé en croix (P11, P21) de la branche respective.
  4. Dispositif selon l’une des revendications 1 à 3, dans lequel chaque transistor PMOS monté en diode (P12, P22) est couplé en série entre la borne d’alimentation de tension de niveau haut décalé (VCC) et le transistor PMOS couplé en croix (P11, P12), dans la branche respective.
  5. Dispositif selon l’une des revendications 1 à 3, dans lequel chaque transistor PMOS monté en diode (P12, P22) est couplé en série entre la sortie (OUT, OUTN) et le transistor PMOS couplé en croix (P11, P12), dans la branche respective.
  6. Circuit intégré (CI) comportant un dispositif décaleur de niveau de tension selon l’une des revendications précédentes réalisé de façon intégré au sein du circuit intégré (CI).
  7. Circuit intégré selon la revendication 6, comportant en outre une partie numérique (LVDP) destinée à être alimentée à un premier niveau de tension (VDD), et une partie analogique (ANLP) destinée à être alimentée à un deuxième niveau de tension (VCC) supérieur au premier niveau (VDD), la partie numérique (LVDP) étant configurée pour générer des commandes au premier niveau de tension (VDD) pour commander la partie analogique (ANLP), le dispositif décaleur de niveau de tension (DC) étant configuré pour décaler le premier niveau de tension des commandes de la partie numérique (LVDP) au deuxième niveau de tension (VCC) pour la partie analogique (ANLP).
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