FR3083654A1 - Procede de polarisation des sorties d'un etage cascode replie d'un comparateur et comparateur correspondant - Google Patents

Description

Procédé de polarisation des sorties d’un étage cascode replié d’un comparateur et comparateur correspondant

Des modes de mise en œuvre et de réalisation concernent les circuits intégrés comportant un comparateur, en particulier un comparateur rapide.

Dans un circuit comparateur, deux tensions d’entrée sont comparées et une tension de sortie représentative de la différence entre les tensions d’entrée est générée. La comparaison est typiquement réalisée au moyen d’une paire différentielle de transistors.

La figure 1 représente un exemple de paires différentielles de transistors configurées pour être incorporées à un comparateur mais présentant des défauts en matière de performances.

Les transistors des paires différentielles ont préférablement des caractéristiques très proches, notamment la tension de seuil, afin d’assurer une comparaison précise. Cela étant, en raison d’aléas de fabrication des transistors, il est difficile de fabriquer à coût raisonnable des transistors appariés ayant rigoureusement les mêmes caractéristiques. Typiquement, pour apparier les transistors d’une paire différentielle, des compensateurs résistifs 20, comportant des éléments résistifs 21, 23 connectés aux sources des transistors de la paire différentielle, permettent d’appliquer un potentiel correctif sur les sources respectives. Le potentiel correctif pré-polarise les tensions grille-source des transistors de la paire de façon à ce qu’ils aient un comportement similaire en réponse aux tensions d’entrée IN-, IN+ sur leurs grilles. Cela améliore la précision d’entrée du comparateur.

Par ailleurs, une hystérésis entre les tensions d’entrée IN-, IN+ est généralement introduite après déclenchement d’une comparaison. L’effet d’hystérésis sert à éviter des comparaisons parasites dues à des variations fortuites par exemple dues à un bruit électrique. Typiquement, l’effet d’hystérésis est obtenu en modifiant la conductivité d’un transistor de la paire différentielle, biaisant la valeur d’entrée nécessaire au déclenchement des transistors. Par exemple, pour modifier la conductivité d’un transistor, une solution classique consiste à connecter ou déconnecter sur commande un empilement de transistors 11, 12, 13, 14, 15, 16, 17 en parallèle sur l’un des transistors d’une paire différentielle.

Cela étant, ce type de structure d’hystérésis 10 nécessite une surface non négligeable à sa réalisation, et les transistors en parallèle 11-17 introduisent une capacité parasite en entrée IN-, IN+ qui augmente le délai de propagation du signal dans le comparateur. Par exemple la capacité parasite, telle que les capacités de grille des transistors en parallèle 11-17, peut avoir une valeur supérieure à cinq fois la valeur capacitive d’entrée sans structure d’hystérésis 10.

En outre, les éléments résistifs 21, 23 appartenant aux compensateurs résistifs 20, introduisent typiquement une capacité polysilicium/substrat parasite sur les sources des transistors des paires différentielles.

Or, dans les comparateurs destinés à être très performants, notamment en matière de vitesse de propagation entrée-sortie, ces capacités parasites sont extrêmement nuisibles et difficilement réductibles en l’état.

Ainsi il existe un besoin de concevoir des comparateurs rapides dont la valeur capacitive d’entrée est minimisée, tout en préservant la précision d’entrée ainsi que la génération d’un effet d’hystérésis.

A cet égard, il est proposé selon un aspect un procédé de polarisation d’une sortie positive et d’une sortie négative d’un étage cascode replié d’un comparateur, comprenant :

- une régulation des tensions sur la sortie positive et sur la sortie négative comportant une circulation d’un courant de régulation dans deux éléments résistifs respectivement situés entre les deux sorties et un nœud de mode commun ayant une tension de mode commun constante ;

- une génération d’un courant de compensation constant et permanent dans les deux éléments résistifs, de façon à compenser une différence entre des valeurs seuil effectives d’au moins une paire différentielle de transistors du comparateur, couplée en amont de l’étage cascode replié ;

- une génération, commandée par un signal de commande d’hystérésis, d’un courant d’hystérésis dans les deux éléments résistifs, de façon à introduire un décalage d’hystérésis sur des valeurs d’entrée du comparateur nécessaire à déclencher un signal de sortie représentatif d’une comparaison desdites valeurs d’entrées.

En d’autres termes, il est proposé selon cet aspect de mettre en œuvre des améliorations de la précision d’entrée du comparateur et de génération d’hystérésis sur un étage cascode replié du comparateur, n’introduisant pas de capacité parasite ralentissant le fonctionnement. Ainsi, la vitesse d’entrée-sortie du comparateur est augmentée, tandis que la précision d’entrée et la génération d’hystérésis sont parfaitement maîtrisées.

Selon un mode de mise en œuvre, le courant de compensation est injecté sur l’une desdites sorties positive ou négative par l’intermédiaire d’un transistor cascode respectif et extrait sur l’autre desdites sorties par l’intermédiaire d’un autre transistor cascode respectif.

Les transistors cascodes sont avantageusement commandés de façon à augmenter l’impédance de sortie des sorties positive et négative.

Le courant de compensation pouvant ainsi circuler dans les éléments résistifs dans un sens ou dans l’autre, il est possible de compenser une différence positive ou une différence négative entre les valeurs seuil effectives d’une paire différentielle de transistors.

Par ailleurs, passer par l’intermédiaire des transistors cascode permet notamment de ne pas ajouter de capacités parasites sur des nœuds du comparateur supportant des variations de signaux rapides, et ainsi de ne pas augmenter le temps de propagation du comparateur.

Selon un mode de mise en œuvre dans lequel le comparateur comprend deux paires différentielles de deux types de conductivité respectifs, la génération du courant de compensation est dédiée à chaque type de conductivité en fonction de la conductivité de la paire différentielle active.

En effet, le procédé selon cet aspect permet de compenser toute mesure de ladite différence, et, selon ce mode de mise en œuvre, de façon dynamique notamment appliquée à la paire différentielle en cours d’utilisation dans le comparateur.

Selon un mode de mise en œuvre, le signal de commande d’hystérésis est le signal de sortie du comparateur.

Selon un mode de mise en œuvre, le courant d’hystérésis est injecté sur la sortie positive par l’intermédiaire d’un transistor cascode, et est extrait sur la sortie négative par l’intermédiaire d’un autre transistor cascode.

Les transistors cascodes sont avantageusement commandés de façon à augmenter l’impédance de sortie des sorties positive et négative.

L’intensité à laquelle est généré le courant d’hystérésis permet ainsi de configurer l’amplitude dudit décalage d’hystérésis. Par conséquent, l’amplitude du décalage d’hystérésis n’est pas figée pour un même produit, qui peut ainsi s’adapter à différents besoins.

Par ailleurs, passer par l’intermédiaire des transistors cascode permet notamment de ne pas ajouter de capacités parasites sur des nœuds du comparateur supportant des variations de signaux rapides, et ainsi de ne pas augmenter le temps de propagation du comparateur.

Selon un autre aspect il est proposé un circuit intégré comportant un comparateur, configuré pour générer un signal de sortie représentatif d’une comparaison entre des valeurs d’entrées, comprenant un étage cascode replié ayant une sortie positive et une sortie négative, et comprenant :

- un moyen de régulation configuré pour réguler des tensions sur la sortie positive et sur la sortie négative, comportant des éléments résistifs respectivement situés entre chacune desdites sorties et un nœud de mode commun configuré pour avoir une tension de mode commun constante ;

- un moyen de compensation comprenant au moins un premier générateur de courant configuré pour générer un courant de compensation constant et permanent dans les deux éléments résistifs, de façon à compenser une différence entre des valeurs seuil effectives de respectivement au moins une paire différentielle de transistors du comparateur, couplée en amont de l’étage cascode replié ;

- un moyen d’hystérésis comprenant un deuxième générateur de courant configuré pour générer, de façon commandée par un signal de commande d’hystérésis, un courant d’hystérésis dans les deux éléments résistifs, de façon à introduire un décalage d’hystérésis sur les valeurs d’entrée nécessaire pour générer le signal de sortie du comparateur.

Selon un mode de réalisation, chaque premier générateur de courant comprend une paire de premiers circuits générateurs de courant, configurés pour respectivement injecter le courant de compensation sur l’une desdites sorties positive ou négative par l’intermédiaire d’un transistor cascode respectif et extraire le courant de compensation sur l’autre desdites sorties par l’intermédiaire d’un autre transistor cascode respectif.

Les transistors cascodes sont avantageusement destinés à être commandés de façon à augmenter l’impédance de sortie des sorties positive et négative.

Selon un mode de réalisation dans lequel le comparateur comprend deux paires différentielles de deux types de conductivité respectifs, le moyen de compensation est configuré pour générer un courant de compensation dédié à chaque type de conductivité commandé par un signal de commande représentatif de la conductivité de la paire différentielle active.

Par exemple, ledit signal de commande d’hystérésis est le signal de sortie du comparateur.

Selon un mode de réalisation, le moyen d’hystérésis comprend une paire de deuxièmes générateurs de courant, configurés pour respectivement injecter le courant d’hystérésis sur la sortie positive par l’intermédiaire d’un autre transistor cascode et extraire le courant d’hystérésis sur la sortie négative par l’intermédiaire d’un autre transistor cascode.

Les transistors cascodes sont avantageusement destinés à être commandés de façon à augmenter l’impédance de sortie des sorties positive et négative.

D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :

- la figure 1, précédemment décrite, représente une paire différentielle de transistors pouvant appartenir à un comparateur classique ;

- les figures 2 à 7 illustrent des exemples de modes de réalisation et de mise en œuvre de l’invention.

La figure 2 représente un exemple de circuit intégré CI comportant un comparateur CMP, configuré pour générer un signal VCOMP à un premier niveau de tension (logique « 1 ») lorsque le niveau d’une tension d’entrée positive IN+ dépasse le niveau d’une tension d’entrée négative IN-.

Le comparateur CMP comporte un étage de préamplification différentielle PAD, recevant les tensions d’entrée positive et négative sur des entrées respectives IN+, IN- dites respectivement entrée positive et entrée négative.

La figure 3 représente un exemple de l’étage de préamplification différentielle PAD et un dispositif d’alimentation configuré pour fournir un courant de polarisation Ib à l’étage PAD.

L’étage de préamplification différentielle PAD comporte deux paires différentielles de transistors. Une paire différentielle dite de conduction P comporte deux transistors PMOS MP+, MP-, dont les sources sont couplées à un nœud de polarisation de conduction P, IBP. L’autre paire différentielle, dite de conduction N, comporte deux transistors NMOS MN+, MN-, dont les sources sont couplées à un nœud de polarisation de conduction N IBN.

Les grilles des transistors MP+, MN+ sont couplées à l’entrée positive IN+, tandis que les grilles des transistors MP-, MN- sont couplées à l’entrée négative IN-. Les drains de chaque transistor forment une sortie intermédiaire respective dites de conduction P et de conduction N, référencées respectivement OUTP+, OUTP-, OUTN+, OUTN-.

L’étage de préamplification PAD est alimenté par un courant de polarisation Ib généré par un générateur de courant de polarisation IbGEN. Le courant de polarisation Ib est appliqué soit sur le nœud de polarisation de conduction P, IBP, soit sur le nœud de polarisation de conduction N, IBN. Le courant de polarisation Ibb écoulé sur le nœud IBN est issu d’un montage miroir de courant Cp configuré pour copier le courant de polarisation Ib sortant du générateur de courant de polarisation IbGEN sur le nœud de polarisation de conduction N IBN. Le montage miroir de courant Cp comporte un transistor MOS monté en diode Md et un transistor MOS de copie Mc commandé par la tension de grille du transistor MOS monté en diode Md.

Le montage miroir de courant Cp est couplé au générateur de courant de polarisation IbGEN par l’intermédiaire d’un transistor MOS MSW commandé par un signal CASCN lui donnant une fonction de commutateur. Le transistor MSW et le signal CASCN sont configurés pour que la tension VgsMSW entre les bornes de grille et de source du transistor MSW fasse automatiquement commuter le transistor MSW en cas de conduction P ou N dans les paires différentielles respectives MP+/MP-, MN+/MN-.

Dans l’étage de préamplification différentielle PAD, aucun élément supplémentaire n’introduit de capacité parasite sur des nœuds acheminant les signaux différentiels du comparateur CMP.

De nouveau en référence à la figure 2, l’étage de préamplification différentielle PAD est couplé en amont d’un étage cascode replié CASCR (ou « folded cascode » selon le terme anglais usuel).

L’étage cascode replié CASCR reçoit les signaux sur les quatre sorties intermédiaires OUTN+, OUTN-, OUTP+, OUTP- des paires différentielles MP+/MP-, MN+/MN- de l’étage de préamplification différentielle PAD.

L’étage cascode replié CASCR comprend une première branche BRI et une deuxième branche BR2 symétriques et configurées pour générer deux signaux de sortie différentiels VOUT-, VOUT+ (figure 7) sur des nœuds de sortie différentielle respectifs OUT-, OUT+, à partir des quatre sorties intermédiaires de l’étage de préamplification différentielle PAD.

Par convention dans cet exemple, les éléments appartenant à la première branche BRI, sur laquelle est généré le signal de sortie différentiel négatif OUT-, sont désignés par une référence impaire, par exemple MPI ou MN3. Les éléments appartenant à la deuxième branche BR2, sur laquelle est généré le signal de sortie différentiel positif OUT+, sont désignés par une référence paire, par exemple MP2, ou MN4.

Chaque branche comporte un transistor PMOS de génération de courant MPI, MP2, commandés par un signal BIASP pour écouler un courant dans chaque branche à partir d’une borne d’alimentation VDD.

Des transistors PMOS cascodes MP3, MP4 sont couplés entre les transistors de génération de courant MPI, MP2 et les nœuds de sortie OUT-, OUT+ respectifs. Les transistors cascodes MP3, MP4 sont commandés par un signal cascode CASCP pour augmenter l’impédance de sortie et ainsi réduire les variations du courant par rapport à la tension de drain. Ainsi, pour toute variation, notamment de l’alimentation VDD, les transistors de génération de courant MPI, MP2 ont le même potentiel de drain afin de générer un courant stable.

Chaque branche comporte un transistor NMOS miroir de courant MN1, MN2, couplé entre une borne de tension de référence GND et les nœuds de sortie différentielle respectifs OUT-, OUT+, par l’intermédiaire de transistors NMOS cascodes MN3, MN4 commandés par un signal cascode CASCN, de façon analogue aux transistors PMOS cascodes MP3, MP4.

Chaque transistor NMOS miroir de courant MN1, MN2 est configuré pour recopier un courant s’écoulant dans la branche de l’autre transistor miroir de courant. En effet, les grilles des transistors miroir MN1, MN2 sont couplées sur un nœud de mode commun MCbias, couplé résistivement à chaque nœud de sortie OUT-, OUT+.

Un élément résistif RI, R2 respectif est situé entre chacune desdites sorties OUT-, OUT+ et le nœud de mode commun MCbias.

Il est précisé ici que la nature du montage miroir de courant MN1, MN2 impose une tension constante sur le nœud de mode commun MCbias, dite tension de mode commun MCbias.

En référence aux figures 2 et 3, la sortie intermédiaire de conduction N positive OUTN+, issue du drain du transistor MN+ de conduction N commandé par l’entrée positive IN+, est couplée sur la sortie (drain) du transistor de génération de courant MP2 de la deuxième branche BR2 du montage cascode replié CASCR.

La sortie intermédiaire de conduction N négative OUTN-, issue du drain du transistor MN- de conduction N commandé par l’entrée négative IN-, est couplée sur la sortie (drain) du transistor de génération de courant MPI de la première branche BRI du montage cascode replié CASCR.

La sortie intermédiaire de conduction P positive OUTP+, issue du drain du transistor MP+ de conduction P commandé par l’entrée positive IN+, est couplée sur la sortie (drain) du transistor miroir de courant MN 1 de la première branche BRI du montage cascode replié CASCR.

La sortie intermédiaire de conduction P positive OUTP-, issue du drain du transistor MP- de conduction P commandé par l’entrée négative IN-, est couplée sur la sortie (drain) du transistor de miroir courant MN2 de la deuxième branche BR2 du montage cascode replié CASCR.

Ainsi, en conduction N, une répartition donnée du courant de polarisation Ibb est prélevée sur les drains des transistors de génération de courant MPI, MP2. Ladite répartition donnée du courant prélevé est directement issue des conductivités respectives des transistors MN+/MN- de la paire différentielle de conduction N.

En conduction P, une répartition donnée du courant de polarisation Ib est injectée sur les drains des transistors miroir de courant MN1, MN2. Ladite répartition donnée du courant injecté est directement issue des conductivités respectives des transistors MP+/MP- de la paire différentielle de conduction P.

La différence entre courants résultants, au niveau des sorties différentielles OUT-, OUT+, dans la première branche BRI et dans la deuxième branche BR2, est forcée à être équilibrée par l’effet des montages miroir de courant des transistors MN1, MN2. Ainsi, un courant de régulation traverse les éléments résistifs RI, R2 sur le nœud de mode commun MCBias et entre les deux sorties OUT-, OUT+.

Les éléments résistifs RI, R2 sont polarisés par écoulement du courant de régulation et des tensions sont générées à leurs bornes. Or le nœud de mode commun MCBias est à un potentiel constant par nature du montage miroir de courant MN1, MN2. Ce potentiel est dit tension de mode commun MCBias.

Ainsi, les tensions sur la sortie positive OUT+ et sur la sortie négative OUT- sont augmentées ou abaissées, inversement l’une à l’autre, lorsque circule le courant de régulation par effet résistif dans les éléments résistifs RI, R2.

Le courant de régulation est causé par prélèvement ou injection dans les branches BRI, BR2 de courants directement provoqués par les différences de conductivités des transistors de l’étage de préamplification différentielle PAD, commandés par les signaux d’entrée positive IN+ et d’entrée négative IN-.

En d’autres termes, comme illustré par la figure 7, les tensions de sortie différentielles VOUT+, VOUT- (tracé en pointillé ici) se rapprochent et s’écartent d’une tension de mode commun MCBias, proportionnellement à la différence entre la tension d’entrée positive VIN+ et la tension d’entrée négative VIN-, Dans cette représentation, la tension de mode commun MCBias serait située au niveau de l’intersection des signaux de sorties VOUT+, VOUT-.

A nouveau en référence à la figure 2, il a été vu que les éléments résistifs RI, R2, en collaboration avec les transistors miroir de courant MN1, MN2, permettent de générer les tensions de sortie

VOUT+, VOUT-, autorégulées sur une tension de mode commun MCBias.

Ainsi, dans cet exemple, les éléments résistifs RI, R2 et le nœud de mode commun MCBias, configuré pour avoir une tension de mode commun constante grâce aux transistors miroir de courant MN1, MN2, forment ensemble un moyen de régulation 300 configuré pour réguler des tensions sur la sortie positive OUT+ et sur la sortie négative OUT-.

Par ailleurs, un étage de sortie OUT, tel qu’un comparateur tout ou rien, reçoit les sorties OUT-, OUT+ du montage cascode replié CASCR, et permet de générer un signal de sortie VCOMP, par exemple un signal d’échelon lorsque la tension de sortie positive OUT+ dépasse la tension de sortie négative OUT-, notamment comme dans l’exemple illustré par la figure 7.

En outre, le circuit intégré CI comprend un moyen de compensation 210, 220 et un moyen d’hystérésis 100, permettant respectivement de compenser des imprécisions d’entrée et de générer une hystérésis sans nuire à la vitesse de fonctionnement du comparateur CMP.

En effet, comme illustré sur la figure 3, les entrées IN+, IN- ne subissent pas d’éléments capacitifs parasites dans le préamplificateur différentiel PAD.

Il est maintenant fait référence à la figure 4.

Le moyen d’hystérésis 100 est configuré pour décaler d’un décalage Vhyst, les tensions sur la sortie positive OUT+ et sur la sortie négative OUT-.

A cet égard, le moyen d’hystérésis 100 comprend un générateur de courant 101, configuré pour injecter un courant d’hystérésis Ihyst dans la deuxième branche BR2 du montage cascode replié CASCR. Le moyen d’hystérésis 100 comprend également un générateur de courant 102 configuré pour extraire un courant égal au courant d’hystérésis Ihyst de la première branche BRI du montage cascode replié CASCR.

Par exemple, le courant d’hystérésis Ihyst est injecté au niveau du drain du transistor générateur de courant MP2, et est extrait au niveau du drain du transistor miroir de courant MN1. En d’autres termes, le courant d’hystérésis Ihyst est injecté sur la sortie positive OUT+ par l’intermédiaire du transistor cascode MP4, et extrait sur la sortie négative OUT- par l’intermédiaire du transistor cascode MN3.

Ainsi, le courant d’hystérésis Ihyst est forcé à passer par les deux éléments résistifs RI, R2 situés respectivement entre chaque sortie différentielle OUT+, OUT- et le nœud de mode commun MCBias.

Le courant d’hystérésis Ihyst s’écoule dans les deux éléments résistifs RI, R2 dans le même sens, dans cet exemple dans le sens de la sortie différentielle négative OUT- vers la sortie différentielle positive OUT+.

Le courant d’hystérésis polarise ainsi les éléments résistifs RI, R2 qui génèrent une tension Vhyst à leurs bornes. La tension de mode commun MCBias étant constante, un décalage Vhyst des tensions sur la sortie positive OUT+ et sur la sortie négative OUT- est ainsi introduit par le moyen d’hystérésis.

Ainsi, le décalage d’hystérésis est introduit de façon à diminuer la tension sur la sortie négative OUT- et augmenter la tension sur la sortie positive OUT+.

Les générateurs de courant d’hystérésis 101, 102 peuvent être commandés par un signal de commande d’hystérésis ComHyst tel que par exemple le signal de sortie VCOMP.

La figure 7 illustre (en traits continus) les tensions de sortie positive VOUT+ et négative VOUT-, avec l’effet du décalage DecHyst introduit par le moyen d’hystérésis 100.

Le décalage d’hystérésis DecHyst sur lesdites tensions de sorties VOUT+, VOUT- introduit un décalage sur les valeurs des tensions d’entrée VIN+, VIN- nécessaire pour déclencher une génération du signal de sortie VCOMP.

En effet, comme illustré par la figure 7, la tension d’entrée positive VIN+ doit être inférieure d’au moins un décalage Δ Vhyst à la tension d’entrée négative VIN- pour égaliser les tensions de sortie différentielles VOUT+, VOUT-, Une fois les tensions de sortie différentielles VOUT+, VOUT- égalisées, l’échelon de tensions de sortie VCOMP redescend à un niveau bas, et commande l’arrêt de la génération du décalage d’hystérésis DecHyst.

Il est maintenant fait référence à la figure 5.

Le moyen de compensation 210, 220 est configuré pour régler un écart entre les tensions sur les sorties positive OUT+ et négative OUT-, comprenant au moins un générateur de courant configuré pour générer un courant de compensation constant et permanent dans les deux éléments résistifs RI, R2.

Le moyen de compensation 210, 220 est par exemple destiné à compenser une différence entre des valeurs seuil effectives des paires différentielles de transistors MN+/MN-, MP+/MP-, du préamplificateur différentiel en amont de l’étage cascode replié CASCR du comparateur CMP.

En d’autres termes, si les valeurs seuil effectives des paires de transistors ne sont pas identiques, alors le comparateur pourra déclencher un signal de sortie VCOMP tandis que les signaux en entrée ne sont pas égaux. Ainsi il existe un décalage entre les entrées IN+ et IN-, usuellement désigné par le terme anglais « offset ».

Ici, la compensation des valeurs seuil effectives des paires de transistors revient à affiner l’offset entre les entrées positive IN+ et négative IN-. Cela permet une comparaison plus précise.

Or la compensation des valeurs seuil effectives doit être dédiée à chacune des deux paires différentielles, c’est-à-dire pour la paire de conduction P et pour la paire de conduction N, indépendamment.

En outre, la compensation des valeurs seuil effectives dédiée à chaque paire peut s’effectuer par éloignement des tensions de sortie différentielles OUT+, OUT-, positivement ou négativement l’une par rapport à l’autre, en fonction des valeurs effectives d’une réalisation donnée.

Ainsi, le moyen de compensation comporte un moyen de compensation d’offset positif 210, configuré pour augmenter la tension de sortie positive OUT+ par rapport à la tension de sortie négative OUT-, et un moyen de compensation d’offset négatif 220, configuré pour diminuer la tension de sortie positive OUT+ par rapport à la tension de sortie négative OUT-.

Le moyen de compensation d’offset positif 210 comporte deux générateurs de courant 212, 214 destinés à fonctionner en collaboration pour compenser les tensions de seuil effectives des transistors de la paire différentielle de conduction N, ainsi que deux générateurs de courant 211, 213 analogues et destinés à fonctionner en collaboration pour compenser les tensions de seuil effectives des transistors de la paire différentielle de conduction P.

De façon analogue, le moyen de compensation d’offset négatif 220 comporte deux générateurs de courant 222, 224 destinés à fonctionner en collaboration pour compenser les tensions de seuil effectives des transistors de la paire différentielle de conduction N, ainsi que deux générateurs de courant 221, 223 analogues et destinés à fonctionner en collaboration pour compenser les tensions de seuil effectives des transistors de la paire différentielle de conduction P.

Par exemple, le moyen de compensation positif 210 comprend un générateur de courant 211 configuré pour injecter un courant de compensation d’offset positif Ioff+P dans la première branche BRI du montage cascode replié CASCR. Le moyen de compensation positif 210 comprend également un générateur de courant 213 configuré pour extraire un courant de compensation d’offset positif Ioff+P égal, de la deuxième branche BR2 du montage cascode replié CASCR.

Par exemple, le courant de compensation Ioff+P est injecté au niveau du drain du transistor générateur de courant MPI, et est extrait au niveau du drain du transistor miroir de courant MN2. En d’autres termes, le courant de compensation Ioff+P est injecté sur la sortie négative OUT- par l’intermédiaire du transistor cascode MP3, et extrait sur la sortie positive OUT+ par l’intermédiaire du transistor cascode MN4.

Le courant Ioff+P permet dans cet exemple de compenser les valeurs seuil des transistors de la paire différentielle de conduction P.

Deux générateurs de courant 212, 214 connectés comme les générateurs de courant 211, 213 susmentionnés, permettent de compenser les valeurs seuil des transistors de la paire différentielle de conduction N.

Les courants de compensation Ioff+P, Ioff+N sont forcés à passer par les deux éléments résistifs RI, R2 situés respectivement entre chaque sortie différentielle OUT+, OUT- et le nœud de mode commun MCBias.

Les courants de compensation Ioff+P, Ioff+N s’écoulent dans les deux éléments résistifs RI, R2 dans le même sens, dans cet exemple dans le sens de la sortie différentielle positive OUT+ vers la sortie différentielle négative OUT-.

Les courants de compensation Ioff+P, Ioff+N polarisent ainsi les éléments résistifs RI, R2 qui génèrent une tension Voff+ à leurs bornes. La tension de mode commun MCBias étant constante, un décalage négatif Voff+ de la tension sur la sortie positive OUT+ et un décalage positif Voff+ sur la sortie négative OUT- sont ainsi introduits par le moyen de compensation.

Chaque paire de générateurs de courant 211/213, et 212/214 du moyen de compensation d’offset positif 210 sont commandés par un signal SCOND en fonction du type de conductivité de la paire différentielle active.

Lorsque les tensions d’entrée IN+, IN- sont telles que c’est la paire différentielle de conductivité P qui est conductrice, alors le signal SCOND commande les générateurs 211/213, tandis que lorsque c’est la paire différentielle de conductivité N qui est conductrice, le signal SCOND commande les générateurs 212/214.

Par exemple, le signal SCOND peut être généré numériquement, ou par un comparateur recevant les tensions en entrées IN+, IN-, ou encore être issu du transistor commutateur MSW décrit précédemment en relation avec la figure 3.

La figure 6 représente le moyen de compensation d’offset négatif 220, comportant deux générateurs de courant 221, 223 destiné à fonctionner en collaboration pour compenser les tensions de seuil effectives des transistors de la paires différentielle de conduction P, ainsi que deux générateurs de courant 222, 224 analogues et destinés à fonctionner en collaboration pour compenser les tensions de seuil effectives des transistors de la paires différentielle de conduction N.

Le moyen de compensation d’offset négatif 220 a une fonction inverse à celle du moyen de compensation d’offset positif 210, introduisant un décalage positif Voff- de la tension sur la sortie positive OUT+ et un décalage négatif Voff- sur la sortie négative OUT-, et est situé au même endroit du montage cascode replié CASCR que le moyen d’hystérésis.

Il est ajouté que tous les générateurs de courant 211, 212, 213, 214, 221, 222, 223, 224 appartenant au moyen de compensation 210, 220, sont configurés pour générer un courant dont l’intensité est dédiée à chaque fabrication matérielle des paires différentielles et la valeur effective de leurs tensions de seuil. Par exemple des mesures et des réglages desdits générateurs de courant sont réalisés à cet égard au cours d’une phase d’étalonnage de la fabrication du circuit intégré CI.

D’autre part, les générateurs de courant d’hystérésis 101, 102 peuvent également être configurables afin de pouvoir appliquer à un même circuit intégré CI différentes valeurs du décalage d’hystérésis.

En raison de contraintes de réalisation des moyens de compensation et d’hystérésis, les intensités des courants de compensation et d’hystérésis pourront être ajustées selon des valeurs paliers dont le pas est fixé à la fabrication du circuit intégré.

En outre, il est avantageux que les générateurs de courant 101, 102, 211, 212, 213, 214, 221, 222, 223, 224 appartenant au moyen d’hystérésis 100 et au moyen de compensation 210, 220 soient couplés aux sorties positives OUT+ et négative OUT- par l’intermédiaire desdits transistors cascodes respectifs MP3, MP4, MN3, MN4, afin notamment de ne pas ajouter d’élément capacitifs, issus des circuits des générateurs de courant, directement sur lesdites sorties OUT+, OUT-.

En effet, les variations rapides des tensions de sorties VOUT+, VOUT- proviennent du courant de régulation circulant dans deux éléments résistifs RI, R2, or ce courant de régulation ne circule pas au-delà des bornes de conductions des transistors cascodes MP3, MP4,

MN3, MN4. Effectivement, les drains des transistors de génération de courant MPI, MP2 et des transistors miroir de courant MN1, MN2 ne supportent quasiment aucune variations, par le jeu d’écoulement des courants dans les branches symétriques BRI, BR2 de l’étage cascode 5 replié CASCR.

Par conséquent, cela permet fonctionnellement de ne pas ajouter de capacités parasites sur des nœuds du comparateur supportant des variations de signaux rapides, et ainsi de ne pas augmenter le temps de propagation du comparateur.

Claims (10)

1. REVENDICATIONS

   1. Procédé de polarisation d’une sortie positive (OUT+) et d’une sortie négative (OUT-) d’un étage cascode replié (CASCR) d’un comparateur (CMP), comprenant :

   - une régulation des tensions sur la sortie positive (OUT+) et sur la sortie négative (OUT-) comportant une circulation d’un courant de régulation dans deux éléments résistifs (RI, R2) respectivement situés entre les deux sorties (OUT+, OUT-) et un nœud de mode commun (MCBias) ayant une tension de mode commun constante ;

   - une génération (210, 220) d’un courant de compensation (Ioff+, loff-) constant et permanent dans les deux éléments résistifs (RI, R2), de façon à compenser une différence entre des valeurs seuil effectives d’au moins une paire différentielle de transistors (MN/MN+, MP+/MP-) du comparateur (CMP), couplée en amont de l’étage cascode replié (CASCR) ;

   - une génération (100), commandée par un signal de commande d’hystérésis (ComHyst), d’un courant d’hystérésis (Ihyst) dans les deux éléments résistifs (RI, R2), de façon à introduire un décalage d’hystérésis sur des valeurs d’entrée (IN+, IN-) du comparateur nécessaire à déclencher un signal de sortie (VCOMP) représentatif d’une comparaison desdites valeurs d’entrées (IN+, IN-).
2. 2. Procédé selon la revendication 1, dans lequel ledit courant de compensation (Ioff+, loff-) est injecté sur l’une desdites sorties positive (OUT+) ou négative (OUT-), par l’intermédiaire d’un transistor cascode respectif (MP3, MP4) et est extrait sur l’autre desdites sorties (OUT+, OUT-) par l’intermédiaire d’un autre transistor cascode respectif (MN4, MN3).
3. 3. Procédé selon l’une des revendications précédentes, le comparateur (CMP) comprenant deux paires différentielles (MN+/MN-, MP+/MP-) de deux types de conductivité respectifs, dans lequel la génération du courant de compensation (210, 220) est dédiée à chaque type de conductivité en fonction (SCOND) de la conductivité de la paire différentielle active (MN+/MN-, MP+/MP-).
4. 4. Procédé selon l’une des revendications précédentes, dans lequel ledit signal de commande d’hystérésis (ComHyst) est ledit signal de sortie (VCOMP).
5. 5. Procédé selon l’une des revendications précédentes, dans lequel ledit courant d’hystérésis (Ihyst) est injecté sur la sortie positive (OUT+) par l’intermédiaire d’un transistor cascode (MP4) et extrait sur la sortie négative (OUT-) par l’intermédiaire d’un autre transistor cascode (MN3).
6. 6. Circuit intégré comportant un comparateur (CMP), configuré pour générer un signal de sortie (VCOMP) représentatif d’une comparaison entre des valeurs d’entrées (IN+, IN-), comprenant un étage cascode replié (CASCR) ayant une sortie positive (OUT+) et une sortie négative (OUT-), et comprenant :

   - un moyen de régulation (300) configuré pour réguler des tensions sur la sortie positive (OUT+) et sur la sortie négative (OUT-), comportant des éléments résistifs (RI, R2) respectivement situés entre chacune desdites sorties (OUT+, OUT-) et un nœud de mode commun (MCBias) configuré pour avoir une tension de mode commun constante ;

   - un moyen de compensation (210, 220) comprenant au moins un premier générateur de courant (211, 212, 213, 214) configuré pour générer un courant de compensation (Ioff+, loff-) constant et permanent dans les deux éléments résistifs (RI, R2), de façon à compenser une différence entre des valeurs seuil effectives de respectivement au moins une paire différentielle de transistors (MN+/MN-, MP+/MP-) du comparateur (CMP), couplée en amont de l’étage cascode replié (CASCR) ;

   - un moyen d’hystérésis (100) comprenant un deuxième générateur de courant (101, 102) configuré pour générer, de façon commandée par un signal de commande d’hystérésis (ComHyst), un courant d’hystérésis dans les deux éléments résistifs (RI, R2), de façon à introduire un décalage d’hystérésis (Vhyst) sur les valeurs d’entrée (IN+, IN-) nécessaire pour générer le signal de sortie (VCOMP) du comparateur (CMP).
7. 7. Circuit intégré selon la revendication 6, dans lequel chaque premier générateur de courant (210, 220) comprend une paire de premiers circuits générateurs de courant (211, 212, 213, 214), configurés pour respectivement injecter le courant de compensation sur l’une desdites sorties positive (OUT+) ou négative (OUT-) par l’intermédiaire d’un transistor cascode respectif (MP3, MP4) et extraire le courant de compensation sur l’autre desdites sorties (OUT+, OUT-) par l’intermédiaire d’un autre transistor cascode respectif (MN3, MN4).
8. 8. Circuit intégré selon l’une des revendications 6 ou 7, le comparateur (CMP) comprenant deux paires différentielles (MN+/MN-, MP+/MP-) de deux types de conductivité respectifs, dans lequel le moyen de compensation (210, 220) est configuré pour générer un courant de compensation dédié à chaque type de conductivité commandé par un signal de commande (SCOND) représentatif de la conductivité de la paire différentielle active (MN+/MN-, MP+/MP-).
9. 9. Circuit intégré selon l’une des revendications 6 à 8, dans lequel ledit signal de commande d’hystérésis (ComHyst) est ledit signal de sortie (VCOMP) du comparateur (CMP).
10. 10. Circuit intégré selon l’une des revendications 6 à 9, dans lequel ledit moyen d’hystérésis (100) comprend une paire de deuxièmes générateurs de courant (101, 102), configurés pour respectivement injecter le courant d’hystérésis sur la sortie positive (OUT+) par l’intermédiaire d’un transistor cascode (MP4) et extraire le courant d’hystérésis sur la sortie négative (OUT-) par l’intermédiaire d’un autre transistor cascode (MN3).