FR2975510A1 - Dispositif de generation d'une tension de reference de bande interdite ajustable a fort taux de rejection d'alimentation - Google Patents

Abstract

Le dispositif de génération d'une tension de référence ajustable de bande interdite, comprend des premiers moyens de génération d'un courant proportionnel à la température absolue comportant des premiers moyens de traitement connectés aux bornes d'un cœur (CR) et agencés pour égaliser les tensions aux bornes du coeur, des deuxièmes moyens de génération d'un courant inversement proportionnel à la température absolue (Ictat) connectés au cœur, et un module de sortie (MDS) agencé pour générer la tension de référence (VBG) ; les premiers moyens de traitement comprennent un premier amplificateur (AMP1) possédant au moins un premier étage (ET1), polarisé à partir du courant inversement proportionnel à la température absolue, agencé selon un montage replié et comportant des premiers transistors PMOS (M3, M4) agencés selon un montage grille commune, et un étage de contre-réaction (ETR) dont l'entrée est connectée à la sortie de l'amplificateur et dont la sortie est connectée à l'entrée du premier étage ainsi qu'à au moins une borne (BE1, BE2) du coeur, les deuxièmes moyens de génération comprennent un montage amplificateur suiveur (AMP2, M15) connecté à une borne (BE2) du cœur et séparé du premier amplificateur (AMP1), et le module de sortie (MDS) est connecté à l'étage de contre-réaction.

Description

B11-0233FR 1 Dispositif de génération d'une tension de référence de bande interdite ajustable à fort taux de réjection d'alimentation L'invention concerne la génération de tension de référence dite de bande interdite (« Bandgap Reference Voltage »). Une tension de référence de bande interdite est une tension sensiblement indépendante de la température, et des dispositifs générant de telles tensions de référence sont largement utilisés dans les circuits intégrés. Généralement, un circuit générant une tension de bande interdite délivre une tension de sortie aux alentours de 1,25 volt, voisine de la valeur de bande interdite du silicium à la température de 0 degré Kelvin qui est égale à 1,22 eV.

Dans certains circuits, la valeur de la tension de référence délivrée peut être ajustée par la valeur d'une résistance ou d'un rapport de résistance. On parle alors d'une tension de référence de bande interdite ajustable. D'une façon générale, la différence de tension entre deux jonctions PN, par exemple des diodes ou des transistors bipolaires montés en diodes, présentant des densités de courant différentes, permet de générer un courant proportionnel à la température absolue, généralement connu par l'homme du métier sous la dénomination « Courant PTAT », où l'acronyme anglosaxon PTAT signifie « Proportional To Absolute Temperature ». Par ailleurs, la tension aux bornes d'une diode ou d'un transistor monté en diode traversé par un courant tel qu'un courant PTAT, est une tension comportant un terme inversement proportionnel à la température absolue et un terme du second ordre c'est-à-dire variant non linéairement avec la température absolue. Une telle tension est néanmoins désignée par l'homme du métier sous le vocable de tension inversement proportionnelle à la température absolue et est généralement connue par l'homme du métier sous la dénomination « tension CTAT », où l'acronyme anglosaxon CTAT signifie « Complementary To Absolute Temperature ».

On peut alors obtenir un courant CTAT à partir de cette tension CTAT. La tension de référence dite de bande interdite, peut être alors obtenue à partir de la somme de ces deux courants moyennant un choix convenable des résistances dans lesquelles circulent ces deux courants, permettant d'annuler la contribution du facteur température pour une température donnée de façon à rendre cette tension dite de bande interdite, indépendante de la température autour de la température donnée.

Un exemple de circuit générant une tension de référence de bande interdite, est décrit par exemple dans l'article de Hironori Banba et autres, intitulé « A CMOS Bandgap Reference Circuit with Sub-1-V Operation », ieee Journal of Solid-State Circuits, vol. 34, n° 5, Mai 1999.

Un tel circuit comprend des moyens d'égalisation des tensions aux bornes d'un coeur, comportant une résistance et, dans les deux branches du coeur, deux nombres différents de diodes, le coeur étant alors parcouru par un courant interne proportionnel à la température absolue (courant PTAT).

Des résistances latérales sont par ailleurs connectées entre les bornes du coeur et la masse, et sont alors parcourues par un courant inversement proportionnel à la température absolue (courant Ictat). Un module de sortie est alors agencé pour générer la tension de référence de sortie de bande interdite.

Le fonctionnement du circuit avec une très faible consommation de courant nécessite l'utilisation d'une forte valeur résistive pour la résistance latérale générant le courant, typiquement plusieurs méga-ohms. Par ailleurs cette résistance doit être dupliquée à chaque borne du coeur afin d'équilibrer les courants. I1 en résulte par conséquent une surface de silicium occupée importante. Un autre type de circuit délivrant une référence de tension de bande interdite est décrit dans l'ouvrage de P.R. Gray, P.H. Hurst, S.H. Lewis et R.G. Meyer, intitulé « Analysis and Design of Analog Integrated Circuits », 4ème édition, New York : Wiley, chapitre 4 p.326-327. Ce circuit utilise en particulier des miroirs de courant cascodés disposés entre la tension d'alimentation et les branches du coeur, de façon à améliorer le taux de réjection d'alimentation. Le courant PTAT délivré par le coeur, circule alors dans une branche additionnelle latérale comportant une résistance connectée en série avec un transistor bipolaire additionnel monté en diode additionnelle. I1 en résulte par conséquent aux bornes de cette résistance additionnelle une différence de potentiel proportionnelle à la température absolue.

Par ailleurs, la tension résultante aux bornes de l'ensemble résistance additionnelle-diode additionnelle, est la somme de cette tension proportionnelle à la température absolue et de la tension basse émetteur du transistor bipolaire additionnel qui est elle, inversement proportionnelle à la température absolue.

Un module de sortie permet de délivrer en sortie une tension de référence de bande interdite. Cependant, un tel circuit présente l'inconvénient de nécessiter une tension d'alimentation relativement élevée en raison de la présence de miroirs de courant cascodés, empilés entre la borne d'alimentation et le coeur. Selon un mode de réalisation, il est proposé un générateur d'une tension de référence du type bande interdite capable de fonctionner sous une faible tension d'alimentation, avec une surface de silicium réduite, et présentant un fort paramètre PSRR (« Power Supply Rejection Ratio »). On rappelle que le paramètre PSRR est le rapport entre la variation de la tension d'alimentation et la variation correspondante de la tension de bande interdite délivrée. Selon un aspect, il est proposé un dispositif de génération d'une tension de référence de bande interdite comprenant des premiers moyens de génération d'un courant proportionnel à la température absolue, ces premiers moyens de génération comportant des premiers moyens de traitement connectés aux bornes d'un coeur et agencés pour égaliser les tensions aux bornes du coeur. Le dispositif comprend également des deuxièmes moyens de génération d'un courant inversement proportionnel à la température absolue, connectés au coeur, et un module de sortie agencé pour générer la tension de référence. Bien entendu l'homme du métier sait que le caractère proportionnel à la température absolue du courant interne circulant dans le coeur dépend notamment de la bonne égalisation des tensions aux bornes du coeur, cette égalisation pouvant être plus ou moins bonne en fonction notamment des aléas technologiques liés au procédé de fabrication des composants pouvant conduire à des désappariements (« mismatch » en langue anglaise) de transistors par exemple, ou encore de décalages (« offset » en langue anglaise) internes de tensions. Un courant proportionnel à la température absolue s'entend donc ici comme un courant proportionnel ou sensiblement à la température absolue, compte tenu notamment d'imprécisions technologiques et/ou d'éventuels décalages en tension par exemple. De même, un courant CTAT est un courant inversement proportionnel à la température absolue ou sensiblement inversement proportionnel à la température absolue, compte tenu notamment également d'imprécisions technologiques. Selon une caractéristique générale de cet aspect, les premiers moyens de traitement comprennent un premier amplificateur possédant au moins un premier étage, polarisé à partir du courant inversement proportionnel à la température absolue, agencé selon un montage replié et comportant des premiers transistors PMOS agencés selon un montage grille commune ; les premiers moyens de traitement comprennent également un étage de contre-réaction dont l'entrée est connectée à la sortie de l'amplificateur et dont la sortie est connectée à l'entrée du premier étage ainsi qu'à au moins une borne du coeur ; les deuxièmes moyens de génération comprennent, quant à eux, un montage amplificateur suiveur, connecté à une borne du coeur et séparé du premier amplificateur, et le module de sortie est connecté à l'étage de contre-réaction.

Ainsi, selon cet aspect, on récupère, par le montage amplificateur suiveur, la tension inversement proportionnelle à la température absolue disponible à une borne du coeur, et l'on polarise le premier étage du premier amplificateur agencé en mode replié, à partir du courant correspondant qui est inversement proportionnel à la température absolue, ce qui permet la circulation dans l'étage de contre-réaction du premier amplificateur, d'un courant égal à la somme du courant proportionnel à la température absolue et du courant inversement proportionnel à la température absolue.

On évite donc, par cette structure, l'utilisation de résistances latérales importantes dupliquées, ce qui permet un gain de place tout en offrant une très faible consommation de courant car en plus de l'économie de résistance, les branches du premier étage qui dérivent le courant Ictat servent aussi d'amplificateur.

Le montage en grille commune (dans lequel le signal d'entrée attaque la source d'un transistor MOS) qui se distingue d'un montage à source commune (dans lequel le signal attaque une grille d'un transistor MOS) permet de diminuer l'impédance d'entrée car on attaque une source au lieu d'une grille, ce qui permet notamment d'améliorer le paramètre PSRR. Par ailleurs, un montage replié du premier étage de l'amplificateur, dans lequel les branches contenant les transistors PMOS sont connectées entre les bornes du coeur et une tension de référence, par exemple la masse, se distingue d'un montage empilé dans lequel les transistors du premier étage sont empilés avec les transistors de l'étage de contre-réaction et les transistors du coeur, et permet ainsi de fonctionner sous une tension d'alimentation minimum égale à la somme d'une tension drain-source d'un transistor MOS et d'une tension de diode, soit 0,9 volt environ. L'utilisation de transistors PMOS permet également une polarisation du premier étage « par le bas », c'est-à-dire une circulation du courant de polarisation vers la masse. En outre, l'utilisation de transistors PMOS montés en grille commune, qui nécessitent pour leur fonctionnement une tension grille- source Vgs négative, contribue à pouvoir faire fonctionner le dispositif sous la tension minimum de l'alimentation mentionnée ci avant. Bien que différents types d'architectures soient possibles, notamment une contre-réaction connectée sur une seule borne du coeur, il est préférable que le premier amplificateur soit à entrée différentielle et à sortie unique, et que l'étage de contre-réaction soit à entrée unique et sortie différentielle. Une telle architecture globale différentielle-différentielle permet d'avoir une bonne égalité entre les courants circulant dans les deux transistors (diodes) du coeur et donc une meilleure linéarité vis-à-vis de la température du courant proportionnel à la température absolue. Selon un mode de réalisation, une boucle de polarisation est connectée entre les deuxièmes moyens de génération du courant inversement proportionnel à la température absolue et le premier étage du premier amplificateur, cette boucle de polarisation étant agencée pour polariser le premier étage à partir du courant inversement proportionnel à la température absolue. Selon un mode de réalisation, le premier étage comprend au moins une paire différentielle de branches connectées entre les deux bornes du coeur et une tension de référence, par exemple la masse, et la boucle de polarisation est agencée pour faire circuler dans chaque paire différentielle de branches un courant de polarisation tiré du courant inversement proportionnel à la température absolue, le courant intermédiaire circulant dans l'étage de contre-réaction étant la somme du courant proportionnel à la température absolue et de chaque courant de polarisation circulant dans chaque paire différentielle de branches. Selon un mode de réalisation, le montage amplificateur suiveur comprend un deuxième amplificateur et un transistor de contre-réaction connecté entre la sortie du deuxième amplificateur et l'entrée du deuxième amplificateur ; les deuxièmes moyens de génération du courant inversement proportionnel à la température absolue comprennent en outre un premier circuit résistif connecté en série avec le transistor de contre-réaction ; le premier étage comprend au sein d'une paire différentielle de branches, une paire de transistors de polarisation NMOS connectés en série avec une paire de premiers transistors PMOS, et ladite boucle de polarisation comporte ledit transistor de contre-réaction, un premier transistors additionnel formant avec le transistor de contre-réaction, des premiers moyens de recopie de courant, ainsi que ladite paire de transistors de polarisation ; la boucle de polarisation est en outre agencée pour faire circuler dans chaque paire différentielle de branches un courant de polarisation égal audit courant inversement proportionnel à la température absolue, ou à une fraction de ce courant inversement proportionnel à la température absolue. Selon un mode de réalisation, l'étage de contre-réaction comprend une paire de deuxièmes transistors PMOS mutuellement connectés par leurs grilles, les sources respectives des deuxièmes transistors étant connectées à une borne d'alimentation, les drains des deuxièmes transistors PMOS étant respectivement reliés aux deux bornes du coeur ; le module de sortie comprend un deuxième circuit résistif comportant un deuxième transistor PMOS additionnel formant avec les deuxièmes transistors PMOS de l'étage de contre-réaction, des deuxièmes moyens de recopie configurés pour délivrer dans le deuxième circuit résistif un courant recopié égal audit courant intermédiaire circulant dans l'étage de contre-réaction ou multiple ou sous-multiple dudit courant intermédiaire. Selon un autre mode de réalisation, le premier amplificateur comprend un étage inverseur agencé en montage du type source commune, connecté entre la sortie du premier étage et l'entrée de l'étage de contre-réaction, la sortie de l'étage inverseur formant alors la sortie de l'amplificateur. L'adjonction d'un tel étage inverseur permet notamment d'augmenter la plage de valeurs possibles pour la tension d'alimentation, et d'améliorer encore le paramètre PSRR surtout si le gain est important.

Selon un autre mode de réalisation, le premier étage de l'amplificateur comprend - une première paire différentielle de branches connectée entre les deux bornes du coeur et une tension de référence, par exemple la masse, cette première paire différentielle de branches comportant une première paire de premiers transistors PMOS, - une deuxième paire différentielle de branches connectée de façon croisée entre les deux bornes du coeur et la tension de référence, cette deuxième paire différentielle de branches comportant une deuxième paire de premiers transistors PMOS ; les deux doublets de transistors homologues des deux paires formant respectivement deux pseudo-miroirs de courant ; et les drains des deux premiers transistors PMOS de la deuxième paire différentielle sont respectivement connectés aux grilles de deux transistors NMOS de taille identique et traversés par un même courant ou par deux courants sensiblement égaux. Un tel mode de réalisation permet de réduire le décalage en tension (offset) de l'amplificateur, ce qui favorise l'égalisation des tensions aux bornes du coeur.

D'autres avantages et caractéristiques de l'invention, permettant notamment d'améliorer la stabilité du signal de sortie tout en augmentant le gain de l'amplificateur, apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 5 illustrent schématiquement différents modes de réalisation d'un dispositif de génération selon l'invention. Sur la figure 1, la référence DIS désigne un dispositif de génération d'une tension de bande interdite VBG.

Ce dispositif DIS est par exemple réalisé de façon intégré au sein d'un circuit intégré CI. Le dispositif DIS comporte un coeur CR agencé pour, lorsque les tensions V1 et V2 à ses deux bornes BEl et BE2 sont égalisées, être parcouru par un courant interne Iptat proportionnel à la température absolue. Le coeur CR comporte ici un premier transistor bipolaire PNP, référencé Q1, monté en diode et connecté en série avec une résistance R1 entre la borne d'entrée BEI et une borne B2 reliée à une tension de référence, ici la masse. Le coeur CR comporte également un transistor bipolaire PNP référencé Q2, également monté en diode, et connecté en série entre la deuxième borne BE2 du coeur et la borne B2 reliée à la masse.

La taille du transistor Q1 et la taille du transistor Q2 sont différentes, et sont dans un rapport M de façon à ce que la densité de courant traversant le transistor Q1 soit différente de la densité de courant traversant le transistor Q2. Bien entendu il serait aussi possible d'utiliser un transistor Q2 et M transistors Q1 en parallèle, tous de même taille que celle du transistor Q2. Comme il est bien connu par l'homme du métier, lorsque les tensions V1 et V2 sont égales ou sensiblement égales, le courant interne Iptat traversant la résistance R1 est alors proportionnel à la température absolue et égal à KTLog(M)/qR1, où K désigne la constante de Boltzmann, T la température absolue, q la charge d'un électron, et Log la fonction logarithme népérien. Le dispositif comporte également un premier amplificateur AMP1 possédant ici un premier étage ET1 agencé en montage à grille commune et en montage replié.

L'amplificateur AMP1 est contre-réactionné par un étage de contre-réaction ETR connecté entre la sortie BS1 du premier étage ET1, et donc de l'amplificateur AMP1, et l'entrée différentielle BEI, BE2 du premier étage qui forme également les deux bornes du coeur CR.

L'amplificateur contre-réactionné est ainsi agencé pour égaliser les tensions V1, V2 aux bornes BEI, BE2 du coeur CR. Le premier étage ET1 de l'amplificateur AMP1, qui est ici un étage à entrée différentielle et sortie unique, comprend ici une paire différentielle de branches comportant une paire de transistors PMOS M3, M4, mutuellement connectés par leur grille. Ces deux transistors PMOS sont en montage à grille commune, leurs sources respectives, recevant le signal d'entrée, étant connectées aux deux bornes d'entrée BEl, BE2. Les tensions aux bornes BEl, BE2 sont de l'ordre de 500 mV à 800 mV dans toute la plage de températures. Le transistor M4 est monté en diode, son drain étant relié à sa grille.

La tension V3 aux bornes des grilles des transistors M3 et M4 est égale à V2 moins la tension grille-source de M4. Au plus bas elle est égale à la tension de saturation drain-source du transistor M8, soit de l'ordre de 100 millivolts. La tension Vgs aux bornes des transistors M3 et M4 est par conséquent négative et compatible avec le fonctionnement d'un transistor PMOS. Le drain du transistor M3 forme ici la borne de sortie BS1 du premier étage ET1. Le premier étage ET1 comporte également deux transistors de polarisation NMOS, M7 et M8, mutuellement connectés par leur grille. Le transistor M7 est connecté en série entre le drain du transistor M3 et la borne B2 reliée à la masse, et le transistor M8 est connecté en série entre le drain du transistor M4 et la borne B2. L'étage de contre-réaction ETR, agencé en montage source commune, comporte une paire de deuxièmes transistors PMOS, Ml, M2 mutuellement connectés par leur grille. Le deuxième transistor PMOS Ml a sa source connectée à la borne B1 reliée à une tension d'alimentation Vdd, et son drain connecté à la borne BEI. Le deuxième transistor PMOS M2 a également sa source connectée à la borne d'alimentation B1 et son drain connecté à la borne BE2 du coeur. La borne de sortie en tension BS1 de l'étage ET1 est connectée à l'entrée (grille des transistors M1 et M2) de l'étage ETR.

L'étage de contre-réaction est donc ici à entrée unique et sortie différentielle, ce qui permet d'obtenir une architecture globale complètement différentielle. Le dispositif DIS comprend également un montage amplificateur suiveur séparé et distinct du premier amplificateur AMP1 comprenant un second amplificateur opérationnel AMP2 dont l'entrée négative est reliée à la borne BE2 du coeur et dont la sortie est reliée à la grille d'un transistor PMOS M15 de contre-réaction. La source de ce transistor M15 est reliée à la première borne d'alimentation B1 et son drain est rebouclé sur l'entrée positive de l'amplificateur AMP2. La structure de l'amplificateur AMP2 est classique et est par exemple du type à source commune. Un premier circuit résistif CRS1, comportant ici une résistance R2, est connecté en série entre le drain du transistor de contre-réaction M15 et la masse (borne B2). Le second amplificateur AMP2 contre-réactionné par le transistor de contre-réaction M15, ainsi que le premier chemin résistif CRS1, forment des deuxièmes moyens de génération d'un courant Ictat inversement proportionnel à la température absolue. Le dispositif DIS comporte également une boucle de polarisation BPL connectée entre les deuxièmes moyens de génération, et plus particulièrement la grille du transistor de contre-réaction M15, et le premier étage ET 1 du premier amplificateur AMP1.

La boucle de polarisation BPL comporte ici le transistor de contre-réaction M15, ainsi qu'un premier transistor additionnel M16 dont la grille est connectée à la grille du transistor de contre-réaction M15. La source du transistor M16 est connectée à la borne d'alimentation B1, la taille (largeur W de canal/longueur L de canal) de chacun des transistors M15 et M16 est identique de sorte que les transistors M15 et M16 forment des premiers moyens de recopie de courant, de sorte que le courant traversant le transistor M16 est égal au courant traversant le transistor M15.

Outre un transistor M17, dont on reviendra plus en détail ci après sur la fonction, la boucle de polarisation comporte également un miroir de courant formé par les deux transistors de polarisation M7, M8 et par un transistor M18 monté en diode et connecté en série entre le transistor M17 et la borne B2 reliée à la masse. Le dispositif DIS comporte également un module de sortie MDS comprenant ici des deuxièmes moyens de recopie de courant formés par les transistors PMOS Ml, M2 de l'étage de contre-réaction, et par un deuxième transistor additionnel PMOS, référencé M19.

La grille de ce transistor M19 est connectée à la grille des transistors Ml, M2 et sa source est reliée à la borne d'alimentation B1. Son drain est relié à la borne de sortie BS du dispositif par l'intermédiaire d'un transistor M20 dont on reviendra plus en détail ci après sur la fonction.

Bien que le rapport entre la taille du transistor M19 et la taille des transistors Ml, M2 puisse être quelconque, la taille du transistor M19 est ici prise égale à la taille du transistor M2 (égale à la taille du transistor Ml) de façon que les deuxièmes moyens de recopie M1, M2, M19 délivrent un courant recopié égal au courant intermédiaire circulant dans l'étage de contre-réaction. Le module de sortie MDS comporte également un second chemin résistif CRS2 comportant une résistance R3 connectée ici entre la borne de sortie BS et la masse (borne B2). En régime établi, c'est-à-dire lorsque les tensions V1 et V2 sont égalisées ou quasiment égalisées, le coeur CR est traversé par le courant interne Iptat. Par ailleurs, la tension V2 disponible à la borne BE2 du coeur est une tension CTAT, c'est-à-dire une tension inversement proportionnelle à la température absolue. Le second amplificateur AMP2, contre-réactionné par le transistor de contre-réaction M15, égalise les tensions présentes à ces deux entrées à la valeur de la tension V2. Par conséquent, le courant traversant le transistor de contre-réaction M15 et par conséquent la résistance R2 du premier chemin résistif CRS1, est le courant inversement proportionnel à la température absolue Ictat=V2/R2.

Ce courant est recopié dans la branche M16, M17, M18 de la boucle de polarisation BPL par l'intermédiaire du miroir de courant formé par les transistors M15 et M16.

Ce courant est par ailleurs recopié dans les branches de la paire différentielle du premier étage ET1 du premier amplificateur AMP1 par l'intermédiaire des transistors M7, M8, M18, de même taille, et qui forment par conséquent un miroir de courant.

En conséquence, le courant intermédiaire qui circule dans l'étage de contre-réaction ETR du premier amplificateur AMP1, c'est- à-dire à travers les transistors Ml et M2, est, du fait du montage replié du premier étage, la somme du courant Iptat circulant dans le coeur CR et du courant Ictat. kTLogM V2 Ce courant intermédiaire Iptat+Ictat est égal à qRl + R2'

Ce courant intermédiaire est ensuite recopié dans le deuxième schéma résistif CRS2 du module de sortie MDS par les moyens de recopie de courant formés par les transistors Ml, M2 et M19, qui sont, dans ce mode de réalisation, tous trois de même taille.

En conséquence, ce courant recopié est ici égal au courant intermédiaire circulant dans l'étage de contre-réaction.

En raison de la présence de la résistance R3, la tension de sortie VBG est égale a R2 V2+RRIkT LogMj. q En choisissant correctement le rapport R2/Rl, le coefficient dépendant de la température de la tension VBG peut être annulé pour une température donnée, par exemple 27°C, et la valeur de la tension VBG est alors considérée comme indépendante de la température absolue pour cette température donnée, c'est-à-dire qu'elle variera très peu dans une plage de températures autour de cette température donnée. La valeur de la résistance R3 permet d'ajuster la valeur de la tension VBG.

Quoique non indispensables, les transistors auxiliaires M17 et M20, dont les grilles sont connectées aux grilles des transistors M3 et M4 du premier étage ET1 du premier amplificateur, forment respectivement, avec les transistors M16 et M19, deux montages cascodes. La présence du premier transistor cascode M17 permet d'obtenir une bonne égalité entre la tension de drain du transistor M16 et la tension présente à l'entrée positive du second amplificateur AMP2, ce qui garantit une très bonne copie de courant au niveau de M15-M16. Le paramètre PSRR de la tension de sortie VBG dépend de la réjection d'alimentation au niveau du chemin résistif CRS2 et de la réjection d'alimentation du courant intermédiaire Ictat+Ictat circulant dans l'étage de contre-réaction ETR.

La réjection d'alimentation dans le chemin résistif CRS2 est améliorée par l'adjonction du transistor cascode M20. Du fait du transistor cascode M14, généralement on choisit R3 de façon à pouvoir obtenir une valeur de la tension VBG strictement inférieure au minimum de la tension V2 sur la plage de température. Si on enlève le transistor de cascode M20, on peut choisir R3 de façon à pouvoir obtenir une valeur de la tension VBG supérieure (jusqu'à VDD-VDSSAT où VDSSAT désigne la tension de saturation drain-source du transistor M19), mais au prix d'une détérioration du paramètre PSRR.

La réjection d'alimentation du courant intermédiaire est également améliorée par le fait que les transistors PMOS de l'étage ET1 sont agencés dans un montage à grille commune. En effet, l'impédance aux bornes BEl et BE2 est réduite alors de façon significative, ce qui permet d'augmenter le paramètre PSRR.

Par ailleurs, la contre-réaction divise cette impédance par un facteur égal à 1 plus le gain en boucle ouverte, ce qui améliore encore le paramètre PSRR. De façon à augmenter la plage de valeurs possibles pour la tension d'alimentation Vdd, et à augmenter encore le taux PSRR, on peut utiliser le mode de réalisation du dispositif DIS illustré sur la figure 2. Par rapport au mode de réalisation de la figure 1, l'amplificateur AMP1 du dispositif DIS comporte ici un étage inverseur ET2 agencé en montage du type source commune (le signal de sortie du premier étage attaque la grille d'un transistor MOS), cet étage inverseur étant connecté entre la sortie BS1 du premier étage ET1 et l'entrée de l'étage de contre-réaction, la sortie BS2 de l'étage inverseur formant la sortie de l'amplificateur AMP1.

Dans ce mode de réalisation, c'est cette fois-ci le premier transistor PMOS M3 qui est monté en diode, et la sortie BS1 du premier étage est formée par le drain du premier transistor PMOS M4. L'étage inverseur ET2 comporte ici un premier transistor NMOS M11 ainsi qu'un transistor PMOS M13. La source du transistor NMOS Ml1 est reliée à la borne de référence B2 (la masse) tandis que la source du transistor PMOS M13 est reliée à la borne d'alimentation B1. Les drains des transistors M11 et M13 sont reliés ensemble et forment la sortie BS2 de l'étage inverseur ET2. Cette sortie BS2 est reliée à la grille des transistors M1, M2, M13 et M19. On remarque ici par ailleurs que le transistor M13 est monté en diode, ce qui confère un gain relativement faible à l'étage inverseur ET2. Cela étant, la plage de valeurs admissibles pour la tension d'alimentation est plus élevée que dans le mode de réalisation de la figure 1, car la dynamique sur la tension V5 (borne BS2) est plus importante que la dynamique de la tension V4 (borne BS1) du dispositif de la figure 1 qui suit l'augmentation de la tension d'alimentation Vdd conduisant in fine à un pincement de la tension drain-source du transistor M3 du dispositif de la figure 1. En effet, dans le mode de réalisation de la figure 2, quand la tension d'alimentation augmente, la tension V5 augmente, mais la tension V4 reste fixe car cette tension attaque la grille d'un transistor NMOS (le transistor M11) référencé à la masse.

A titre indicatif, alors que la plage de variations possibles de la tension d'alimentation Vdd est de l'ordre de 300 millivolts pour le dispositif de la figure 1, elle s'étend entre environ 0,9 volt et la valeur de la tension de claquage (« breakdown voltage ») des transistors pour le dispositif de la figure 2.

Par ailleurs, la présence du deuxième étage inverseur ET2 dans le dispositif de la figure 2 permet une augmentation du gain en boucle ouverte (même si cette augmentation est faible compte tenu du gain faible de l'étage inverseur), ce qui va dans le sens d'une amélioration du paramètre PSRR. Cela étant, tant le dispositif de la figure 1 que le dispositif de la figure 2 présentent un décalage de tension variable entre les bornes BEl et BE2 (sur les tensions V1 etV2), en raison de la non-égalité entre les tensions de drain V3 etV4 des transistors M3 et M4, ce décalage de tension étant de plus variable en température. Ceci peut être gênant dans certaines applications. Aussi, de façon à réduire ce décalage sur les tensions V1 et V2, et ainsi mieux égaliser ces tensions V1 et V2, on peut par exemple utiliser le mode de réalisation illustré sur la figure 3.

Par rapport aux modes de réalisation précédents, le premier étage ET1 de l'amplificateur AMP du dispositif DIS illustré sur la figure 3 a une structure différente, mais présentant toujours un agencement replié en montage grille commune. Plus précisément, le premier étage ET1 comporte une première paire différentielle de branches connectée entre les deux bornes BEI et BE2 du coeur et la borne de référence B2 (la masse), cette première paire différentielle de branches comportant une première paire de premiers transistors PMOS M3 et M4. Le premier étage ET1 comporte par ailleurs une deuxième paire différentielle de branches connectée de façon croisée entre les deux bornes BEl et BE2 du coeur, et la tension de référence (borne B2), cette deuxième paire différentielle de branches comportant une deuxième paire de premiers transistors PMOS M5 et M6. Les transistors M3 et M4 de la première paire de transistors sont montés en diodes, leur drain étant connecté à leur grille. Par ailleurs, la grille du transistor M5 est reliée à la grille du transistor M3 et la grille du transistor M6 est reliée à la grille du transistor M4. Le doublet de transistors homologues M3, M5 des deux paires forme donc un pseudo-miroir de courant, de même que le doublet des transistors homologues M4, M6 des deux paires. Chaque doublet forme un pseudo-miroir de courant car les sources des deux transistors de chaque doublet sont différentes. Cela étant l'égalité des courants circulant dans les deux transistors de chaque doublet vient du fait que le dispositif égalise les sources des deux transistors correspondants en régime établi c'est-à-dire lorsque les tensions V1 et V2 sont égalisées ou quasiment égalisées. On obtient alors une recopie de courant et chaque doublet de transistors se comporte alors fonctionnellement comme un miroir de courant. On peut donc dire que chaque doublet forme structurellement un pseudomiroir de courant et fonctionnellement un miroir de courant. On retrouve dans la première paire différentielle de branches, les deux transistors de polarisation NMOS, référencés M7 et M8, respectivement connectés en série avec les transistors PMOS M3 et M4. La deuxième paire différentielle de branches comporte un premier transistor NMOS supplémentaire M9 et un deuxième transistor supplémentaire M10, ce dernier étant monté en diode, dont les grilles sont mutuellement connectées, et formant ensemble un miroir de courant. Le drain du premier transistor supplémentaire NMOS référencé M9 est connecté au drain du transistor PMOS M5 et sa source est reliée à la masse (borne B2).

De même, le drain du transistor NMOS supplémentaire référencé M10 est connecté au drain du transistor M6 et sa source est reliée à la borne B2. La taille (rapport W/L où W désigne la largeur du canal et L la longueur du canal) du transistor NMOS supplémentaire M10 est égale à la taille du premier transistor NMOS M11 de l'étage inverseur ET2 dont la grille est connectée à la sortie B S 1 de l'étage ET1. L'étage ET1 est là encore, dans ce mode de réalisation, un étage à entrée différentielle et sortie unique tandis que l'étage inverseur ET2 est, tout comme dans le mode de réalisation de la figure 2, un étage à entrée unique et sortie unique. Dans le mode de réalisation de la figure 3, la taille du transistor M18 de la boucle de polarisation est deux fois plus importante que la taille des transistors de polarisation M7 et M8. La boucle de polarisation BPL permet donc de faire circuler dans la première paire différentielle de branches comportant les transistors de polarisation M7 et M8, un courant de polarisation égal à Ictat/2.

Les pseudo-miroirs de courant M3, M5, et M4, M6 permettent également de faire circuler dans les branches de la deuxième paire différentielle de branches du premier étage ET1 un courant de polarisation égal à Ictat/2. En conséquence, le courant intermédiaire circulant dans l'étage de contre-réaction ETR est toujours égal à Iptat+Ictat. Par contre la taille du transistor M13 de l'étage ET2 est ici quatre fois plus petite que celle des transistors Ml et M2. De ce fait un courant (Iptat+Ictat)/4 circule dans l'étage ET2. On remarque donc que la tension V5 (drain du transistor M5) attaque la grille d'un transistor NMOS, en l'espèce le transistor M11 de l'étage ET2, tandis que la tension V6 (drain du transistor M6) attaque également la grille d'un transistor NMOS, en l'espèce le transistor M10 du miroir de courant M9, M10. Par ailleurs, puisque les résistances R1 et R2 ont été choisies pour obtenir une version VBG indépendante de la température, c'est-à-dire pour obtenir une compensation des termes linéaires en fonction de la température des courants Iptat et Ictat, le courant Iptat est sensiblement égal au courant Ictat et par conséquent le courant circulant dans le transistor M11 est sensiblement égal à Ictat/2.

Et, puisque la taille des transistors M11 et M10 est identique et que ces deux transistors sont traversés sensiblement par le même courant, à savoir le courant Ictat/2, on a une quasi égalité des tensions V5 et V6 et par conséquent une réduction notable du décalage au niveau des tensions V1 et V2.

I1 convient de noter ici que le miroir de courant M9, M10 permet de récupérer le différentiel et permet effectivement une sortie unique du premier étage ET1. Par ailleurs, ce mode de réalisation permet d'augmenter encore le paramètre PSRR en raison du couplage croisé des paires différentielles de branches contenant les transistors M3, M5, M4, M6 qui permettent une augmentation par deux du gain. Cela étant, en raison de la présence dans le mode de réalisation de la figure 3, de deux étages de gain, à savoir un premier étage de gain fourni par les transistors M5, M9 du premier étage ET1 et un deuxième étage de gain fourni par l'étage inverseur ET2 (même si ce deuxième gain est faible puisque le transistor M13 est monté en diode), il peut résulter des problèmes de stabilité du signal de sortie se traduisant par la présence sur ce signal d'oscillations entretenues.

I1 peut donc être nécessaire dans certaines applications, de compenser ces oscillations par exemple par l'adjonction de condensateurs. Cela étant, le mode de réalisation de la figure 4 permet d'offrir une réduction voire une suppression du décalage entre les tensions V1 et V2 tout en permettant, dans certaines applications, de s'affranchir d'une compensation par adjonction de condensateurs. Plus précisément, par rapport au mode de réalisation de la figure 3, le premier étage ET1 d'amplificateur AMP1 du dispositif de la figure 4 comporte cette fois-ci dans sa deuxième paire différentielle de branches, non seulement le deuxième transistor NMOS supplémentaire M10 monté en diode, mais également le premier transistor NMOS supplémentaire M9 monté en diode. Le premier transistor NMOS supplémentaire M9, monté en diode, forme avec le transistor NMOS M11 de l'étage inverseur ET2, dont la grille est reliée au drain du transistor M9, un miroir de courant. Par ailleurs, dans ce mode de réalisation, l'étage inverseur ET2 comporte une deuxième branche comprenant un deuxième transistor NMOS M12 et un deuxième transistor PMOS M14 montés en diode, connectés en série entre la borne d'alimentation B1 et le deuxième transistor NMOS M12 référencé par ailleurs à la masse (connexion de la source à la borne B2). La grille du transistor PMOS M14 est par ailleurs reliée à la grille du transistor PMOS M13 de l'étage ET2, ces deux transistors M13 et M14 formant ainsi un miroir de courant. La taille des transistors M13 et M14 est identique et est quatre fois plus petite que la taille des transistors M1, M2. Par analogie avec les transistors M9 et M11, les transistors M10 et M12 forment un miroir de courant NMOS, la grille du transistor M12 étant reliée au drain du transistor M10. On notera également ici que l'étage ET1 est cette fois-ci un étage différentiel en entrée et différentiel en sortie, la sortie différentielle BS10-BS11 du premier étage ET1 étant formée par les drains des transistors M5 et M6.

De ce fait, l'étage inverseur ET2 est cette fois-ci un étage à entrée différentielle et sortie unique. Par ailleurs, on notera ici que le gain de l'étage inverseur ET2 est bien plus important que le gain de l'étage ET2 des modes de réalisation précédents car cette fois-ci, le transistor M13 n'est pas monté en diode. Le courant Ictat/2 circule dans la première paire différentielle de branches grâce à la boucle de polarisation BPL comportant les transistors NMOS de polarisation M7 et M8. Les pseudo-miroirs de courant M3, M5 d'une part, et M4, M6 d'autre part, permettent également une circulation du courant Ictat/2 dans la deuxième paire différentielle de branches. Les miroirs de courant M9, M11 d'une part et les miroirs de courant M10, M12 d'autre part, permettent quant à eux une circulation du courant Ictat/2 dans les deux branches M11, M13 et M12, M14 de l'étage inverseur ET2. Par rapport au mode de réalisation précédent, on a une réduction encore plus importante du décalage de tension au niveau des tensions V1 et V2 en raison de l'égalité des tensions V5 et V6. En effet, ces deux tensions V5 et V6 attaquent respectivement deux transistors NMOS de taille identique, M9 et M10, montés en diode, traversés cette fois-ci par un même courant Ictat/2. Un décalage subsiste encore du fait de l'inégalité entre les tensions V7 et V8, mais son impact est divisé par le gain de l'étage ET2 (Ml l -M 13).

Par ailleurs, le miroir de courant M13, M14 permet cette fois-ci de récupérer le différentiel au niveau de l'étage inverseur ET2 qui est à sortie unique BS2. En outre, la stabilité du signal de sortie du dispositif de la figure 4 est beaucoup plus importante et on peut s'affranchir donc de compensation. En effet, même si les transistors M5 et M9 et aussi M6 et M10 forment un étage de gain, ce gain est minime compte tenu du fait que les transistors M9 et M10 sont montés en diode. En conséquence, on peut considérer ici que la structure de la figure 4 comporte essentiellement un seul étage de gain, à savoir celui fourni par les transistors M13 et M11 ainsi que M12 et M14 de l'étage ET2, ce qui favorise la stabilité du signal de sortie. En effet le noeud haute impédance BS2 (tension V8) se trouve là où la valeur capacitive est la plus forte pour former un premier pôle basse fréquence qui favorise la stabilité.

Le mode de réalisation de la figure 5 permet, comme on va le voir plus en détail ci après, d'augmenter le gain de la structure ainsi que le paramètre PSRR tout en continuant d'offrir une plage de valeurs plus importante pour la tension d'alimentation, et une réduction encore plus importante du décalage entre les tensions V1 et V2.

A cet égard, le dispositif DIS de la figure 5 comporte un amplificateur AMP1 dont le premier étage ET1 a une structure identique à celle du premier étage ET1 de l'amplificateur de la figure 3, et dont l'étage ET2 a la même structure que celle de l'étage ET2 de l'amplificateur de la figure 4.

En conséquence, par rapport à la structure de la figure 4, le gain est fortement augmenté car on est ici en présence de deux étages de gain, à savoir celui produit par les transistors M3 à M10 de l'étage ET1, et par les transistors M11, M12, M13 et M14 de l'étage ET2.

Du fait de l'augmentation du gain, le paramètre PSRR est augmenté. Par ailleurs, d'une façon analogue à ce qui a été expliqué ci avant, la plage de valeurs admissibles pour la tension d'alimentation est importante en raison de la dynamique importante de la tension V5 tandis que la tension V4 reste fixe quand la tension d'alimentation varie. Par ailleurs, comme cela a été expliqué ci avant, on a toujours ici une réduction importante du décalage de tension entre les tensions V1 et V2 en raison de l'égalité des tensions V5 et V6 qui toutes deux attaquent des transistors MOS de taille identique traversés par un même courant, à savoir le courant Ictat/2. Par ailleurs, l'impact du décalage entre les tensions V7 et V8 est davantage minimisé en raison du gain plus important de l'étage ET2. A titre indicatif, la valeur du gain d'une telle structure est de l'ordre de 80dB avec un paramètre PSRR de l'ordre 120 dB en régime établi (en DC : « Direct Current). La tension d'alimentation peut varier entre 0,9 volt environ et la valeur de la tension de claquage des transistors. Par contre, une telle structure peut nécessiter dans certaines applications une compensation en raison de la présence des deux étages de gain si la valeur capacitive au niveau des grilles des transistors Ml et M2 n'est pas suffisante. Cette compensation peut être réalisée entre les tensions V8 et V5 ou bien entre la tension d'alimentation Vdd et la tension V8. Cela étant, la compensation peut être aisément réalisée en plaçant par exemple un condensateur entre la tension V5 et V8, c'est-à-dire entre le drain du transistor M5 et le drain du transistor M11, et on bénéficie à cet égard de l'effet Miller qui permet d'avoir une capacité effective entre la tension V5 et la masse égale au produit de la valeur capacitive du condensateur par le gain de l'étage ET2. L'effet Miller permet aussi de repousser le 2ème pôle en haute fréquence.

Claims (14)

1. REVENDICATIONS1. Dispositif de génération d'une tension de référence ajustable de bande interdite, comprenant des premiers moyens de génération d'un courant proportionnel à la température absolue comportant des premiers moyens de traitement connectés aux bornes d'un coeur (CR) et agencés pour égaliser les tensions aux bornes du coeur, des deuxièmes moyens de génération d'un courant inversement proportionnel à la température absolue (Ictat) connectés au coeur, et un module de sortie (MDS) agencé pour générer la tension de référence (VBG), caractérisé en ce que les premiers moyens de traitement comprennent un premier amplificateur (AMP1) possédant au moins un premier étage (ET1), polarisé à partir du courant inversement proportionnel à la température absolue, agencé selon un montage replié et comportant des premiers transistors PMOS (M3, M4) agencés selon un montage grille commune, et un étage de contre-réaction (ETR) dont l'entrée est connectée à la sortie de l'amplificateur et dont la sortie est connectée à l'entrée du premier étage ainsi qu'à au moins une borne (BEl, BE2) du coeur, les deuxièmes moyens de génération comprennent un montage amplificateur suiveur (AMP2, M15) connecté à une borne (BE2) du coeur et séparé du premier amplificateur (AMPl), et le module de sortie (MDS) est connecté à l'étage de contre-réaction.
2. 2. Dispositif selon la revendication 1, dans lequel le premier amplificateur (AMP 1) est à entrée différentielle et à sortie unique et l'étage de contre-réaction (ETR) est à entrée unique et sortie différentielle.
3. 3. Dispositif selon la revendication 1 ou 2, dans lequel une boucle de polarisation (BPL) est connectée entre les deuxièmes moyens de génération et le premier étage (ET1) du premier amplificateur (AMPl), et est agencée pour polariser ledit premier étage (ET1) à partir du courant inversement proportionnel à la température absolue (Ictat).
4. 4. Dispositif selon la revendication 3, dans lequel le premier étage (ET1) comprend au moins une paire différentielle de branchesconnectée entre les deux bornes (BEl, BE2) du coeur et une tension de référence (B2), et la boucle de polarisation (BPL) est agencée pour faire circuler dans chaque paire différentielle de branches un courant de polarisation (Ictat) tiré dudit courant inversement proportionnel à la température absolue, le courant intermédiaire circulant dans l'étage de contre-réaction étant la somme du courant proportionnel à la température absolue (Iptat) et de chaque courant de polarisation (Ictat) circulant dans chaque paire différentielle de branches.
5. 5. Dispositif selon la revendication 4, dans lequel le montage amplificateur suiveur comprend un deuxième amplificateur (AMP2) et un transistor de contre-réaction (M15) connecté entre la sortie du deuxième amplificateur (AMP2) et une entrée (+) du deuxième amplificateur, et les deuxièmes moyens de génération comprennent en outre un premier circuit résistif (CRS1) connecté en série avec le transistor de contre-réaction (M15), le premier étage (ET1) comprend au sein d'une paire différentielle de branches, une paire de transistors de polarisation NMOS (M7, M8) connectés en série avec une paire de premiers transistors PMOS (M3, M4), et ladite boucle de polarisation (BPL) comporte ledit transistor de contre-réaction (M15), un premier transistor additionnel (M16) formant avec le transistor de contre-réaction (M15) des premiers moyens de recopie de courant, ladite paire de transistors de polarisation NMOS (M7, M8) et est agencée pour faire circuler dans chaque paire différentielle de branches un courant de polarisation (Ictat) égal audit courant inversement proportionnel à la température absolue ou à une fraction (Ictat/2) de ce courant inversement proportionnel à la température absolue.
6. 6. Dispositif selon la revendication 5, dans lequel l'étage de contre réaction (ETR) comprend une paire de deuxièmes transistors PMOS (Ml, M2) mutuellement connectés par leur grille, les sources respectives des deuxièmes transistors (Ml, M2) étant connectées à une borne d'alimentation (B1), les drains des deuxièmes transistors PMOS (Ml, M2) étant respectivement reliés aux deux bornes (BEl, BE2) du coeur, et le module de sortie (MDS) comprend un deuxième circuit résistif (CRS2) comportant un deuxième transistor PMOS additionnel(M19) formant avec les deuxièmes transistors PMOS (Ml, M2) de l'étage de contre-réaction, des deuxièmes moyens de recopie (Ml, M2, M19) configurés pour délivrer dans le deuxième circuit résistif (CRS2) un courant recopié (Ictat+Ictat) égal audit courant intermédiaire ou multiple ou sous-multiple dudit courant intermédiaire.
7. 7. Dispositif selon la revendication 6, comprenant en outre un premier transistor auxiliaire (M17) formant avec ledit premier transistor additionnel (M16) un premier montage cascode et un deuxième transistor auxiliaire (M20) formant avec ledit deuxième transistor PMOS additionnel (M18) du deuxième circuit résistif un deuxième montage cascode.
8. 8. Dispositif selon l'une des revendications précédentes, dans lequel ledit premier amplificateur (AMPl) comprend un étage inverseur (ET2) agencé en montage du type source commune, et connecté entre la sortie (B S 1) du premier étage (ET1) et l'entrée de l'étage de contre-réaction (ETR), la sortie (BS2) de l'étage inverseur (ET2) formant la sortie de l'amplificateur.
9. 9. Dispositif selon la revendication 8, dans lequel le premier étage (ET1) du premier amplificateur comprend une première paire différentielle de branches connectée entre les deux bornes de coeur (BEl, BE2) et une tension de référence et comportant une première paire de premiers transistors PMOS (M3, M4), et une deuxième paire différentielle de branches connectée de façon croisée entre les deux bornes du coeur (BEl, BE2) et la tension de référence et comportant une deuxième paire de premiers transistors PMOS (M5, M6), les deux doublets de transistors homologues (M3, M5 ; M4, M6) des deux paires formant respectivement deux pseudo-miroirs de courant, et les drains des deux premiers transistors PMOS (M5, M6) de la deuxième paire différentielle sont respectivement connectés aux grilles de deux transistors NMOS (M l l , M10 ; M11, M12) de même taille et destinés à être traversés par un même courant (Ictat/2), ou par deux courants sensiblement égaux.
10. 10. Dispositif selon la revendication 9 prise en combinaison avec la revendication 5, dans lequel les deux premiers transistorsPMOS (M3, M4) de la première paire différentielle sont montés en diode et les drains de ces deux premiers transistors PMOS (M3, M4) sont respectivement connectés à la tension de référence par l'intermédiaire des deux transistors de polarisation NMOS (M7, M8), le drain de l'un (M5) des deux premiers transistors PMOS de la deuxième paire différentielle est d'une part connectée à la grille d'un premier transistor NMOS (Mll) de l'étage inverseur (ET2) et d'autre part à la tension de référence (B2) par l'intermédiaire d'un premier transistor NMOS supplémentaire (M9), et le drain de l'autre (M6) des deux premiers transistors PMOS de la deuxième paire différentielle est connecté à la tension de référence (B2) par l'intermédiaire d'un deuxième transistor supplémentaire NMOS (M10) monté en diode.
11. 11. Dispositif selon la revendication 10, dans lequel le premier transistor NMOS supplémentaire (M9) et le deuxième transistor NMOS supplémentaire (M10) qui est monté en diode, sont mutuellement agencés en miroir de courant.
12. 12. Dispositif selon la revendication 10, dans lequel l'étage inverseur (ET2) comprend une première branche comportant le premier transistor NMOS (Ml l) et un premier transistor PMOS (M13) connecté en série entre le premier transistor NMOS (M11) et une borne d'alimentation (BU, et une deuxième branche comportant un deuxième transistor NMOS (M12) et un deuxième transistor PMOS (M14), monté en diode, connecté en série entre la borne d'alimentation (B1) et le deuxième transistor NMOS (M12), le premier transistor PMOS (M13) et le deuxième transistor PMOS (M14) étant mutuellement agencé en miroir de courant, le premier transistor NMOS supplémentaire (M9) est monté en diode et forme avec le premier transistor NMOS (Ml l) de l'étage inverseur un premier miroir de courant, et le drain de l'autre (M6) des deux premiers transistors PMOS de la deuxième paire différentielle est également connecté à la grille du deuxième transistor NMOS (M12) de la deuxième branche de l'étage inverseur.
13. 13. Dispositif selon la revendication 11, dans lequel l'étage inverseur comprend une première branche comportant le premier transistor NMOS (Ml l) et un premier transistor PMOS (M13) connectéen série entre le premier transistor NMOS (M11) et une borne d'alimentation (B l) et une deuxième branche comportant un deuxième transistor NMOS (M12) et un deuxième transistor PMOS (M14), monté en diode, connecté en série entre la borne d'alimentation (B1) et le deuxième transistor NMOS (M12), le premier transistor PMOS (M13) et le deuxième transistor PMOS (M14) étant mutuellement agencé en miroir de courant, le drain de l'autre (M6) des deux premiers transistors PMOS de la deuxième paire différentielle est également connecté à la grille du deuxième transistor NMOS (M12) de la deuxième branche de l'étage inverseur.
14. 14. Circuit intégré comprenant un dispositif selon l'une des revendications 1 à 13.