FR2825806A1 - Circuit de polarisation a point de fonctionnement stable en tension et en temperature - Google Patents

Circuit de polarisation a point de fonctionnement stable en tension et en temperature Download PDF

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Abstract

L'invention concerne un circuit de polarisation (20, 21, 22) intégré sur une plaquette de silicium, comprenant une première branche (B1) comportant un premier transistor PMOS (TP1) en série avec un premier transistor NMOS (TN1), une seconde branche (B2) comportant en série un second transistor PMOS (TP2), un second transistor NMOS (TN2) et une résistance électrique (R), la grille du premier transistor NMOS (TN1) étant connectée a la grille du second transistor NMOS (TN2), la première branche (B1) et la seconde branche (B2) étant agencées en miroir de courant. Selon l'invention, le circuit de polarisation comprend une troisième branche (B3) comprenant un troisième transistor PMOS (TP3) en série avec un troisième transistor NMOS (TN3), les troisièmes transistors PMOS et NMOS étant agencés pour maintenir sur le drain (D) du second transistor PMOS (TP2) une tension identique ou sensiblement identique a la tension de drain du premier transistor PMOS (TN1).

Description

réseau de diffraction placé dans chaque dispositif de raccordement
hybrids.
CIRCUIT DE POLARISATION A POINT DE FONCTIONNEMENT STABLE
EN TENSION ET EN TEMPERATURE
La présente invention concerne un circuit de polarisation intégré sur une plaquette de silicium, comprenant une première branche comportant un premier transistor PMOS en série avec un premier transistor NMOS, une seconde branche comportant en série un second transistor PMOS, un second transistor NMOS et une résistance électrique, la grille du premier transistor NMOS étant connectée à la grille du second transistor NMOS, la première et la seconde branche étant agencées en
miroir de courant.
Un tel circuit de polarisation est fréquemment utilisé dans les circuits intégrés pour appliquer une tension de référence à des générateurs de courant ou en
tant que générateur de tension.
Un circuit de polarisation 10 du type précité est représenté en figure 1. Le circuit 10 comprend une première branche B1 comprenant un transistor PMOS TP1 et un transistor NMOS TN1 en série. La seconde branche B2 comprend en série un transistor PMOS TP2, un transistor NMOS TN2 et une résistance R. Le transistor TN2 présente un rapport largeur sur longueur de grille, ou rapport W/L, égal à N fois celui du transistor TN1, et est généralement réalisé au moyen de N transistors NMOS identiques au transistor TN1, agencés en parallèle. Les branches B1, B2 sont alimentées par une tension Vcc appliquée sur les sources des transistors PMOS et sont agencées en miroir de courant, la grille G du transistor TP2 étant par exemple connectée à la grille du transistor TP2 qui est elle-même connectée au drain D de ce transistor. Afin d' assurer l'autopolarisation du circuit sur un point de fonctionnement déterminé, la grille du transistor TN2 est connectée à la grille du transistor TN1 qui est ellemême connectée au drain de ce
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transistor. Ainsi, après avoir été activé, le circuit de polarisation 10 se cale sur un point de fonctionnement o les branches B1, B2 sont traversées par un courant I
identique supposé constant.
L'obtention d'un générateur de courant au moyen du circuit de polarisation 10 est également représentée en figure 1. Une tension de référence Vref représentative du courant I traversant les branches B1, B2 est prélevée en un point du circuit 10, par exemple sur la grille du transistor TN1, et est appliquée sur la grille d'un transistor externe NMOS TN0 agencé dans une branche externe Be. Le transistor TN0 est identique au transistor TN1 et impose dans la branche externe Be un courant Ie égal au courant I. Le transistor TN0 est donc l'équivalent d'un générateur de courant inséré dans la branche Be. D'autres générateurs de courant peuvent être créés de cette manière en appliquant la tension Vref à
d'autres branches d'un cTrcuit intagré.
Un tel circuit de polarisation 10 offre l'avantage d'une grande simplicité et d'un faible encombrement en termes de surface de silicium occupée. I1 présente toutefois l'inconvénient d'être sensible à des variations
de la tension d'alimentation Vcc ou de la température.
Pour fixer les idées, la figure 2 représente des courbes du courant/tension du circuit de polarisation 10 en fonction de la température T. On constate que le courant I varie avec la température, pour une tension d' alimentation Vcc donnse. D' autre part, pour une température T donnée, on constate également que le
courant I augmente lorsque la tension Vcc augmente.
La présente invention vise à pallier ces inconvénients de façon simple, sans recourir à des
circuits de stabilisation complexes.
Plus particulièrement, un objectif de la présente invention est de prévoir un circuit de polarisation du type suementionné qui présente un courant stable et
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constant dans une large gamme de valeurs de la tension d'alimentation. Un autre objectif de la présente invention est de prévoir un circuit de polarisation du type susmentionné qui présente un courant stable et constant dans une large
gamme de températures.
Un objectif de la présente invention est atteint par la prévision d'un circuit de polarisation intégré sur une plaquette de silicium, comprenant une première branche comportant un premier transistor PMOS en série avec un premier transistor NMOS, une seconde branche comportant en série un second transistor PMOS, un second transistor NMOS et une résistance électrique, la grille du premier transistor NMOS étant connoctée à la grille du second transistor NMOS, la première branche et la seconde branche étant agencées en miroir de courant, et une troisième branche comprenant au moins un troisième transistor PMOS en série avec au moins un troisième transistor NMOS, les troisièmes transistors PMOS et NMOS étant agencés pour maintenir sur le drain du second transistor PMOS une tension identique ou sensiblement identique à la tension de drain du premier transistor PMOS. Selon un mode de réalisation, la grille du troisième transistor PMOS est connectée au drain du second transistor PMOS, et la grille du troisième transistor NMOS est connectée au drain du troisième transistor NMOS et à la grille du premier transistor NMOS. Selon un mode de réalisation, le drain du premier transistor PMOS est connecté à la grille du premier
transistor PMOS.
Un autre objectif de la présente invention est atteint par la prévision d'un circuit de polarisation du type décrit ci-dessus, dans lequel la résistance électrique présente un coefficient de température choisi de manière que les variations avec la température de la
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valeur de la résistance électrique assurent la stabilité en température d'un courant travereant la seconde branche. Selon un mode de réalisation, la résistance électrique comprend au moins une première et une seconde résistances en série ou en parallèle ayant des
coefficients de température distincts.
Selon un mode de réalisation, la première résistance est en silicium dopé N et la seconde
résistance est en silicium dopé N+ ou P+.
Selon un mode de réalisation, la première branche comprend un quatrième transistor NMOS agencé en série entre le premier transistor PMOS et le premier transistor NMOS, présentant une tension de seuil inférieure à celle du premier transistor NMOS, la seconde branche comprend un cinquième transistor NMOS agencé en série entre le second transistor PMOS et le second transistor NMOS, présentant une tension de seuil inférieure à celle du second transistor NMOS, les grilles des quatrième et cinquième transistors NMOS sont connectées à la grille du
premier transistor NMOS.
Selon un mode de réalisation, le second transistor NMOS comprend une pluralité de transistors NMOS en parallèle. Selon un mode de réalisation, le circuit de polarisation comprend une sortie délivrant une tension de référence prélevée sur la grille du premier transistor NMOS, la sortie étant connectée à la grille d'un
transistor externe agencé dans une branche externe.
Selon un mode de réalisation, la première et la seconde résistances présentent à température ambiante des valeurs R10, R20 qui satisfont les équations suivantes: (1) R10 =R0 (a2-a) / (a2-al); (2) R20 = R0 (a-al) / (a2-al), dans lesquelles R0 est la valeur de la résistance 3s électrique à température ambiante, al est le coefficient de température de la première résistance, a2 est le coefficient de température de la seconde résistance, et
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aO est le coefficient de température de la résistance électrique assurant la stabilité en température du
circuit de polarisation.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la de script ion suivante de deux exemples de réalisation de circuits de polarisation selon l' invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite est le schéma électrique d'un circuit de polarisation classique, - la figure 2 précédemment décrite représente des courbes courant/ tens ion du circuit de polarisation classique de la figure 1, - la figure 3 est le schéma électrique d'un premier exemple de réalisation d'un circuit de polarisation selon l' invention, - la figure 4 est le schéma électrique d'un second exemple de réalisation d'un circuit de polarisation selon l' invention, et - la figure 5 représente des courbes courant/tension d'un
circuit de polarisation selon l' invention.
Comme cela a été indiqué au préambule en relation avec la figure 2, le courant I traversant les branches B1, B2 du circuit de polarisation représenté en figure 1 augmente avec la tension d'alimentation Vcc et varie avec
la température.
Selon l'auteur de la présente invention, l'instabilité en tension du circuit de polarisation classique s'explique par un déséquilibre entre les tensions de polarisation drain-source des transistors TP1, TP2 et par un effet de modulation de longueur de canal dans les transistors TP1, TP2 (augmentation du courant avec la tension drain-source), notamment dans le 3s transistor TP2, qui affectent les performances du miroir de courant et provoquent un déséquilibre entre les courants traversant les branches B1, B2. Une autre cause
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du défaut de stabilité en tension du circuit de polarisation classique est un déséquilibre entre les tensions de drain des transistors TN1, TN2, entraînant un décalage en courant dû à l'effet de modulation de longueur de canal et/ou à l' existence d'un courant de substrat qui commence à apparaître quand la tension drain-source du transistor TN2 est supérieure à une certaine valeur. Ces divers phénomènes entraînent un décalage du point de fonctionnement du circuit de
polarisation et affectent sa stabilité.
Selon un aspect de l' invention, on pallie cet inconvénient en ajoutant dans le circuit de polarisation classique une troisième branche comprenant au moins un transistor PMOS et un transistor NMOS connectés aux autres transistors du circuit de polarisation de manière à imposer des tensions de même valeur sur les drains des transistors TPl et TP2, afin que ceux-ci fonctionnent
sous les mêmes conditions de polarisation drain-source.
Un exemple de réalisation d'un circuit de polarisation mettant en uvre cet aspect de l' invention sera décrit
plus loin.
Par ailleurs, touj ours selon l'auteur de la présente invention, le défaut de stabilité en température du circuit de polarisation classique s'explique par le 2s fait qu'une variation de température entraîne une variation des paramètres électriques des transistors TN1 et TN2, notamment leurs tensions de seuil, ce qui se traduit par une variation de la tension aux bornes de la résistance R. Selon un autre aspect de la présente invention, on pal lie cet inconvénient par la prévis ion, dans la branche B2, d'une résistance R ayant un coefficient de température a choisi de manière que les variations de la valeur de la résistance R avec la température compensent 3s les variations de la tension aux bornes de la résistance
et maintiennent le courant I constant.
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Etant donné que les contraintes technologiques des procédés de fabrication de circuits intagrés ne permettent pas dajuster le coefficient de température d'une résistance, une idée de la présente invention est s de prévoir une résistance R de type composite, constituée par au moins deux résistances distinctes ayant des coefficients de température distincts 1, 2, la combinaison des deux résistances formant une résistance équivalente R présentant le coefficient de température
souhaité.
La figure 3 illustre un mode de réalisation d'un circuit de polarisation 20 mettant en _uvre les deux
aspects de l' invention.
Le circuit 20 comprend de façon classique une branche B1 comprenant un transistor PMOS TP1 et un transistor NMOS TN1, et une branche B2 comprenant en série un transistor PMOS TP2, un transistor NMOS TN2 et une résistance R. ces éléments étant désignés par les mêmes références qu'en figure 1. La tension d'alimentation Vcc est appliquée sur la source S du transistor TP1 dont le drain D est connecté au drain du transistor TN1, la source du transistor TN1 étant connectée à la masse. La tension Vcc est également appliquée sur la source S du transistor TP2 dont le drain D est connecté au drain du transistor TN2, la source du transistor TN2 étant reliée à la masse par l'intermédiaire de la résistance R. Les grilles des transistors TN1, TN2 sont interconnectées. Le transistor TN2 est formé par une pluralité de transistors en parallèle identiques au transistor TN1, et présente ainsi un rapport W/L (largeur sur longueur de grille) égal à N fois celui du transistor TN1. Les transistors TP1, TP2
sont identiques (même rapport W/L).
Ici, le miroir de courant entre les deux branches B1, B2 est obtenu en connectant la grille du transistor TP2 à la grille du transistor TP1 et en connectant la
grille du transistor TP1 au drain de ce transistor.
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Selon le premier aspect de l 'invention, le circuit comprend une troisième branche B3 comprenant un
transistor PMOS TP3 et un transistor NMOS TN3 en série.
La source du transistor TP3 reçoit la tension Vcc, le drain du transistor TP3 est connecté au drain du
transistor TN3 dont la source est connectée à la masse.
Le transistor TN3 a sa grille connectée d'une part à son drain et d'autre part aux grilles des transistors TN1, TN2. Le transistor TN3 est identique au transistor TN1 (même rapport W/L) et le transistor TP3 est identique aux
transistors TP1, TP2.
Selon le second aspect de l' invention, la résistance R est une résistance composite formée par deux résistances en série R1 et R2, présentant respectivement des coefficients de température al et a2. Les valeurs des résistances R1 et R2 sont déterminées comme suit: 1) Lors de la conception du circuit 20, la valeur R0 de la résistance R à température ambiante standard, généralement 27 C, est tout d'abord déterminée de façon
classique.
2) Une fois la résistance R0 connue, on recherche un coefficient de température a de la résistance R pour
lequel le circuit 20 ne présente pas de dérive thermique.
Le coefficient a peut être déterminé expérimentalement, par tâtonnement et approches successives, au moyen d'un logiciel de simulation du fonctionnement du circuit 20, sans qu'il soit nocessaire de procéder à des calculs théoriques. Cette méthode de détermination du coefficient a ne demande que quelques dizaines de minutes de travail et nacessite de tester seulement quatre ou cinq valeurs différentes du coefficient a, permettant de converger
rapidement vers la valeur recherchée.
3) Le coefficient a étant déterminé, on choisit ensuite deux matériaux di f férent s pour la réal i sat ion des 3s résistances R1 et R2, ayant des coefficients de température al, a2 connus et respectivement supérieur et inférieur au coefficient de température a. La résistance
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R1 est par exemple une résistance de caisson N ("N-well resistor"), c'està-dire en silicium dopé N. ayant un coefficient de température élevé, par exemple de l'ordre de 5 10-3 Q/ C. La résistance R2 est par exemple une résistance de diffusion N+ ou P+ ("N+ diffusion resistor" ou "P+ diffusion resistor"), en silicium N+ ou P+ obtenu par diffusion de dopants, ayant un coefficient de température faible, par exemple de l'ordre de 1 10-3 Q/ C 4) Au terme de ces étapes préparatoires, la valeur RO de la résistance R à température ambiante est connue
et les coefficients de température a, al, a2 sont connus.
On considère alors les relations classiques suivantes, qui donnent les valeurs des résistances R. R1, R2 en 1S fonction de la température: (1) R = RO (1 + a*AT) (2) R1 = R10 (1 + al*AT) (3) R2 = R20 (1 + a2*AT) dans lesquelles AT est une variation de température relativement à la température ambiante standard, R10 et R20 sont les valeurs de R1 et R2 à la température
ambiante standard.
Les résistances R1 et R2 étant agencées en série (un agencement en parallèle est envisageable mais rend les calculs plus complexes) il vient:
(4) R = R1 + R2
(4) => (5) RO = R10 + R20
(5) =) (6) R10 = RO - R20
(5) =) (7) R20 = RO - R10
En combinant (1) (2) (3) et (4) il vient: (8) RO + RO*a*AT = R10 + RlO*al*AT + R20 + R20*a2*AT
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En combinant (5) et (8) il vient: (9) RO*a = RlO*al + R20*a2 En combinant (7) et (9) et en combinant (6) et (9), il vient: (lO) RlO = RO (a2 -)/(a2 - al) (ll) R20 = RO (a - al)/(a2 - al) Ainsi, les relations (lO) et (ll) permettent de déterminer les valeurs RlO, R20 des résistances Rl, R2 à partir de la valeur RO connue, du coefficient a trouvé par tâtonnement et simulation électrique, et des coefficients al, a2 des matériaux utilisés pour réaliser
les résistances Rl, R2.
Le fonctionnement du circuit 20 à température ambiante est proche de celui du circuit classique lO décrit au préambule, la branche B3 assurant ici l'autopolarisation du circuit 20 sur un point de fonctionnent o les branches Bl, B2 sont traversées par des courants Il. I2 identiques. Pour l'obtention d'une source de courant à partir du circuit 20, une tension de sortie Vref est prélevée par exemple sur la grille du transistor TNl, et est appliquse à un transistor externe NMOS TNO, agencé dans une branche externe Be. Le transistor TNO impose dans la branche Be un courant Ie égal au courant Il si ce transistor est choisi identique
au transistor TN1.
Lorsque la température augmente, la valeur de la résistance R varie de la façon prévue et maintient ainsi le courant I2 constant dans la branche B2. Comme le courant Il dans la branche Bl est identique au courant I2, le courant Ie dans la branche externe Be reste
3s constant.
Lorsque la tension Vcc augmente et que le courant I2 tend à diminuer par rapport au courant Il en raison de
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l'effet de modulation de canal dans le transistor TP2, la tension de drain du transistor TP2, présente sur un n_ud n2, tend à augmenter. La tension au n_ud n2 étant appliquée sur la grille du transistor TP3, ce dernier tend à conduire moins de courant et la tension de drain du transistor TP3 tend à augmenter, de sorte que la tension de grille des transistors TN3, TN1 et TN2 augmente également. Les transistors TN1 et TN2 tendent à conduire plus de courant ce qui fait remonter la tension
de drain du transistor TP1, présente sur un n_ud nl.
Ainsi, lorsque la tension Vcc augmente, les branches B1 et B3 sont traversées par un même courant et le transistor TP3 impose au transistor TP1 une tension de drain (n_ud nl) identique à la tension de drain du transistor TP2 (n_ud n2). Les transistors TP1, TP2 recevant la même tension Vcc sur leur source, les tensions drain-source de ces deux transistors sont donc
contrôlées et sont maintenues identiques.
Le circuit de polarisation 20 selon l' invention est bien entendu susceptible de diverses variantes et perfectionnements. Notamment, un inconvénient résiduel du circuit 20 est que les transistors TN1 et TN2, qui ne sont pas identiques, ne sont pas polarisés dans les mêmes conditions du fait que la source du transistor TN2 est reliée à la masse par l'intermédiaire de la résistance R. Ainsi, lorsque la tension Vcc est élevée, les transistors TN1, TN2 sont susceptibles de ne pas présenter une même variation du courant de drain pour une même variation de la tension de drain, en raison de courants de substrat différents, ce qui peut déséquilibrer le circuit de polarisation. La figure 4 représente un circuit de polarisation selon l' invention dans lequel les décalages éventuels des courants de drain des transistors TN1, TN2 sont éliminés. Le circuit 30 diffère du circuit 20 par le fait que deux transistors NMOS TNN1, TNN2 sont introduits dans les branches B1 et B2. Le transistor TNN1 a son drain
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connecté au drain du transistor TP1 et sa source est connectée au drain du transistor TN1. Le transistor TNN2 a son drain connecté au drain du transistor TP2 et sa source est connectée au drain du transistor TN2. Les grilles des transistors TNN1, TNN2 sont connactées aux
grilles des transistors TN1, TN2.
Les transistors TNN1, TNN2 sont identiques et présentent une tension de seuil Vtn faible, inférieure à la tension de seuil Vt des transistors TN1, TN2. Les transistors TNN1, TNN2 sont par exemple des transistors natifs (à canal non dopé) ayant une tension de seuil Vtn de l'ordre de 0,4 V, contre 1 V pour la tension de seuil Vt des transistors TN1, TN2, qui sont classiquement des
transistors à enrichissement.
Les grilles des transistors TN1, TN2 étant reliées aux grilles des transistors TNN1, TNN2, la tension de
drain VD des transistors TN1, TN2 est égale à.
(12) VD = Vg - Vtn
Vg étant la tension de grille des transistors TN1, TN2.
La tension de seuil Vtn des transistors TNN1, TNN2 étant inférieure à la tension de seuil Vt des transistors TN1, TN2, la tension de drain VD des transistors TN1, TN2 est supérieure à la différence entre la tension de grille Vg et la tension de seuil Vt È (13) VD = Vg - Vtn Vg - Vt de sorte que les transistors TN1, TN2 fonctionnent en mode saturation (courant drain-source peu sensible aux
variations de la tension drain-source).
L'avantage de ce mode de réalisation est que les transistors TN1, TN2 ont une tension de drain VD 3s contrôlée par les transistors TNN1, TNN2, qui ne dépend plus de la tension Vcc, les variations de la tension Vcc
étant absorbées par le drain des transistors TNN1, TNN2.
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Par ailleurs, la présence des transistors TNN1, TNN2 ne modifie pas le point de fonctionnement du circuit 30, qui est identique à celui du circuit 20, car les transistors
TN1, TN2 fonctionnent en mode saturation.
S La tension de drain des transistors TN1, TN2 étant maintenue à une valeur stable et faible, indépendante de la tension Vcc, le courant de substrat dans les transistors TN1, TN2 est négligeable. Par conséquent, le circuit 30, malgré sa grande simplicité, présente une stabilité de fonctionnement remarquable dans une large gamme de températures et de valeurs de la tension Vcc, comme cela est illustré par les courbes courant /tens ion
représentées en figure 5.
A titre d'exemple numérique, un circuit de polarisation selon l' invention présentant un courant nominal I1 de l'ordre de 2,9 A présente des fluctuations du courant I1 très faibles, comprises entre 2,874 A et 2, 902 A, dans une gamme de valeurs de la tension Vcc allant de 1,5 V à 8V et une gamme de températures allant -40 C à +130 C, soit une variation du courant nominal
négligeable de l'ordre 0,5.
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Claims (10)

REVENDICATIONS
1. Circuit de polarisation (20, 21, 22) intégré sur une plaquette de silicium, comprenant une première branche (B1) comportant un premier transistor PMOS (TP1) en série avec un premier transistor NMOS (TN1), une seconde branche (B2) comportant en série un second transistor PMOS (TP2), un second transistor NMOS (TN2) et une résistance électrique (R), la grille du premier transistor NMOS (TN1) étant connectée à la grille du second transistor NMOS (TN2), la première branche (B1) et la seconde branche (B2) étant agencées en miroir de courant, caractérisé en ce qu'il comprend une troisième branche (B3) comprenant au moins un troisième transistor PMOS (TP3) en série avec au moins un troisième transistor NMOS (TN3), les troisièmes transistors PMOS et NMOS étant agencés pour maintenir sur le drain (D) du second transistor PMOS (TP2) une tension identique ou sensiblement identique à la tension de drain du premier
transistor PMOS (TN1).
2. Circuit selon la revendication 1, dans lequel la grille du troisième transistor PMOS (TP3) est connectée au drain du second transistor PMOS (TP2), et la grille du troisième transistor NMOS (TN3) est connectée au drain du troisième transistor NMOS (TN3) et à la grille du premier
transistor NMOS (TN1).
3. Circuit selon la revendication 2, dans lequel le drain du premier transistor PMOS (TP1) est connecté à la
grille du premier transistor PMOS (TP1).
4. Circuit selon l'une des revendications 1 à 3,
dans lequel la résistance électrique présente un coefficient de température choisi de manière que les variations avec la température de la valeur de la résistance électrique assurent la stabilité en
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température d'un courant (I2) travereant la seconde branche.
5. Circuit selon la revendication 4, dans lequel la S résistance électrique comprend au moins une première et une seconde résistances en série ou en parallèle ayant
des coefficients de température distincts.
6. Circuit selon la revendication 5, dans lequel la première résistance est en silicium dopé N et la seconde
résistance est en silicium dopé N+ ou P+.
7. Circuit selon l'une des revendications 5 et 6,
dans lequel la première et la seconde résistances 1S présentent à température ambiante des valeurs R10 et R20 qui satisfont les équations suivantes: (1) R10 = RO (a2-a) / (a2-al) (2) R20 = RO(a-al)/(a2-al) dans lesquelles RO est la valeur de la résistance électrique à température ambiante, al est le coefficient de température de la première résistance, a2 est le coefficient de température de la seconde résistance, et 2s aO est le coefficient de température de la résistance électrique assurant la stabilité en température du
circuit de polarisation.
8. Circuit selon l'une des revendications 1 à 7,
dans lequel: - la première branche (B1) comprend un quatrième transistor NMOS (TNN1) agencé en série entre le premier transistor PMOS et le premier transistor NMOS, présentant une tension de seuil inférieure à celle du premier 3s transistor NMOS, - la seconde branche (B2) comprend un cinquième transistor NMOS (TNN2) agencé en série entre le second
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transistor PMOS et le second transistor NMOS, présentant une tension de seuil inférieure à celle du second transistor NMOS, - les grilles des quatrième et cinquième transistors NMOS (TNN1, TNN2) sont connectées à la grille du premier
transistor NMOS (TN1).
9. Circuit selon l'une des revendications 1 à 8,
dans lequel le second transistor NMOS (TN2) comprend une
pluralité de transistors NMOS en parallèle.
10. Circuit selon l'une des revendications 1 à 9,
comprenant une sortie délivrant une tension de référence (Vref) prélevée sur la grille du premier transistor NMOS (TN1), la sortie étant connectée à la grille d'un transistor externe (TN0) agencé dans une branche externe
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