FR2975511A1 - Dispositif de generation d'un courant de reference proportionnel a la temperature absolue, a faible tension d'alimentation et fort taux de rejection d'alimentation - Google Patents

Abstract

Le dispositif de génération d'un courant de référence proportionnel à la température absolue, comprend des moyens de traitement connectés aux bornes d'un cœur (CR) et agencés pour égaliser les tensions (V1, V2) aux bornes du cœur, le cœur étant agencé pour être alors parcouru par un courant interne (Iptat) proportionnel à la température absolue, et un module de sortie (MDS) agencé pour délivrer à une borne de sortie (BS) ledit courant de référence (Iout) à partir dudit courant interne; les moyens de traitement comprennent un amplificateur (AMP) autopolarisé possédant au moins un premier étage (ET1) agencé selon un montage replié et comportant des premiers transistors PMOS (M3,M4) agencés en montage du type grille commune, et un étage de contre-réaction (ETR) dont l'entrée est connectée à la sortie de l'amplificateur et dont la sortie est connectée à l'entrée du premier étage ainsi qu'à au moins une borne (BE1,BE2) du coeur.

Description

B11-0234FR 1 Dispositif de génération d'un courant de référence proportionnel à la température absolue, à faible tension d'alimentation et fort taux de réjection d'alimentation L'invention concerne la génération de courant proportionnel à la température absolue, généralement connu par l'homme du métier sous la dénomination « courant PTAT », ou l'acronyme anglosaxon PTAT signifie : « Proportional To Absolute Temperature ».

Les générateurs de courant PTAT peuvent être utilisés notamment mais non exclusivement dans des capteurs de température ou bien encore pour générer une référence de tension de bande interdite (« Bandgap Voltage Reference »). Une solution classique pour réaliser un dispositif de génération d'un courant de référence proportionnel à la température absolue (courant PTAT), prévoit d'utiliser des moyens connectés aux bornes d'un coeur, comportant par exemple une résistance et deux transistors bipolaires de tailles différentes montés en diodes (ou bien dans les deux branches du coeur deux nombres différents de transistors bipolaires de même taille montés en diodes), ces moyens étant agencés pour égaliser les tensions aux bornes du coeur, celui-ci étant alors parcouru par un courant interne proportionnel à la température absolue. Un module de sortie délivre à une borne de sortie le courant de 25 référence PTAT à partir du courant interne. Un paramètre important d'un générateur de courant PTAT est le taux de réjection de tension d'alimentation, connu par l'homme du métier sous l'acronyme anglosaxon PSRR (« Power Supply Rejection Ratio »). 30 Plus précisément, lorsque la tension d'alimentation du générateur varie, il s'ensuit une variation dans le courant PTAT délivré en sortie. Le paramètre PSRR est le rapport entre la variation de la tension d'alimentation et la variation correspondante du courant PTAT de sortie. Dans les dispositifs de l'art antérieur, on peut obtenir une bonne réjection de tension d'alimentation, c'est-à-dire un paramètre PSRR élevé, mais en utilisant une tension d'alimentation élevée. Or, avec l'évolution des technologies conduisant à l'utilisation de tensions d'alimentation de plus en plus faibles, il devient particulièrement intéressant de pouvoir faire fonctionner une source de courant PTAT sous une faible tension d'alimentation, par exemple autour de 1 volt, tout en ayant un fort paramètre PSRR. Selon un mode de réalisation, il est par conséquent proposé un générateur d'un courant de référence PTAT capable de fonctionner sous une faible tension d'alimentation en présentant un fort paramètre PSRR.

Selon un aspect, il est par conséquent proposé un dispositif de génération d'un courant de référence proportionnel à la température absolue, comprenant des moyens de traitement connectés aux bornes d'un coeur et agencés pour égaliser les tensions aux bornes du coeur, le coeur étant agencé pour être alors parcouru par un courant interne proportionnel à la température absolue, et un module de sortie agencé pour délivrer à une borne de sortie ledit courant de référence à partir dudit courant interne. Bien entendu l'homme du métier sait que le caractère proportionnel à la température absolue du courant interne circulant dans le coeur et du courant de référence délivré en sortie dépend notamment de la bonne égalisation des tensions aux bornes du coeur, cette égalisation pouvant être plus ou moins bonne en fonction notamment des aléas technologiques liés au procédé de fabrication des composants pouvant conduire à des désappariements (« mismatch » en langue anglaise) de transistors par exemple, ou encore de décalages (« offset » en langue anglaise) internes de tensions. Un courant proportionnel à la température absolue s'entend donc ici comme un courant proportionnel ou sensiblement à la température absolue, compte tenu notamment d'imprécisions technologiques et/ou d'éventuels décalages en tension par exemple. Selon une caractéristique générale de cet aspect, les moyens de traitement comprennent un amplificateur autopolarisé possédant au moins un premier étage agencé selon un montage replié et comportant des premiers transistors PMOS agencés en montage du type grille commune, et un étage de contre-réaction dont l'entrée est connectée à la sortie de l'amplificateur et dont la sortie est connectée à l'entrée du premier étage ainsi qu'à au moins une borne du coeur.

Le montage en grille commune (dans lequel le signal d'entrée attaque la source d'un transistor MOS) qui se distingue d'un montage à source commune (dans lequel le signal attaque une grille d'un transistor MOS) permet de diminuer l'impédance d'entrée car on attaque une source au lieu d'une grille, ce qui permet notamment d'améliorer le paramètre PSRR. Par ailleurs, un montage replié du premier étage de l'amplificateur, dans lequel les branches contenant les transistors PMOS sont connectées entre les bornes du coeur et une tension de référence, par exemple la masse, se distingue d'un montage empilé dans lequel les transistors du premier étage sont empilés avec les transistors de l'étage de contre-réaction et les transistors du coeur, et permet ainsi de fonctionner sous une tension d'alimentation minimum égale à la somme d'une tension drain-source d'un transistor MOS et d'une tension de diode, soit 0,9 volt environ.

En outre, l'utilisation de transistors PMOS montés en grille commune, qui nécessitent pour leur fonctionnement une tension grille-source Vgs négative, contribue à pouvoir faire fonctionner le dispositif sous la tension minimum de l'alimentation mentionnée ci avant, ce qui n'aurait pas été le cas si les transistors montés en grille commune avaient été des transistors NMOS car il aurait été alors nécessaire d'avoir une tension Vgs positive au moins égale à 0,7 volt, ce qui aurait conduit de facto à une augmentation nécessaire de la tension d'alimentation.

Bien que différents types d'architectures soient possibles, notamment une contre-réaction connectée sur une seule borne du coeur, il est préférable que l'amplificateur soit à entrée différentielle et à sortie unique, et que l'étage de contre-réaction soit à entrée unique et sortie différentielle. Une telle architecture globale différentielle-différentielle permet d'avoir une bonne égalité entre les courants circulant dans les deux transistors (diodes) du coeur et donc une meilleure linéarité vis-à-vis de la température du courant proportionnel à la température absolue.

Selon un mode de réalisation, le premier étage comprend au moins une paire différentielle de branches connectées entre les deux bornes du coeur et une tension de référence, par exemple la masse, et l'étage de contre-réaction est agencé pour délivrer à l'entrée du premier étage un courant intermédiaire proportionnel à la température absolue; une boucle de polarisation est alors en outre connectée entre l'entrée de l'étage de contre-réaction et le premier étage, et agencée pour faire circuler dans chaque paire différentielle de branches du premier étage un courant de polarisation, le courant intermédiaire étant la somme dudit courant interne circulant dans le coeur, et de chaque courant de polarisation circulant dans chaque paire différentielle de branches. L'amplificateur est donc ainsi autopolarisé. Le premier étage comprend par exemple, au sein d'une paire différentielle de branches, une paire de transistors de polarisation NMOS connectée en série avec une paire de premiers transistors PMOS, et ladite boucle de polarisation comporte cette paire de transistors de polarisation NMOS. Bien qu'il soit possible de faire circuler dans chaque paire de branches différentielles du premier étage de l'amplificateur des courants de polarisation (tirés du courant intermédiaire délivré par l'étage de contre-réaction) différents, pour autant que le courant intermédiaire soit la somme du courant interne circulant dans le coeur et de chaque courant de polarisation circulant dans chaque paire différentielle de branches, il est préférable, notamment pour des raisons de simplification de réalisation et de consommation, que la boucle de polarisation comprenne des premiers moyens de recopie, connectés entre l'étage de contre-réaction et ladite paire de transistors de polarisation NMOS, ces premiers moyens de recopie étant configurés pour recopier une fraction du courant intermédiaire, ladite fraction du courant intermédiaire correspondant à chaque courant de polarisation circulant dans chaque paire différentielle de branches. La valeur de cette fraction est, de préférence, égale à 1/(n+l), où n désigne le nombre de paires différentielles de branches du premier étage de l'amplificateur connectées aux bornes du coeur. Ainsi, avec une telle réalisation, le courant de polarisation circulant dans chaque paire différentielle de branches est identique pour toutes les paires différentielles de branches et identique au courant interne circulant dans le coeur.

Le module de sortie comprend par exemple des deuxièmes moyens de recopie connectés entre l'étage de contre-réaction et la borne de sortie, et configurés pour délivrer un courant recopié égal audit courant intermédiaire, ou bien multiple ou sous-multiple dudit courant intermédiaire. Le courant de référence proportionnel à la température absolue délivré en sortie du générateur a alors par exemple la valeur du courant recopié. Selon un autre mode de réalisation, l'amplificateur comprend un étage inverseur agencé en montage du type source commune, connecté entre la sortie du premier étage et l'entrée de l'étage de contre-réaction, la sortie de l'étage inverseur formant alors la sortie de l'amplificateur. L'adjonction d'un tel étage inverseur permet notamment d'augmenter la plage de valeurs possibles pour la tension d'alimentation, et d'améliorer encore le paramètre PSRR.

Selon un autre mode de réalisation, le premier étage de l'amplificateur comprend - une première paire différentielle de branches connectée entre les deux bornes du coeur et une tension de référence, par exemple la masse, cette première paire différentielle de branches comportant une première paire de premiers transistors PMOS, - une deuxième paire différentielle de branches connectée de façon croisée entre les deux bornes du coeur et la tension de référence, cette deuxième paire différentielle de branches comportant une deuxième paire de premiers transistors PMOS ; les deux doublets de transistors homologues des deux paires formant respectivement deux pseudo-miroirs de courant ; et les drains des deux premiers transistors PMOS de la deuxième paire différentielle sont respectivement connectés aux grilles de deux transistors NMOS de taille identique et traversés par un même courant. Un tel mode de réalisation permet de minimiser le décalage en tension (offset) de l'amplificateur, ce qui favorise l'égalisation des tensions aux bornes du coeur. D'autres avantages et caractéristiques de l'invention, permettant notamment d'améliorer la stabilité du signal de sortie tout en augmentant le gain de l'amplificateur, apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels : - les figures 1 à 5 illustrent schématiquement différents modes de réalisation d'un dispositif de génération selon l'invention. Sur la figure 1, la référence DIS désigne un dispositif de génération d'un courant de référence proportionnel à la température absolue. Ce dispositif DIS est par exemple réalisé de façon intégré au sein d'un circuit intégré CI. Le dispositif DIS comporte un coeur CR agencé pour, lorsque les tensions V1 et V2 à ses deux bornes BEl et BE2 sont égalisées, être parcouru par un courant interne Iptat proportionnel à la température absolue. Le coeur CR comporte ici un premier transistor bipolaire PNP, référencé Q1, monté en diode et connecté en série avec une résistance R1 entre la borne d'entrée BEl et une borne B2 reliée à une tension de référence, ici la masse. Le coeur CR comporte également un transistor bipolaire PNP référencé Q2, également monté en diode, et connecté en série entre la deuxième borne BE2 du coeur et la borne B2 reliée à la masse. La taille du transistor Q1 et la taille du transistor Q2 sont différentes, et sont dans un rapport M de façon à ce que la densité de courant traversant le transistor Q1 soit différente de la densité de courant traversant le transistor Q2. Bien entendu il serait aussi possible d'utiliser un transistor Q2 et M transistors Q1 en parallèle, tous de même taille que celle du transistor Q2. Comme il est bien connu par l'homme du métier, lorsque les tensions V1 et V2 sont égales ou sensiblement égales, le courant interne Iptat traversant la résistance R1 est alors proportionnel à la température absolue et égal à KTLog(M)/qR1, où K désigne la constante de Boltzmann, T la température absolue, q la charge d'un électron, et Log la fonction logarithme népérien. Le dispositif comporte également un amplificateur AMP possédant ici un premier étage ET1 agencé en montage à grille commune et en montage replié. L'amplificateur AMP est contre-réactionné par un étage de contre-réaction ETR connecté entre la sortie BS1 du premier étage ET 1, et donc de l'amplificateur AMP, et l'entrée différentielle BEI, BE2 du premier étage qui forme également les deux bornes du coeur CR. L'amplificateur contre-réactionné est ainsi agencé pour égaliser les tensions V1, V2 aux bornes BEI, BE2 du coeur CR. Le premier étage ET 1 de l'amplificateur AMP, qui est ici un étage à entrée différentielle et sortie unique, comprend ici une paire différentielle de branches comportant une paire de transistors PMOS M3, M4, mutuellement connectés par leur grille. Ces deux transistors PMOS sont en montage à grille commune, leurs sources respectives, recevant le signal d'entrée, étant connectées aux deux bornes d'entrée BEI, BE2.

Le transistor M4 est monté en diode, son drain étant relié à sa grille. La tension aux bornes des grilles des transistors M3 et M4 est fixe en différentielle et est par exemple de l'ordre de 100 millivolts.

La tension Vgs aux bornes des transistors M3 et M4 est par conséquent négative et compatible avec le fonctionnement d'un transistor PMOS. Le drain du transistor M3 forme ici la borne de sortie BS1 du premier étage ET1.

Le premier étage ET1 comporte également deux transistors de polarisation NMOS, M7 et M8, mutuellement connectés par leur grille. Le transistor M7 est connecté en série entre le drain du transistor M3 et la borne B2 reliée à la masse, et le transistor M8 est connecté en série entre le drain du transistor M4 et la borne B2.

L'étage de contre-réaction ETR, agencé en montage source commune, comporte une paire de deuxièmes transistors PMOS, Ml, M2 mutuellement connectés par leur grille. Le deuxième transistor PMOS Ml a sa source connectée à la borne B1 reliée à une tension d'alimentation Vdd, et son drain connecté à la borne BEl.

Le deuxième transistor PMOS M2 a également sa source connectée à la borne d'alimentation B1 et son drain connecté à la borne BE2 du coeur. La borne de sortie en tension BS1 de l'étage ET1 est connectée à l'entrée (grille des transistors Ml et M2) de l'étage ETR.

L'étage de contre-réaction est donc ici à entrée unique et sortie différentielle, ce qui permet d'obtenir une architecture globale complètement différentielle. Le dispositif DIS comporte également une boucle de polarisation BPL connectée entre l'entrée de l'étage de contre-réaction et le premier étage ET1. Cette boucle de polarisation BPL comporte ici des premiers moyens de recopie de courant comportant les transistors PMOS Ml et M2 de l'étage de contre-réaction, ainsi qu'un premier transistor PMOS supplémentaire M15 dont la grille est connectée à la grille des transistors Ml et M2 et dont la source est connectée à la borne d'alimentation B1. La taille (largeur W de canal/longueur L de canal) du transistor M1 (qui est égale à la taille du transistor M2) est ici deux fois plus importante que la taille du transistor M15 de sorte que les premiers moyens de recopie Ml, M2, M15 délivrent un courant recopié égal à la moitié du courant, appelé courant intermédiaire, délivré par l'étage de contre-réaction ETR au premier étage ET 1, et circulant dans les transistors M1, M2. Outre un transistor M17, dont on reviendra plus en détail ci après sur la fonction, la boucle de polarisation comporte également un miroir de courant formé par les deux transistors de polarisation M7, M8 et par un transistor M16 monté en diode et connecté en série entre le transistor M17 et la borne B2 reliée à la masse. De par la présence de cette boucle de polarisation BPL, l'amplificateur AMP est ici autopolarisé. Le dispositif DIS comporte également un module de sortie MDS comprenant ici des deuxièmes moyens de recopie de courant formés par les transistors PMOS Ml, M2 de l'étage de contre-réaction, et par un deuxième transistor supplémentaire PMOS, référencé M18.

La grille de ce transistor M18 est connectée à la grille des transistors Ml, M2 et sa source est reliée à la borne d'alimentation B1. Son drain est relié à la borne de sortie BS du dispositif par l'intermédiaire d'un transistor M19 dont on reviendra plus en détail ci après sur la fonction.

Bien que le rapport entre la taille du transistor M18 et la taille des transistors Ml, M2 puisse être quelconque, la taille du transistor M18 est ici prise égale à la taille du transistor M2 (égale à la taille du transistor Ml) de façon que les deuxièmes moyens de recopie M1, M2, M18 délivrent un courant recopié égal au courant intermédiaire délivré par l'étage de contre-réaction. Quoique non indispensables, les transistors auxiliaires M17 et M19, dont les grilles sont connectées aux grilles des transistors M3 et M4 du premier étage ET1 de l'amplificateur, forment respectivement avec les transistors M15 et M18 deux montages cascodes. Ces montages cascodes permettent d'assurer une égalité entre les tensions V2 et V7 d'une part, et V1 et V6 d'autre part. Les transistors cascodes améliorent significativement le paramètre PSRR. En régime établi, c'est-à-dire lorsque les tensions V1 et V2 sont égalisées ou quasiment égalisées, le coeur CR est traversé par le courant interne Iptat tandis que le courant intermédiaire délivré par l'étage de contre-réaction ETR, et traversant les transistors PMOS M1 et M2, est égal à deux fois le courant Iptat. Puisque le transistor M15 a une taille moitié de la taille du transistor M1, le courant recopié circulant dans la branche M15, M17 est égal au courant interne Iptat. Par ailleurs, ce courant Iptat est également recopié dans la paire différentielle de branches M3, M7 et M4, M8 de façon à polariser l'étage ET1 avec un courant de polarisation égal à Iptat.

Le courant intermédiaire égal à deux fois Iptat est donc bien la somme du courant interne Iptat circulant dans le coeur et du courant de polarisation Iptat circulant dans la paire différentielle de branches du premier étage de l'amplificateur AMP. En raison du montage replié de l'étage ET1 et de l'utilisation de transistors PMOS dans ce montage replié, la tension d'alimentation minimale Vdd permettant un fonctionnement du dispositif DIS est égale à la somme de la tension drain-source du transistor PMOS M2 et de la tension base-émetteur du transistor Q2, soit environ 0,9 volt. Par ailleurs, le fait que les transistors PMOS de l'étage ET1 de l'amplificateur soient agencés dans un montage à grille commune, l'impédance aux bornes BEl et BE2 est réduite de façon significative, ce qui permet d'avoir un fort paramètre PSRR par exemple de l'ordre de 60 dB en régime établi (en DC : « Direct Current). Le courant Iout délivré à la borne de sortie BS du dispositif est un courant proportionnel à la température absolue, et égal ici, compte tenu de l'égalité de taille entre les transistors M2 et M18, au courant intermédiaire délivré par l'étage de contre-réaction ETR, soit deux fois le courant Iptat.

De façon à augmenter la plage de valeurs possibles pour la tension d'alimentation Vdd, et à augmenter encore le taux PSRR, on peut utiliser le mode de réalisation du dispositif DIS illustré sur la figure 2.

Par rapport au mode de réalisation de la figure 1, l'amplificateur AMP du dispositif DIS comporte ici un étage inverseur ET2 agencé en montage du type source commune (le signal de sortie du premier étage attaque la grille d'un transistor MOS), cet étage inverseur étant connecté entre la sortie BS1 du premier étage ET1 et l'entrée de l'étage de contre-réaction, la sortie BS2 de l'étage inverseur formant la sortie de l'amplificateur AMP. Dans ce mode de réalisation, c'est cette fois-ci le premier transistor PMOS M3 qui est monté en diode, et la sortie BS1 du premier étage est formée par le drain du premier transistor PMOS M4.

L'étage inverseur ET2 comporte ici un premier transistor NMOS M11 ainsi qu'un transistor PMOS M13. La source du transistor NMOS M11 est reliée à la borne de référence B2 (la masse) tandis que la source du transistor PMOS M13 est reliée à la borne d'alimentation B1.

Les drains des transistors M11 et M13 sont reliés ensemble et forment la sortie BS2 de l'étage inverseur ET2. Cette sortie BS2 est reliée à la grille des transistors M1, M2, M13 notamment. On remarque ici par ailleurs que le transistor M13 est monté en diode, ce qui confère un gain relativement faible à l'étage inverseur ET2. Cela étant, la plage de valeurs admissibles pour la tension d'alimentation est plus élevée que dans le mode de réalisation de la figure 1, car la dynamique sur la tension V5 (borne BS2) est plus importante que la dynamique de la tension V4 (borne BS1) du dispositif de la figure 1 qui suit l'augmentation de la tension d'alimentation Vdd conduisant in fine à un pincement de la tension drain-source du transistor M3 du dispositif de la figure 1. En effet, dans le mode de réalisation de la figure 2, quand la tension d'alimentation augmente, la tension V5 augmente, mais la tension V4 reste fixe car cette tension attaque la grille d'un transistor NMOS (le transistor Ml1) référencé à la masse. A titre indicatif, alors que la plage de variations possibles de la tension d'alimentation Vdd est de l'ordre de 300 millivolts pour le dispositif de la figure 1, elle s'étend entre environ 0,9 volt et la valeur de la tension de claquage (« breakdown voltage ») des transistors pour le dispositif de la figure 2. Par ailleurs, la présence du deuxième étage inverseur ET2 dans le dispositif de la figure 2 permet une augmentation du gain en boucle ouverte (même si cette augmentation est faible compte tenu du gain faible de l'étage inverseur), ce qui va dans le sens d'une amélioration du paramètre PSRR. Cela étant, tant le dispositif de la figure 1 que le dispositif de la figure 2 présentent un décalage de tension variable entre les bornes BEl et BE2 (sur les tensions V1 etV2), en raison de la non-égalité entre les tensions de drain V3 etV4 des transistors M3 et M4, ce décalage de tension étant de plus variable en température. Ceci peut être gênant dans certaines applications. Aussi, de façon à réduire, voire supprimer ce décalage sur les tensions V1 et V2, et ainsi mieux égaliser ces tensions V1 et V2, on peut par exemple utiliser le mode de réalisation illustré sur la figure 3. Par rapport aux modes de réalisation précédents, le premier étage ET1 de l'amplificateur AMP du dispositif DIS illustré sur la figure 3 a une structure différente, mais présentant toujours un agencement replié en montage grille commune. Plus précisément, le premier étage ET1 comporte une première paire différentielle de branches connectée entre les deux bornes BEI et BE2 du coeur et la borne de référence B2 (la masse), cette première paire différentielle de branches comportant une première paire de premiers transistors PMOS M3 et M4. Le premier étage ET1 comporte par ailleurs une deuxième paire différentielle de branches connectée de façon croisée entre les deux bornes BEl et BE2 du coeur, et la tension de référence (borne B2), cette deuxième paire différentielle de branches comportant une deuxième paire de premiers transistors PMOS M5 et M6. Les transistors M3 et M4 de la première paire de transistors sont montés en diodes, leur drain étant connecté à leur grille.

Par ailleurs, la grille du transistor M5 est reliée à la grille du transistor M3 et la grille du transistor M6 est reliée à la grille du transistor M4. Le doublet de transistors homologues M3, M5 des deux paires forme donc un pseudo-miroir de courant, de même que le doublet des transistors homologues M4, M6 des deux paires.

Chaque doublet forme un pseudo-miroir de courant car les sources des deux transistors de chaque doublet sont différentes. Cela étant l'égalité des courants circulant dans les deux transistors de chaque doublet vient du fait que le dispositif égalise les sources des deux transistors correspondants en régime établi c'est-à-dire lorsque les tensions V1 et V2 sont égalisées ou quasiment égalisées. On obtient alors une recopie de courant et chaque doublet de transistors se comporte alors fonctionnellement comme un miroir de courant. On peut donc dire que chaque doublet forme structurellement un pseudomiroir de courant et fonctionnellement un miroir de courant.

On retrouve dans la première paire différentielle de branches, les deux transistors de polarisation NMOS, référencés M7 et M8, respectivement connectés en série avec les transistors PMOS M3 et M4. La deuxième paire différentielle de branches comporte un premier transistor NMOS supplémentaire M9 et un deuxième transistor supplémentaire M10, ce dernier étant monté en diode, dont les grilles sont mutuellement connectées, et formant ensemble un miroir de courant. Le drain du premier transistor supplémentaire NMOS référencé M9 est connecté au drain du transistor PMOS M5 et sa source est reliée à la masse (borne B2). De même, le drain du transistor NMOS supplémentaire référencé M10 est connecté au drain du transistor M6 et sa source est reliée à la borne B2.

La taille (rapport W/L où W désigne la largeur du canal et L la longueur du canal) du transistor NMOS supplémentaire M10 est égale à la taille du premier transistor NMOS M11 de l'étage inverseur ET2 dont la grille est connectée à la sortie B S 1 de l'étage ET1.

L'étage ET1 est là encore, dans ce mode de réalisation, un étage à entrée différentielle et sortie unique tandis que l'étage inverseur ET2 est, tout comme dans le mode de réalisation de la figure 2, un étage à entrée unique et sortie unique. Dans le mode de réalisation de la figure 3, la taille du transistor Ml de l'étage de contre-réaction ETR est trois fois plus importante que la taille du transistor M15 des premiers moyens de recopie. De même, la taille du transistor PMOS M13 de l'étage inverseur ET2 est identique à la taille du transistor M15.

En fonctionnement, le courant intermédiaire délivré par l'étage de contre-réaction ETR et traversant les transistors PMOS Ml et M2, est cette fois-ci égal à trois fois le courant Iptat. La boucle de polarisation BPL permet de faire circuler dans la première paire différentielle de branches comportant les transistors de polarisation M7 et M8, un courant de polarisation égal à Iptat. Les pseudo-miroirs de courant M3, M5, et M4, M6 permettent également de faire circuler dans les branches de la deuxième paire différentielle de branches du premier étage ET1 un courant de polarisation égal à Iptat.

Enfin, le miroir de courant M15, M13 permet de faire circuler dans la branche M13, M11 de l'étage ET2 un courant également égal à Iptat. On remarque donc que la tension V5 (drain du transistor M5) attaque la grille d'un transistor NMOS, en l'espèce le transistor M11 de l'étage ET2, tandis que la tension V6 (drain du transistor M6) attaque également la grille d'un transistor NMOS, en l'espèce le transistor M10 du miroir de courant M9, M10. Et, puisque la taille des transistors M11 et M10 est identique et que ces deux transistors sont traversés par le même courant, à savoir le courant Iptat, on a une égalité des tensions V5 et V6 et par conséquent une absence de décalage au niveau des tensions V1 et V2. I1 convient de noter ici que le miroir de courant M9, M10 permet de récupérer le différentiel et permet effectivement une sortie unique du premier étage ET1. Par ailleurs, ce mode de réalisation permet d'augmenter encore le paramètre PSRR en raison du couplage croisé des paires différentielles de branches contenant les transistors M3, M5, M4, M6 qui permettent une augmentation par deux du gain.

Cela étant, en raison de la présence dans le mode de réalisation de la figure 3, de deux étages de gain, à savoir un premier étage de gain fourni par les transistors M5, M9 du premier étage ET1 et un deuxième étage de gain fourni par l'étage inverseur ET2 (même si ce deuxième gain est faible puisque le transistor M13 est monté en diode), il peut résulter des problèmes de stabilité du signal de sortie se traduisant par la présence sur ce signal d'oscillations entretenues. I1 peut donc être nécessaire dans certaines applications, de compenser ces oscillations par exemple par l'adjonction de condensateurs.

Cela étant, le mode de réalisation de la figure 4 permet d'offrir une réduction voire une suppression du décalage entre les tensions V1 et V2 tout en permettant, dans certaines applications, de s'affranchir d'une compensation par adjonction de condensateurs. Plus précisément, par rapport au mode de réalisation de la figure 3, le premier étage ET1 d'amplificateur AMP du dispositif de la figure 4 comporte cette fois-ci dans sa deuxième paire différentielle de branches, non seulement le deuxième transistor NMOS supplémentaire M10 monté en diode, mais également le premier transistor NMOS supplémentaire M9 monté en diode. Le premier transistor NMOS supplémentaire M9, monté en diode, forme avec le transistor NMOS M11 de l'étage inverseur ET2, dont la grille est reliée au drain du transistor M9, un miroir de courant. Par ailleurs, dans ce mode de réalisation, l'étage inverseur ET2 comporte une deuxième branche comprenant un deuxième transistor NMOS M12 et un deuxième transistor PMOS M14 montés en diode, connectés en série entre la borne d'alimentation B1 et le deuxième transistor NMOS M12 référencé par ailleurs à la masse (connexion de la source à la borne B2).

La grille du transistor PMOS M14 est par ailleurs reliée à la grille du transistor PMOS M13 de l'étage ET2, ces deux transistors M13 et M14 formant ainsi un miroir de courant. Par analogie avec les transistors M9 et M11, les transistors M10 et M12 forment un miroir de courant NMOS, la grille du transistor M12 étant reliée au drain du transistor M10. On notera également ici que l'étage ET1 est cette fois-ci un étage différentiel en entrée et différentiel en sortie, la sortie différentielle BS10-BS11 du premier étage ET1 étant formée par les drains des transistors M5 et M6.

De ce fait, l'étage inverseur ET2 est cette fois-ci un étage à entrée différentielle et sortie unique. Par ailleurs, on notera ici que le gain de l'étage inverseur ET2 est bien plus important que le gain de l'étage ET2 des modes de réalisation précédents car cette fois-ci, le transistor M13 n'est pas monté en diode. En fonctionnement, le courant intermédiaire délivré par l'étage de contre-réaction ETR et circulant à travers les transistors M1 et M2 est là encore, égal à trois fois le courant Iptat circulant dans le coeur CR.

Ce même courant Iptat circule dans la première paire différentielle de branches grâce à la boucle de polarisation BPL comportant les transistors NMOS de polarisation M7 et M8. Les pseudo-miroirs de courant M3, M5 d'une part, et M4, M6 d'autre part, permettent également une circulation du courant Iptat dans la deuxième paire différentielle de branches. Les miroirs de courant M9, M11 d'une part et les miroirs de courant M10, M12 d'autre part, permettent quant à eux une circulation du courant Iptat dans les deux branches M11, M13 et M12, M14 de l'étage inverseur ET2.

Comme dans le mode de réalisation précédent, on a une réduction importante voire une suppression du décalage de tension au niveau des tensions V1 et V2 en raison de l'égalité des tensions V5 et V6 mais également des tensions V7 et V8. En effet, ces deux tensions V5 et V6 attaquent respectivement deux transistors NMOS de taille identique, M9 et M10, montés en diode, traversés par un même courant Iptat. Par ailleurs les tensions V7 et V8 sont égales car elles attaquent les grilles de transistors de même taille M13, M14, M15, traversés par le même courant Iptat.

Par ailleurs, le miroir de courant M13, M14 permet cette fois-ci de récupérer le différentiel au niveau de l'étage inverseur ET2 qui est à sortie unique BS2. En outre, la stabilité du signal de sortie du dispositif de la figure 4 est beaucoup plus importante et on peut s'affranchir donc de compensation. En effet, même si les transistors M5 et M9 et aussi M6 et M10 forment un étage de gain, ce gain est minime compte tenu du fait que les transistors M9 et M10 sont montés en diode. En conséquence, on peut considérer ici que la structure de la figure 4 comporte essentiellement un seul étage de gain, à savoir celui fourni par les transistors M13 et M11 ainsi que M12 et M14 de l'étage ET2, ce qui favorise la stabilité du signal de sortie. En effet le noeud haute impédance BS2 (tension V8) se trouve là où la valeur capacitive est la plus forte pour former un premier pôle basse fréquence qui favorise la stabilité.

Le mode de réalisation de la figure 5 permet, comme on va le voir plus en détail ci après, d'augmenter le gain de la structure ainsi que le paramètre PSRR tout en continuant d'offrir une plage de valeurs plus importante pour la tension d'alimentation, et une réduction voire une diminution du décalage entre les tensions V1 et V2.

A cet égard, le dispositif DIS de la figure 5 comporte un amplificateur AMP dont le premier étage ET1 a une structure identique à celle du premier étage ET1 de l'amplificateur de la figure 3, et dont l'étage ET2 a la même structure que celle de l'étage ET2 de l'amplificateur de la figure 4.

En conséquence, par rapport à la structure de la figure 4, le gain est fortement augmenté car on est ici en présence de deux étages de gain, à savoir celui produit par les transistors M3 à M10 de l'étage ET 1, et par les transistors M11, M12, M13 et M14 de l'étage ET2.

Du fait de l'augmentation du gain, le paramètre PSRR est augmenté. Par ailleurs, d'une façon analogue à ce qui a été expliqué ci avant, la plage de valeurs admissibles pour la tension d'alimentation est importante en raison de la dynamique importante de la tension V5 tandis que la tension V4 reste fixe quand la tension d'alimentation varie. Par ailleurs, comme cela a été expliqué ci avant, on a toujours ici une réduction importante voire une suppression du décalage de tension entre les tensions V1 et V2 en raison de l'égalité des tensions V5 et V6 qui toutes deux attaquent des transistors MOS de taille identique traversés par un même courant, à savoir le courant Iptat, et de l'égalité des tensions V7 et V8 car, comme indiqué précédemment, elles attaquent les grilles de transistors de même taille traversés par le même courant.

A titre indicatif, la valeur du gain d'une telle structure est de l'ordre de 80dB avec un paramètre PSRR de l'ordre 120 dB en régime établi (en DC : « Direct Current). La tension d'alimentation peut varier entre 0,9 volt environ et la valeur de la tension de claquage des transistors.

Par contre, une telle structure peut nécessiter dans certaines applications une compensation en raison de la présence des deux étages de gain. Cette compensation peut être réalisée entre les tensions V8 et V5 ou bien entre la tension d'alimentation Vdd et la tension V8. Cela étant, la compensation peut être aisément réalisée en plaçant par exemple un condensateur CP entre la tension V5 et V8, c'est-à-dire entre le drain du transistor M5 et le drain du transistor M11, et on bénéficie à cet égard de l'effet Miller qui permet d'avoir une capacité effective entre la tension V5 et la masse égale au produit de la valeur capacitive du condensateur CP par le gain de l'étage ET2.

Claims (15)

1. REVENDICATIONS1. Dispositif de génération d'un courant de référence proportionnel à la température absolue, comprenant des moyens de traitement connectés aux bornes d'un coeur (CR) et agencés pour égaliser les tensions (V l , V2) aux bornes du coeur, le coeur étant agencé pour être alors parcouru par un courant interne (Iptat) proportionnel à la température absolue, et un module de sortie (MDS) agencé pour délivrer à une borne de sortie (BS) ledit courant de référence (Iout) à partir dudit courant interne, caractérisé en ce que les moyens de traitement comprennent un amplificateur (AMP) autopolarisé possédant au moins un premier étage (ET1) agencé selon un montage replié et comportant des premiers transistors PMOS (M3,M4) agencés en montage du type grille commune, et un étage de contre-réaction (ETR) dont l'entrée est connectée à la sortie de l'amplificateur et dont la sortie est connectée à l'entrée du premier étage ainsi qu'à au moins une borne (BE1,BE2) du coeur.
2. 2. Dispositif selon la revendication 1, dans lequel l'amplificateur (AMP) est à entrée différentielle et à sortie unique et l'étage de contre-réaction (TR) est à entrée unique et sortie différentielle.
3. 3. Dispositif selon l'une des revendications précédentes, dans lequel le premier étage (ET1) comprend au moins une paire différentielle de branches connectée entre les deux bornes (BEl, BE2) du coeur et une tension de référence (B2), l'étage de contre-réaction (ETR) est agencé pour délivrer en entrée du premier étage un courant intermédiaire (2*Iptat ; 3*Iptat) proportionnel à la température absolue et une boucle de polarisation (BPL) est en outre connectée entre l'entrée de l'étage de contre-réaction (ETR) et le premier étage (ET1) et agencée pour faire circuler dans chaque paire différentielle de branches un courant de polarisation (Ipat), le courant intermédiaire étant la somme dudit courant interne (Iptat) et de chaque courant de polarisation (Iptat) circulant dans chaque paire différentielle de branches.
4. 4. Dispositif selon la revendication 3, dans lequel le premier étage comprend au sein d'une paire différentielle de branches, une paire de transistors de polarisation NMOS (M7, M8) connectés en série avec une paire de premiers transistors PMOS (M3, M4), ladite boucle de polarisation (BPL) comportant cette paire de transistors de polarisation NMOS (M7, M8).
5. 5. Dispositif selon la revendication 4, dans lequel la boucle de polarisation (BPL) comprend des premiers moyens de recopie (Ml, M2 M15) connectés entre l'étage de contre-réaction (ETR) et ladite paire de transistors de polarisation NMOS (M7, M8), et configurés pour recopier une fraction du courant intermédiaire (Iptat), ladite fraction du courant intermédiaire correspondant à chaque courant de polarisation (Iptat) circulant dans chaque paire différentielle de branches.
6. 6. Dispositif selon la revendication 5, dans lequel l'étage de contre réaction (ETR) comprend une paire de deuxièmes transistors PMOS (Ml, M2) mutuellement connectés par leur grille, les sources respectives des deuxièmes transistors (Ml, M2) étant connectées à une borne d'alimentation (B1), les drains des deuxièmes transistors PMOS (Ml, M2) étant respectivement reliés aux deux bornes (BEI, BE2) du coeur, et les premiers moyens de recopie (Ml, M2, M15) comprennent les deuxièmes transistors PMOS (Ml, M2) et un premier transistor PMOS supplémentaire (M15) mutuellement connectés par leur grille, le rapport entre la taille du premier transistor PMOS supplémentaire (M15) et la taille des deux deuxièmes transistors PMOS (Ml, M2) étant égal à la valeur de ladite fraction.
7. 7. Dispositif selon la revendication 6, dans lequel le module de sortie (MDS) comprend des deuxièmes moyens de recopie (Ml, M2, M18) connectés entre l'étage de contre-réaction (ETR) et la borne de sortie (BS) et configurés pour délivrer un courant recopié (2*Iptat ; 3*Iptat) égal audit courant intermédiaire ou multiple ou sous-multiple dudit courant intermédiaire, le courant de référence ayant la valeur du courant recopié, les deuxièmes moyens de recopie (Ml, M2, M18) comprenant les deux transistors PMOS (Ml, M2) de l'étage de contre-réaction et un deuxième transistor PMOS supplémentaire (M18) mutuellement connectés par leur grille, le rapport le rapport entre la taille du deuxième transistor PMOS supplémentaire (M18) et la taille des deux deuxièmes transistors PMOS (Ml, M2) définissant le rapport entre la valeur du courant recopié et la valeur dudit courant intermédiaire.
8. 8. Dispositif selon la revendication 7, comprenant en outre un premier transistor auxiliaire M17) formant avec ledit premier transistor supplémentaire (M15) des premiers moyens de recopie un premier montage cascode et un deuxième transistor auxiliaire (M19) formant avec ledit deuxième transistor supplémentaire (M18) des deuxièmes moyens de recopie un deuxième montage cascode.
9. 9. Dispositif selon l'une des revendications précédentes, dans lequel ledit amplificateur (AMP) comprend un étage inverseur (ET2) agencé en montage du type source commune, et connecté entre la sortie (B S 1) du premier étage (ET1) et l'entrée de l'étage de contre-réaction (ETR), la sortie (BS2) de l'étage inverseur (ET2) formant la sortie de l'amplificateur.
10. 10. Dispositif selon la revendication 9, dans lequel le premier étage (ET1) de l'amplificateur comprend une première paire différentielle de branches connectée entre les deux bornes de coeur (BEl, BE2) et une tension de référence et comportant une première paire de premiers transistors PMOS (M3, M4), et une deuxième paire différentielle de branches connectée de façon croisée entre les deux bornes du coeur (BEl, BE2) et la tension de référence et comportant une deuxième paire de premiers transistors PMOS (M5, M6), les deux doublets de transistors homologues (M3, M5 ; M4, M6) des deux paires formant respectivement deux pseudo-miroirs de courant, et les drains des deux premiers transistors PMOS (M5, M6) de la deuxième paire différentielle sont respectivement connectés aux grilles de deux transistors NMOS (M l l , M10 ; M11, M12) de même taille et destinés à être traversés par un même courant (Iptat).
11. 11. Dispositif selon la revendication 10 prise en combinaison avec la revendication 4, dans lequel les deux premiers transistorsPMOS (M3, M4) de la première paire différentielle sont montés en diode et les drains de ces deux premiers transistors PMOS (M3, M4) sont respectivement connectés à la tension de référence par l'intermédiaire des deux transistors de polarisation NMOS (M7, M8), le drain de l'un (M5) des deux premiers transistors PMOS de la deuxième paire différentielle est d'une part connectée à la grille d'un premier transistor NMOS (Mll) de l'étage inverseur (ET2) et d'autre part à la tension de référence (B2) par l'intermédiaire d'un premier transistor NMOS supplémentaire (M9), et le drain de l'autre (M6) des deux premiers transistors PMOS de la deuxième paire différentielle est connecté à la tension de référence (B2) par l'intermédiaire d'un deuxième transistor supplémentaire NMOS (M10) monté en diode.
12. 12. Dispositif selon la revendication 11, dans lequel le premier transistor NMOS supplémentaire (M9) et le deuxième transistor NMOS supplémentaire (M10) qui est monté en diode, sont mutuellement agencés en miroir de courant.
13. 13. Dispositif selon la revendication 11, dans lequel l'étage inverseur (ET2) comprend une première branche comportant le premier transistor NMOS (Ml l) et un premier transistor PMOS (M13) connecté en série entre le premier transistor NMOS (M11) et une borne d'alimentation (BU, et une deuxième branche comportant un deuxième transistor NMOS (M12) et un deuxième transistor PMOS (M14), monté en diode, connecté en série entre la borne d'alimentation (B1) et le deuxième transistor NMOS (M12), le premier transistor PMOS (M13) et le deuxième transistor PMOS (M14) étant mutuellement agencé en miroir de courant, le premier transistor NMOS supplémentaire (M9) est monté en diode et forme avec le premier transistor NMOS (Ml l) de l'étage inverseur un premier miroir de courant, et le drain de l'autre (M6) des deux premiers transistors PMOS de la deuxième paire différentielle est également connecté à la grille du deuxième transistor NMOS (M12) de la deuxième branche de l'étage inverseur.
14. 14. Dispositif selon la revendication 12, dans lequel l'étage inverseur comprend une première branche comportant le premier transistor NMOS (Ml l) et un premier transistor PMOS (M13) connectéen série entre le premier transistor NMOS (M11) et une borne d'alimentation (B l) et une deuxième branche comportant un deuxième transistor NMOS (M12) et un deuxième transistor PMOS (M14), monté en diode, connecté en série entre la borne d'alimentation (B1) et le deuxième transistor NMOS (M12), le premier transistor PMOS (M13) et le deuxième transistor PMOS (M14) étant mutuellement agencé en miroir de courant, le drain de l'autre (M6) des deux premiers transistors PMOS de la deuxième paire différentielle est également connecté à la grille du deuxième transistor NMOS (M12) de la deuxième branche de l'étage inverseur.
15. 15. Circuit intégré comprenant un dispositif selon l'une des revendications 1 à 14.