FR3104751A1

FR3104751A1 - Procédé de lissage d’un courant consommé par un circuit intégré et dispositif correspondant

Info

Publication number: FR3104751A1
Application number: FR1914244A
Authority: FR
Inventors: Jimmy Fort; Nicolas Demange
Original assignee: STMicroelectronics Rousset SAS
Current assignee: STMicroelectronics Rousset SAS
Priority date: 2019-12-12
Filing date: 2019-12-12
Publication date: 2021-06-18
Anticipated expiration: 2039-12-12
Also published as: FR3104751B1; US11768512B2; US20210181778A1

Abstract

Le procédé de lissage du courant consommé (Ivdd) est basé sur une suite de recopies de courant (4, 5, 7) et sur une source de courant (61) délivrant un courant de référence (Iset), lesdits courants étant transformés en une tension de référence pour la régulation d’un moyen de régulation (81) de façon à ce que le courant consommé (Ivcc) vu de l’alimentation ne dépende que du courant de référence (Iset). Figure pour l’abrégé : Fig 1

Description

Procédé de lissage d’un courant consommé par un circuit intégré et dispositif correspondant

Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, plus particulièrement les circuits intégrés qui comprennent des modules sécurisés, et notamment la protection de ces modules contre des attaques extérieures du type SPA («Simple Power Analysis»).

Un circuit intégré comprenant un module peut être la cible d’attaques visant à la récupération d’informations sécurisées, et en particulier d’attaques par analyse de consommation ou SPA.

En fonctionnement, un circuit intégré consomme plus ou moins en fonction des opérations qu’il effectue. L’attaque SPA comporte l’analyse de ces variations de consommation afin notamment d’en déduire des indications sur les opérations effectuées et/ou sur leurs occurrences.

Dans les applications sécurisées, il est donc recommandé de lisser autant que possible la consommation vue de l’alimentation de façon à ce qu’un attaquant potentiel puisse difficilement déterminer l’activité des différents composants du circuit par des attaques SPA.

Il existe des moyens de protection contre les attaques SPA, comprenant par exemple des moyens de recopie et d’amplification de courant mettant en œuvre deux transistors MOS, notamment des transistors MOS montés en miroir, un premier transistor comprenant un rapport W1/L1 inférieur au rapport W2/L2 d’un deuxième transistor, par exemple un rapport W1/L1 cent fois inférieur au rapport W2/L2 pour amplifier un courant de manière à créer un courant additionnel pour compléter le courant consommé par le circuit intégré de sorte que le courant global consommé par le circuit intégré soit constant indépendamment des opérations effectuées par le circuit intégré.

Cependant, comme le rapport W2/L2 est beaucoup plus grand que le rapport W1/L1 du premier transistor, le deuxième transistor comprend une capacité parasite supérieure à celle du premier transistor de sorte que la réponse dynamique du deuxième transistor en phase transitoire est dégradée par rapport à celle du premier transistor ralentissant le fonctionnement des moyens de protection.

Les ralentissements des moyens de protection peuvent entraîner un retard temporel dans l’élaboration du courant additionnel de sorte que le courant global consommé par le circuit intégré ne soit plus constant fournissant des informations de consommation lors d’attaques SPA.

Les ralentissements des moyens de protection sont d’autant plus marqués que les courants consommés par le circuit intégré pour effectuer des opérations sont important, par exemple de l’ordre de 30 à 50 mA.

Il existe un besoin d’améliorer la réponse dynamique des moyens de protection contre des attaques SPA en phase transitoire.

Selon des modes de mises en œuvre et de réalisation, il est avantageusement proposé de diminuer la taille des transistors des moyens de recopie et d’amplification de courant.

Selon un aspect, il est proposé un procédé de lissage du courant consommé par une alimentation d’un circuit électronique, ledit circuit électronique comportant au moins un module, par exemple un microprocesseur, une mémoire, etc., alimenté directement ou indirectement, par exemple via un régulateur de tension, par ladite alimentation et consommant un courant de module.

Dans le procédé selon cet aspect,

l’élaboration, pour chaque module, d’un courant auxiliaire de module égal à une première fraction du courant de module correspondant,
l’élaboration par un premier étage, alimenté par l’alimentation, comportant au moins une source de courant d’un courant d’étage supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module,
l’élaboration d’un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire égal à la somme de chaque courant auxiliaire de module,
l’élaboration d’un potentiel de référence en multipliant, dans une première branche d’un étage de régulation alimenté par l’alimentation, le courant intermédiaire par une impédance égale à un , et
le pilotage en tension d’un moyen de régulation d’une deuxième branche de l’étage de régulation de sorte qu’un potentiel de la deuxième branche soit égal au potentiel de référence, ledit potentiel étant obtenu en multipliant un courant circulant dans ladite branche par un facteur de multiplication égal à ladite première fraction.

Ainsi, dans le procédé selon cet aspect on élabore de manière simple une pluralité de courants consommés par l’alimentation, dont la somme ne dépend pas du courant consommé par chaque module mais seulement en théorie du courant fourni par l’étage de source de courant.

La consommation du circuit intégré est donc lissée, et cette consommation globale lissée vue de l’extérieur est supérieure à la somme des consommations maximales de chaque module.

Pour obtenir un lissage de la consommation, le moyen de régulation est piloté en tension de sorte que la réponse dynamique du circuit électronique en phase transitoire est améliorée.

La valeur de la première fraction peut être choisie parmi un jeu de valeurs.

Le premier étage peut comporter en outre au moins une source de courant supplémentaire activable délivrant un courant supplémentaire et le courant d’étage est égal à la somme du courant principal et de chaque courant supplémentaire délivré par chaque source de courant supplémentaire activée.

Ainsi, en activant successivement et/ou simultanément les différentes sources de courant, le courant consommé par l’alimentation varie, ce qui rend encore plus difficile la détection des variations du courant de module.

A cet égard, il est également possible d’ajouter du bruit capacitif au sein du dispositif, par exemple en sortie du premier étage.

Selon un autre aspect, il est proposé un dispositif électronique comprenant

une borne d’alimentation,
au moins un module connecté à la borne d’alimentation et configuré pour consommer un courant de module,

des premiers moyens d’élaboration connectés à la borne d’alimentation et configurés pour élaborer pour chaque module un courant auxiliaire de module égal à une première fraction du courant de module correspondant,
un premier étage, connecté à la borne d’alimentation, comportant au moins une source de courant configurée pour fournir un courant d’étage supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module
des deuxièmes moyens d’élaboration configurés pour élaborer un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire égal à la somme de chaque courant auxiliaire de module,
un étage de régulation connecté à la borne d’alimentation comprenant une première branche configurée pour élaborer un potentiel de référence à partir du courant intermédiaire, une deuxième branche comprenant un moyen de régulation et des moyens de comparaison configurés pour piloter en tension le moyen de régulation de sorte qu’un potentiel de la deuxième branche soit égal au potentiel de référence, ledit potentiel étant obtenu en multipliant un courant circulant dans ladite branche par une impédance égale à ladite première fraction, et
un étage terminal connecté à la borne d’alimentation et configuré pour multiplier le courant intermédiaire par un facteur de multiplication égal à un.

Selon un mode de réalisation, la première branche de l’étage de régulation comprend une première impédance résistive de valeur unitaire et comprenant une entrée reliée à l’alimentation et une sortie reliée à l’étage terminal et à une première entrée des moyens de comparaison, la deuxième branche de l’étage de régulation comprenant une deuxième impédance résistive de valeur égale à la première fraction et comprenant une première borne reliée à l’alimentation et une deuxième borne reliée à une deuxième entrée des moyens de comparaison et au moyen de régulation.

Selon un autre mode de réalisation, la première impédance comprend une première résistance et la deuxième impédance comprend une deuxième résistance, les moyens de comparaison comprenant un amplificateur opérationnel dont une entrée inverseuse est reliée entre la première résistance et la deuxième borne et une entrée non-inverseuse est reliée entre la deuxième résistance et le moyen de régulation.

L’utilisation de résistances permet d’améliorer la dynamique dudit dispositif en phase transitoire.

Selon encore un autre mode de réalisation, le dispositif peut comprendre en outre un transistor cascode et une source de tension de polarisation reliée à la première borne et à la grille de manière à polariser le transistor cascode, le drain dudit transistor étant reliée à l’entrée non-inverseuse de l’amplificateur opérationnel et la source dudit transistor étant reliée au moyen de régulation.

Le transistor cascode permet de protéger le drain du transistor de régulation contre une élévation du potentiel.

Selon encore un autre mode de réalisation, la première impédance comprend un premier transistor NMOS et la deuxième impédance comprend un deuxième transistor NMOS, les moyens de comparaison comprenant un amplificateur opérationnel dont une entrée inverseuse est reliée à la source du premier transistor et une entrée non-inverseuse est reliée entre la source du deuxième transistor, le drain des premier et deuxième transistor étant reliée à l’entrée, ledit dispositif comprenant en outre une source de polarisation reliée à l’entrée et aux grilles des premier et deuxième transistors pour polariser lesdits transistors.

La réalisation d’impédances résistives à partir de transistors permet d’uniformiser les composants dudit dispositif.

Selon encore un autre mode de réalisation, la première impédance comprend un premier transistor NMOS et la deuxième impédance comprend un deuxième transistor NMOS, les moyens de comparaison comprenant un premier amplificateur opérationnel dont une entrée inverseuse est reliée à la source du premier transistor et une entrée non-inverseuse est reliée entre la source du deuxième transistor, le drain des premier et deuxième transistor étant reliée à l’entrée, ledit dispositif comprenant en outre un deuxième amplificateur opérationnel dont une sortie est reliée à la grille des premier et deuxième transistors, une entrée inverseuse est reliée à la source du premier transistor et l’entrée non-inverseuse est reliée à l’étage terminal.

Selon encore un autre mode de réalisation,

- les premiers moyens d’élaboration comportent pour chaque module, un premier miroir de courant de facteur de recopie égal à ladite première fraction possédant une première sortie délivrant le courant de module correspondant et une deuxième sortie délivrant le courant auxiliaire de module correspondant,

- les deuxièmes moyens d’élaboration comportent un deuxième miroir de courant de facteur de recopie égal à un, et

- la deuxième sortie du premier miroir de courant est connectée à l’entrée du deuxième miroir de courant et la sortie du deuxième miroir de courant est connecté à la sortie du premier étage.

Selon encore un autre mode de réalisation, l’étage terminal comporte un moyen de recopie de courant ayant un facteur de recopie égal à un, dont l’entrée est connectée à la sortie des deuxièmes moyens d’élaboration et dont la sortie est connectée à la première branche.

Selon encore un autre mode de réalisation, l’étage terminal comporte un premier transistor MOS connecté à la sortie du deuxième miroir de courant, et au moins un deuxième transistor MOS connecté entre la borne d’alimentation et la masse, les grilles des transistors MOS étant mutuellement connectées, et le dispositif comprend en outre un amplificateur opérationnel intermédiaire dont l’entrée non-inverseuse est connectée à la sortie du deuxième miroir de courant, dont l’entrée inverseur est connectée à l’entrée du deuxième miroir de courant, et dont la sortie est connectée aux grilles des transistors MOS.

Afin d’assurer une meilleure recopie de courant par les deuxièmes moyens d’élaboration, notamment lorsque le courant auxiliaire de module ou la somme des courants auxiliaires de module est proche dudit courant d’étage, on peut également ajouter un amplificateur opérationnel intermédiaire dont l’entrée non-inverseuse est connectée à la sortie du deuxième miroir de courant, dont l’entrée inverseuse est connectée à l’entrée du deuxième miroir de courant, et dont la sortie est connectée aux grilles des transistors MOS de l’étage terminal.

Selon encore un autre mode de réalisation, les premiers moyens d’élaboration comprennent pour chaque module un étage cascode connecté entre la deuxième sortie du premier miroir de courant correspondant et l’entrée du deuxième miroir de courant, l’étage cascode comprenant un deuxième transistor PMOS et un deuxième amplificateur opérationnel dont l’entrée non-inverseuse est connectée entre la borne d’alimentation et le module correspondant, dont l’entrée inverseuse est connectée à la source du deuxième transistor PMOS et dont la sortie est connectée à la grille du deuxième transistor PMOS.

Egalement afin d’améliorer la recopie de courant, les premiers moyens d’élaboration peuvent comprendre pour chaque module un premier étage cascode connecté entre la deuxième sortie du premier miroir de courant correspondant et l’entrée du deuxième miroir de courant, le premier étage cascode comprenant un premier transistor PMOS et un premier amplificateur opérationnel dont l’entrée non-inverseuse est connectée entre la borne d’alimentation et le module correspondant, dont l’entrée inverseuse est connectée à la source du premier transistor PMOS et dont la sortie est connectée à la grille du premier transistor PMOS,

Selon encore un autre mode de réalisation, le dispositif comprend en outre un générateur de bruit capacitif.

Selon encore un autre mode de réalisation, le dispositif comprend au moins un régulateur connecté entre la borne d’alimentation et ledit au moins un module, configuré pour délivrer une tension régulée audit au moins un module.

Selon encore un autre mode de réalisation, le régulateur comporte les premiers moyens d’élaboration.

Selon encore un autre mode de réalisation, le dispositif comporte plusieurs modules et dans lequel les premiers moyens d’élaboration comportent plusieurs premières sorties respectivement reliées auxdits modules de façon à délivrer les courants de module respectifs et plusieurs deuxièmes sorties reliées ensemble à l’entrée des deuxièmes moyens d’élaboration de façon à délivrer le courant secondaire.

Selon un autre aspect, il est proposé un appareil incorporant un circuit intégré tel que défini ci-avant.

D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :

illustrent des modes de réalisation et de mise en œuvre de l’invention.

Dans la suite de la description, les termes «couplé» et «connecté» désignent une liaison électrique qui est soit directe, soit indirecte via d’autres dispositifs ou moyens de connexion.

On se réfère à la figure 1 qui représente un exemple d’un premier mode de réalisation d’un dispositif électronique DIS.

Le dispositif DIS comprend un module 1, par exemple un microprocesseur d’une carte à puce. Le dispositif peut être situé au sein du circuit intégré de la carte à puce.

Le dispositif DIS comprend en outre une borne d’alimentation 2, destiné à recevoir une tension d’alimentation V_cc, par exemple une tension de 5 Volts.

Le dispositif comprend également des premiers moyens d’élaboration 4, comportant une première entrée E31 et une deuxième entrée E32 connectées à la borne d’alimentation 2 ainsi qu’une première sortie S31_,et une deuxième sortie S32.

Le dispositif comprend également des deuxièmes moyens d’élaboration 5 comportant une entrée E5 et une sortie S5, un premier étage 6 de source(s) de courant(s) comportant une entrée E6 reliée à la borne d’alimentation 2 et une sortie S6, un étage terminal 7 comportant une entrée E7 et une sortie S7, et un deuxième étage 8 de régulation comportant une entrée E8 reliée à la borne d’alimentation 2 et une sortie S8.

Leurs connexions et caractéristiques respectives seront décrites plus en détail ci-après.

Un régulateur 3 est connecté entre la borne d’alimentation 2 et le microprocesseur 1, de manière à délivrer une tension régulée V_ddau microprocesseur, par exemple ici une tension de 2,5 Volts.

Le microprocesseur 1 consomme un courant I_vdd, dont la valeur dépend des opérations qu’il réalise.

Dans cet exemple, le régulateur 3 comprend les premiers moyens d’élaboration 4, ici un premier miroir de courant qui délivre à l’entrée E5 des deuxièmes moyens d’élaboration 5, un courant auxiliaire I_auxégal à une première fraction du courant consommé I_vdd. Dans cet exemple, le miroir de courant a un facteur de recopie égal à 1/100, c'est-à-dire qu’il délivre un courant auxiliaire de module I_auxégal au centième du courant consommé I_vdd(la première fraction est égale à 1/100).

Le premier miroir de courant comprend de manière classique deux transistors 41 et 42 mutuellement couplés par leurs grilles G₄₁, G₄₂.

Le premier transistor 41, par exemple un transistor PMOS, est monté en diode (c’est-à-dire qu’il a sa grille G et son drain D connectés). Sa source S₄₁qui forme la première entré E31 des premiers moyens d’élaboration est connectée à la première borne d’alimentation, et son drain D₄₁, qui forme la première sortie S31 des premiers moyens d’élaboration, est connecté au module 1.

Le deuxième transistor 42, par exemple un deuxième transistor PMOS, a sa source S₄₂, qui forme la deuxième entrée E32 des premiers moyens d’élaboration 4, connectée à la borne d’alimentation 2, et son drain D₄₂, qui forme la deuxième sortie S32 des premiers moyens d’élaboration, est connecté à l’entrée E5 des deuxièmes moyens d’élaboration 5.

Afin d’obtenir la première fraction du courant consommé I_vdd, on peut choisir le deuxième transistor PMOS ayant un rapport W₄₂/L₄₂entre la largeur W₄₂et la longueur L₄₂de son canal, 100 fois inférieur au rapport W₄₁/L₄₁entre la largeur W₄₁et la longueur L₄₁du canal du premier transistor 41.

Une solution alternative serait d’avoir une pluralité de premiers transistors 41 montés en parallèle et un ou plusieurs deuxièmes transistors 42 identiques aux premiers transistors 41 et montés en parallèle, de façon à ce que le nombre de premiers transistors soit 100 fois supérieur au nombre de deuxièmes transistors.

Les deuxièmes moyens d’élaboration 5 comprennent dans cet exemple un deuxième miroir de courant, de facteur de recopie égal à un, qui comporte classiquement deux transistors identiques 51 et 52, par exemple des transistors NMOS, mutuellement couplés par leurs grilles G₅₁et G₅₂.

Le premier transistor NMOS 51 est monté en diode. Son drain D₅₁, qui forme l’entrée E5 des deuxièmes moyens d’élaboration 5, est connecté au drain D₄₂du deuxième transistor PMOS 42 du premier miroir de courant, et sa source S₅₁est connectée à la masse GND.

Le deuxième transistor NMOS 52 a sa source S₅₂connectée à la masse, et son drain D₅₂, qui forme la sortie S5 des deuxièmes moyens d’élaboration 5, est connectée à l’entrée E7 de l’étage terminal 7 et à la sortie S6 du premier étage 6.

Ainsi, les deuxièmes moyens d’élaboration reçoivent en entrée E5 le courant auxiliaire de module I_auxet recopient en sortie S5 ce même courant auxiliaire de module I_aux.

Le premier étage 6 comprend ici une source de courant principale 61 connectée entre la borne d’alimentation 2 et l’entrée E7 de l’étage terminal.

Cette source de courant principale 61 est configurée pour délivrer un courant d’étage I_étageégal à la première fraction d’un courant de référence I_set.

Ainsi, dans cet exemple où le courant auxiliaire de module I_auxest égal à , le courant d’étage I_étageest égal à .

Le courant de référence I_setest choisi de manière à être supérieur à la valeur maximale du courant de module I_vdd.

Cette valeur maximale est par exemple déterminée par simulation lors de la conception du circuit intégré compte tenu de l’activité prévisible du module 1.

Le courant de référence I_setétant supérieur à la valeur maximale du courant de module maximal, le courant d’étage I_étageest supérieur à la valeur maximale du courant auxiliaire de module I_aux.

La valeur de la première fraction est choisie parmi un jeu de valeurs.

Par exemple le jeu de valeurs peut être { }, et le courant d’étage I_étagedélivré peut donc être égal à , ou , etc.

Puisque le premier étage 6 délivre un courant d’étage I_étageégal à , l’étage terminal 7 reçoit donc à son entrée E7 un courant intermédiaire I_intpositif égal à .

Les deuxièmes moyens d’élaboration 5 sont configurés pour élaborer un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire I_secégal à la somme de chaque courant auxiliaire de module I_aux.

L’étage terminal 7 comporte dans cet exemple un troisième miroir de courant de facteur de recopie égal 1 configuré pour recopier le courant I_int.

Ce troisième miroir de courant comprend de manière classique un troisième et un quatrième transistors 71 et 72, par exemple ici des transistors NMOS, mutuellement couplés par leurs grilles G₇₁et G₇₂.

Le troisième transistor NMOS 71 est monté en diode. Sa source S₇₁est connectée à la masse, et son drain D₇₁, qui forme l’entrée E7 de l’étage terminal, est connectée à la sortie S5 du deuxième moyen d’élaboration et à la sortie S6 du premier étage.

Le quatrième transistor NMOS 72 a sa source S₇₂connectée à la masse GND et son drain D₇₂relié à la sortie S8 du deuxième étage 8 de régulation.

Ainsi, l’étage terminal reçoit en entrée E7 un courant intermédiaire I_intégal à la différence entre le courant d’étage I_étageet le courant auxiliaire I_aux, et recopie en sortie S7 ce même courant intermédiaire I_int.

Le deuxième étage 8 de régulation comprend une première branche BR1 configurée pour élaborer un potentiel de référence à partir du courant intermédiaire, une deuxième branche BR2 comprenant un moyen de régulation comprenant par exemple un transistor de régulation 81 et des moyens de comparaison configurés pour piloter la grille G81 dudit transistor de sorte qu’un potentiel de la deuxième branche BR2 soit égal au potentiel de référence, le potentiel de la deuxième branche BR2 est obtenu en multipliant un courant égal à l’inverse de la première fraction du courant intermédiaire I_intcirculant dans ladite branche par une impédance égale à ladite première fraction.

Le potentiel de référence est obtenu en multipliant un courant circulant dans la première branche BR1 par une impédance unitaire.

La première branche BR1 comprend un cinquième transistor 82 dont le drain D82 est relié à l’entrée E8, la source S82 est reliée à la sortie S8.

La deuxième branche BR2 comprend un sixième transistor 83 dont le drain D83 est relié à l’entrée E8, la source S83 est reliée au drain D81 du transistor 81, la source S81 du transistor 81 étant relié à la masse GND. Un courant I_Rcircule dans la deuxième branche BR2.

Le deuxième étage 8 comprend en outre une source de tension 84 de polarisation alimentée par l’entrée E8 et délivrant une tension de polarisation sur chacune des grilles G82 et G83 des cinquième et sixième transistors MOS 82 et 83.

Les transistors 82 et 83 ainsi que la tension de polarisation sont choisis de sorte que l’impédance résistive du transistor 82 soit égale à R (impédance unitaire) et l’impédance résistive du transistor 83 soit égale par exemple à la première fraction multipliée par l’impédance unitaire soit R/100 de sorte que le courant I_Rsoit cent fois plus grand que le courant Iint.

Afin d’obtenir le courant consommé I_R, on peut choisir le sixième transistor MOS 83 ayant un rapport W₈₃/L₈₃entre la largeur W₈₃et la longueur L₈₃de son canal, cent fois supérieur au rapport W₈₂/L₈₂entre la largeur W₈₂et la longueur L₈₂du canal du cinquième transistor 82.

Les moyens de comparaison comprennent par exemple un amplificateur opérationnel 85 dont l’entrée inverseuse est reliée à la source du transistor 82 et l’entrée non inverseuse est reliée à la source du transistor 83.

En fonctionnement, le dispositif DIS ainsi configuré consomme donc

le premier courant I_vdd,
le courant auxiliaire de module I_aux= ,
le courant d’étage I_étage= , et
le courant terminal I_int=I_étage-I_aux, et

comme les potentiels aux deux entrées de l’amplificateur opérationnel 82 sont égaux, le dispositif consomme en outre le courant I_R=I_set-I_vdd

Le courant I_vccconsommé par l’alimentation est donc égal à la somme de ces courants, soit 1,02*I_set(obtenu en additionnant I_vdd, I_aux, I_étage, I_intet I_R) et ne dépend donc pas du courant de module I_vddmais uniquement du courant de référence I_set, qui est constant et ici supérieur à la valeur maximale du courant de module I_vdd.

Les transistors 71, 72 et 81 comprennent par exemple des transistors de faible voltage («low voltage») de sorte qu’ils comprennent une capacité parasite très faible. Les transistors 82 et 83 comprennent des transistors ayant un rapport W/L important de sorte qu’ils comprennent une capacité parasite importante.

Cependant, comme les transistors 82 et 83 sont polarisés par la source de tension 84 à une tension fixe, et que les transistors 71, 72 et 81 comprennent des transistors de faible voltage, la réponse dynamique du dispositif DIS en phase transitoire est améliorée.

La figure 2 illustre un deuxième mode de réalisation de l’invention. Dans ce mode de réalisation, le dispositif DIS tel que décrit précédemment a été modifié de manière à ce que le troisième transistor NMOS 71 de l’étage terminal ne soit plus monté en diode.

Un amplificateur opérationnel 9 a été ajouté entre les deuxièmes moyens d’élaboration 5 et l’étage terminal 7.

Son entrée non-inverseuse est connectée à l’entrée E7 de l’étage terminal, et son entrée inverseuse est connectée aux grilles mutuellement couplées G₅₁et G₅₂du premier et du deuxième transistors NMOS 51 et 52, c’est à dire à la première entrée E5 des deuxièmes moyens d’élaboration 5 puisque le premier transistor NMOS 51 est monté en diode.

La sortie de l’amplificateur 9 est connectée aux grilles G₇₁et G₇₂mutuellement couplées du troisième transistor NMOS 71 et du quatrième transistor NMOS 72.

Ainsi, en pilotant la grille G₇₁du troisième transistor NMOS 71 de manière à égaliser les potentiels des drains D₅₁et D₅₂des premier et deuxième transistors NMOS 51 et 52, l’amplificateur opérationnel permet d’obtenir un courant intermédiaire I_inten entrée E7 de l’étage terminal qui soit précisément égal à la différence entre le courant d’étage I_étageet le courant auxiliaire de module I_aux, et ce même si le courant auxiliaire de module I_auxa une valeur proche du courant d’étage I_étage.

Selon un autre mode de réalisation illustré à la figure 3, l’étage de régulation 8 peut comprendre un troisième amplificateur 86 opérationnel remplaçant la source de tension 84 pilotant les grilles G82 et G83 des transistors NMOS 82 et 83, et une deuxième entrée E81 reliée à l’entrée E7 de l’étage terminal 7.

L’entrée non inverseuse de l’amplificateur 86 est reliée à la deuxième entrée E81 et l’entrée inverseuse de l’amplificateur 86 est reliée à la source S82 du transistor 82.

Ainsi, le deuxième amplificateur 86 permet d’égaliser les tensions à l’entrée E7 et à la sortie S7 de l’étage terminal permettent donc d’améliorer la précision des copies de courant effectuée par l’étage terminal 7.

Le dispositif DIS peut en outre comprendre un étage cascode 10 comprenant un septième transistor PMOS 101 dont la source S₁₀₁est connectée à la deuxième sortie S32 des premiers moyens d’élaboration, et dont le drain D₁₀₁est couplé à l’entrée E5 des deuxièmes moyens d’élaboration 5.

L’étage cascode 10 comprend en outre un quatrième amplificateur opérationnel 102, dont l’entrée non-inverseuse est couplée à la première sortie S31 des premiers moyens d’élaboration 4 et dont l’entrée inverseuse est couplée à la deuxième sortie S32 des premiers moyens d’élaboration 4. La sortie du deuxième amplificateur opérationnel 102 est couplée à la grille G₁₀₁du troisième transistor PMOS 101.

Ainsi, le premier étage cascode 10 permet d’égaliser les tensions aux première et deuxième sorties S31 et S32 des premiers moyens d’élaboration, ce qui contribue à obtenir le rapport 1/100 souhaité entre le courant I_vddet le courant auxiliaire I_{aux =} .

L’étage cascode 10 permet donc d’améliorer la précision des copies de courant respectivement effectuées par les premiers moyens d’élaboration 4.

La figure 4 illustre un mode de mise en œuvre de l’invention, dans lequel le premier étage 6 a été modifié par rapport au dispositif DIS décrit précédemment et illustré par la figure 1.

Dans ce mode de réalisation, le premier étage comprend, en plus de la source de courant principale 61 délivrant la deuxième fraction du courant de référence I_set, une première source de courant supplémentaire 63 délivrant un premier courant supplémentaire I₁et une deuxième source de courant supplémentaire 64 délivrant un deuxième courant supplémentaire I₂.

Les trois sources de courant, 61, 63, et 64 sont montées en parallèle entre la borne d’alimentation 2 et la sortie S6 du premier étage 6, et la première et la deuxième source supplémentaires 63 et 64 sont par ailleurs activables indépendamment de la source de courant principale 61.

Le courant d’étage I_étagedélivré par le premier étage 6 est donc un courant égal à la somme d’un courant principal I_p, d’un premier courant supplémentaire I₁et d’un deuxième courant supplémentaire I₂lorsque les deux sources de courant supplémentaires 63 et 64 sont activées.

Le courant total I_vccconsommé par l’alimentation est alors .

Les premières et deuxièmes sources de courant supplémentaires 63 et 64 étant activables indépendamment, le courant I_vccconsommé par l’alimentation peut prendre successivement différentes valeurs parmi le jeu de valeurs suivant:

,
,
,
.

Ainsi, la détection des variations du courant de module I_vddsont encore plus difficiles à détecter par des attaques par analyse de consommation (SPA).

Il convient de noter que cette modification du premier étage est compatible avec les modes de réalisation illustrés sur les figures 2 et 3. Elle est présentée ici à partir du mode de réalisation illustré à la figure 1 uniquement à des fins de simplification.

Selon une variante illustrée sur la figure 5, il est également possible d’ajouter un générateur de bruit capacitif en sortie S6 du premier étage.

Par exemple ici, le générateur de bruit capacitif 11 comprend un condensateur 110, un inverseur 111 et des moyens de commande 112.

Le condensateur 110 est connecté par une première borne à la sortie S6 du premier étage et par une deuxième borne à l’inverseur 111. L’inverseur 111 est alimenté entre la borne d’alimentation 2 et la masse GND. Les moyens de commandes 112 sont connectés à l’inverseur 111 de façon en fonction de la sortie de l’inverseur, à charger ou décharger le condensateur 110.

Ce mode de réalisation est également compatible avec les modes de réalisation des figures 1, 2, 3, et 4.

Selon une variante de l’invention, le dispositif peut comprendre plusieurs modules.

Par exemple, dans le mode de réalisation illustré par la figure 6, le dispositif DIS comprend un deuxième module 12, par exemple un deuxième microprocesseur, qui consomme un deuxième courant de module I_vdd2, et un deuxième régulateur 13 couplé entre la borne d’alimentation 2 et le deuxième module, comprenant également des premiers moyens d’élaborations 14.

Les premiers moyens d’élaboration 14 délivrent donc un deuxième courant auxiliaire de module I_aux2égal à la première fraction du deuxième courant de module I_vdd2, à l’entrée E5 des deuxièmes moyens d’élaboration 5. Dans cet exemple, .

Ainsi, les deuxièmes moyens d’élaboration 5 reçoivent sur leur entrée E5 un courant secondaire I_secégal à la somme des courants auxiliaires de module I_auxet I_aux2.

Le courant d’étage I_étageest dans cet exemple légèrement supérieur à la valeur maximale du courant secondaire I_sec.

Ce mode de réalisation est compatible avec tous les modes de réalisation décrits précédemment et illustrés par les figures 1 à 5.

Il convient de noter que bien qu’il ait été décrit des modes de réalisation dans lesquels les régulateurs de courant 3 et 13 comprennent les premiers moyens d’élaboration 4 et 14, un mode de réalisation dans lequel les régulateurs 3 et 13 sont distincts des premiers moyens d’élaboration 4 et 14 est tout à fait envisageable.

Par ailleurs, les régulateurs ne sont pas indispensables. En effet, chaque module pourrait être alimenté par la tension d’alimentation V_ccpar l’intermédiaire d’un miroir de courant.

En outre, bien que l’on ait décrit une injection efficace de bruit capacitif en sortie S6 du premier étage 6, on pourrait également injecter du bruit capacitif sur d’autres nœuds, par exemple en entrée E5 des deuxièmes moyens d’élaboration 5, ou en sortie de l’amplificateur opérationnel 8.

La figure 7 illustre un troisième mode de réalisation de l’étage de régulation 8.

Ce mode de réalisation de l’étage de régulation diffère du mode de réalisation exposé à la figure 1 en ce que les transistors 82 et 83 sont remplacés respectivement par des impédances résistives comprenant des résistances R1 et R2 d’impédance respectives R et R/100.

Le remplacement des transistors par des résistances permet encore plus d’améliorer la dynamique du dispositif DIS en phase transitoire.

La figure 8 illustre un quatrième mode de réalisation de l’étage de régulation 8.

Ce mode de réalisation diffère du mode de réalisation illustré à la figure 7 en ce que l’étage de régulation 8 comprend en outre un transistor cascode 87 et une deuxième source de tension de polarisation 88 reliée à l’entrée E8 et à la grille G88 de manière à polariser le transistor cascode 87.

Le drain D87 du transistor 87 est reliée à la résistance R2 et la source S87 du transistor 87 est reliée au drain D81 du transistor de régulation 81.

Le transistor 87 protège le transistor de régulation 81 basse tension contre les fluctuations de tensions susceptibles de le détériorer.

Claims

Procédé de lissage du courant (I_vcc) consommé par une alimentation d’un circuit électronique, ledit circuit électronique comportant au moins un module (1) alimenté directement ou indirectement par ladite alimentation et consommant un courant de module (Ivdd), comprenant:
l’élaboration au sein du circuit, pour chaque module (1, 12), d’un courant auxiliaire I_auxde module égal à une première fraction du courant (I_vdd, I_vdd2) de module correspondant,

l’élaboration par un premier étage, alimenté par l’alimentation, comportant au moins une source de courant (61, 63, 64) d’un courant d’étage (_Iétage) supérieur à la somme des valeurs maximales de chaque courant auxiliaire (I_aux) de module,

l’élaboration d’un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire (I_sec) égal à la somme de chaque courant auxiliaire (I_aux) de module,

l’élaboration d’un potentiel de référence en multipliant, dans une première branche d’un étage de régulation alimenté par l’alimentation, le courant intermédiaire par une impédance égale à un, et

le pilotage en tension d’un moyen de régulation d’une deuxième branche de l’étage de régulation de sorte qu’un potentiel de la deuxième branche soit égal au potentiel de référence, ledit potentiel étant obtenu en multipliant un courant circulant dans ladite branche par une impédance égale à ladite première fraction.
Procédé selon la revendication 1, dans lequel la valeur de la première fraction est choisie parmi un jeu de valeurs.
Procédé selon l’une des revendications précédentes dans lequel ledit premier étage (6) comporte en outre au moins une source de courant supplémentaire activable (63, 64) délivrant un courant supplémentaire (I₁,I₂) et le courant d’étage (I_étage) est égal à la somme d’un courant principal (I_p) et de chaque courant supplémentaire (I₁, I₂) délivré par chaque source de courant supplémentaire (63, 64) activée.
Procédé selon l’une quelconque des revendications 1 à 3, dans lequel on ajoute du bruit capacitif au sein du circuit électronique.
Dispositif électronique comprenant
une borne d’alimentation (2),

au moins un module (1,12) connecté à la borne d’alimentation (2) et configuré pour consommer un courant de module (I_vdd),
des premiers moyens d’élaboration (4) connectés à la borne d’alimentation (2) et configurés pour élaborer pour chaque module (1, 12) un courant auxiliaire de module (I_aux) égal à une première fraction du courant de module (I_vdd) correspondant,

un premier étage (6), connecté à la borne d’alimentation (2), comportant au moins une source de courant (61, 63, 64) configurée pour fournir un courant d’étage (I_étage) supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module (I_vdd, I_vdd2),

des deuxièmes moyens d’élaboration (5) configurés pour élaborer un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire (I_sec) égal à la somme de chaque courant auxiliaire de module (I_aux, I_aux2),

un étage de régulation connecté à la borne d’alimentation comprenant une première branche configurée pour élaborer un potentiel de référence à partir du courant intermédiaire, une deuxième branche comprenant un moyen de régulation et des moyens de comparaison configurés pour piloter en tension le moyen de régulation de sorte qu’un potentiel de la deuxième branche soit égal au potentiel de référence, ledit potentiel étant obtenu en multipliant un courant circulant dans ladite branche par une impédance égale à ladite première fraction, et

un étage terminal (7) connecté à la première branche et configuré pour multiplier le courant intermédiaire par un facteur de multiplication égal à un.
Dispositif selon l’une des revendications 5, dans lequel la première branche (BR1) de l’étage de régulation comprend une première impédance résistive (82, R1) de valeur unitaire et comprenant une entrée reliée à l’alimentation et une sortie reliée à l’étage terminal et à une première entrée des moyens de comparaison (85), la deuxième branche (BR2) de l’étage de régulation comprenant une deuxième impédance résistive (83, R2) de valeur égale à la première fraction et comprenant une première borne reliée à l’alimentation et une deuxième borne reliée à une deuxième entrée des moyens de comparaison et au moyen de régulation.
Dispositif selon la revendication 6, dans lequel la première impédance comprend une première résistance (R1) et la deuxième impédance comprend une deuxième résistance (R2), les moyens de comparaison comprenant un amplificateur opérationnel (85) dont une entrée inverseuse est reliée entre la première résistance et la deuxième borne et une entrée non-inverseuse est reliée entre la deuxième résistance et le moyen de régulation.
Dispositif selon la revendication 7, comprenant en outre en outre un transistor cascode (87) et une source de tension de polarisation (88) reliée à la première borne (E8) et à la grille (G88) de manière à polariser le transistor cascode 87, le drain dudit transistor étant reliée à l’entrée non-inverseuse de l’amplificateur opérationnel et la source dudit transistor étant reliée au moyen de régulation.
Dispositif selon la revendication 6, dans lequel la première impédance comprend un premier transistor NMOS (82) et la deuxième impédance comprend un deuxième transistor NMOS (83), les moyens de comparaison comprenant un amplificateur opérationnel (85) dont une entrée inverseuse est reliée à la source du premier transistor et une entrée non-inverseuse est reliée entre la source du deuxième transistor, le drain des premier et deuxième transistor étant reliée à l’entrée, ledit dispositif comprenant en outre une source de polarisation reliée à l’entrée et aux grilles des premier et deuxième transistors pour polariser lesdits transistors.
Dispositif selon la revendication 6, dans lequel la première impédance comprend un premier transistor NMOS (82) et la deuxième impédance comprend un deuxième transistor NMOS (83), les moyens de comparaison comprenant un premier amplificateur opérationnel (85) dont une entrée inverseuse est reliée à la source du premier transistor et une entrée non-inverseuse est reliée entre la source du deuxième transistor, le drain des premier et deuxième transistor étant reliée à l’entrée, ledit dispositif comprenant en outre un deuxième amplificateur opérationnel (86) dont une sortie est reliée à la grille des premier et deuxième transistors, une entrée inverseuse est reliée à la source du premier transistor et l’entrée non-inverseuse est reliée à l’étage terminal.
Dispositif selon l’une des revendications 5 à 10, dans lequel
les premiers moyens d’élaboration (4) comportent pour chaque module, un premier miroir de courant de facteur de recopie égal à ladite première fraction possédant une première sortie (S31) délivrant le courant de module (I_vdd) correspondant et une deuxième sortie (S32) délivrant le courant auxiliaire de module (I_aux, I_aux2) correspondant,

les deuxièmes moyens d’élaboration (5) comportent un deuxième miroir de courant de facteur de recopie égal à un, et

la deuxième sortie (S32) du premier miroir de courant est connectée à l’entrée (E5) du deuxième miroir de courant et la sortie (S5) du deuxième miroir de courant est connecté à la sortie (S6) du premier étage
Dispositif selon l’une des revendications 5 à 11, dans lequel l’étage terminal (7) comporte un moyen de recopie de courant ayant un facteur de recopie égal à un, dont l’entrée (E7) est connectée à la sortie (S5) des deuxièmes moyens d’élaboration (5) et dont la sortie (S7) est connectée à la première branche (2).
Dispositif selon la revendication 12, dans lequel l’étage terminal (7) comporte un premier transistor MOS (71) connecté à la sortie (S5) du deuxième miroir de courant, et au moins un deuxième transistor MOS (72) connecté entre la borne d’alimentation (2) et la masse (GND), les grilles (G₇₁, G₇₂) des transistors MOS (71, 72) étant mutuellement connectées, et le dispositif (DIS) comprend en outre un amplificateur opérationnel (8) intermédiaire dont l’entrée non-inverseuse est connectée à la sortie (S5) du deuxième miroir de courant, dont l’entrée inverseur est connectée à l’entrée (E5) du deuxième miroir de courant, et dont la sortie est connectée aux grilles (G₇₁, G₇₂) des transistors MOS.
Dispositif selon l’une des revendications 9 à 13, dans lequel les premiers moyens d’élaboration (3) comprennent pour chaque module (1, 12) un étage cascode (10) connecté entre la deuxième sortie (S32) du premier miroir de courant correspondant et l’entrée (E5) du deuxième miroir de courant, l’étage cascode (9) comprenant un deuxième transistor PMOS (101) et un deuxième amplificateur opérationnel (102) dont l’entrée non-inverseuse est connectée entre la borne d’alimentation (2) et le module (1, 12) correspondant, dont l’entrée inverseuse est connectée à la source (S101) du deuxième transistor PMOS (101) et dont la sortie est connectée à la grille (G101) du deuxième transistor PMOS (101), et
Dispositif selon l’une des revendications 5 à 14, comprenant en outre un générateur de bruit capacitif (11).
Dispositif selon l’une quelconque des revendications 5 à 15, comprenant au moins un régulateur (3, 13) connecté entre la borne d’alimentation (2) et ledit au moins un module (1, 12), configuré pour délivrer une tension régulée (Vdd, Vdd2) audit au moins un module (1, 12).
Dispositif selon la revendication 16, dans lequel ledit au moins un régulateur comporte les premiers moyens d’élaboration.
Dispositif selon l’une quelconque des revendications 5 à 17, comportant plusieurs modules (1, 12) et dans lequel les premiers moyens d’élaboration comportent plusieurs premières sorties (S31) respectivement reliées auxdits modules (1, 12) de façon à délivrer les courants de module respectifs (I_vdd, I_vdd2) et plusieurs deuxièmes sorties (S32) reliées ensemble à l’entrée (E5) des deuxièmes moyens d’élaboration (5) de façon à délivrer le courant secondaire I_sec.