FR3042066A1 - Procede de lissage d'un courant consomme par un circuit integre et dispositif correspondant - Google Patents

Procede de lissage d'un courant consomme par un circuit integre et dispositif correspondant Download PDF

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Abstract

Le procédé de lissage du courant consommé (Ivdd) est basé sur une suite de recopies de courant (4, 5, 7) et sur une source de courant (61) délivrant un courant de référence (Iset) de façon à ce que le courant consommé (Ivcc) vu de l'alimentation ne dépende que du courant de référence (Iset).

Description

Procédé de lissage d’un courant consommé par un circuit intégré et dispositif correspondant
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, plus particulièrement les circuits intégrés qui comprennent des modules sécurisés, et notamment la protection de ces modules contre des attaques extérieures du type SPA (« Simple Power Analysis »).
Un circuit intégré comprenant un module peut être la cible d’attaques visant à la récupération d’informations sécurisées, et en particulier d’attaques par analyse de consommation ou SPA.
En fonctionnement, un circuit intégré consomme plus ou moins en fonction des opérations qu’il effectue. L’attaque SPA comporte l’analyse de ces variations de consommation afin notamment d’en déduire des indications sur les opérations effectuées et/ou sur leurs occurrences.
Dans les applications sécurisées, il est donc recommandé de lisser autant que possible la consommation vue de l’alimentation de façon à ce qu’un attaquant potentiel puisse difficilement déterminer l’activité des différents composants du circuit par des attaques SPA.
Il existe des moyens de protection contre les attaques SPA, comprenant par exemple des régulateurs de shunt (« shunt regulator » selon la dénomination anglo-saxonne), mais ces moyens ne sont notamment pas adaptés pour lisser le courant consommé par plusieurs modules.
Selon un mode de mise en œuvre, il est proposé une façon différente et simple de lisser le courant vu de l’alimentation d’un circuit intégré, et qui soit en outre compatible avec un circuit intégré comportant éventuellement plusieurs modules sécurisés.
Selon un aspect, il est proposé un procédé de lissage du courant consommé par une alimentation d’un circuit électronique, ledit circuit électronique comportant au moins un module, par exemple un microprocesseur, une mémoire, etc, alimenté directement ou indirectement, par exemple via un régulateur de tension, par ladite alimentation et consommant un courant de module.
Dans le procédé selon cet aspect, - on élabore au sein du circuit, pour chaque module, un courant auxiliaire de module égal à une première fraction du courant de module correspondant, - on équipe le circuit d’un premier étage, alimenté par l’alimentation, comportant au moins une source de courant principale fournissant un courant principal supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module, ledit premier étage délivrant un courant d’étage au moins égal audit courant principal, - on élabore un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire égal à la somme de chaque courant auxiliaire de module, et - on multiplie dans un étage terminal alimenté par ladite alimentation, le courant intermédiaire par un facteur de multiplication égal à l’inverse de ladite première fraction augmenté de un.
Ainsi, dans le procédé selon cet aspect on élabore de manière simple une pluralité de courants consommés par l’alimentation, dont la somme ne dépend pas du courant consommé par chaque module mais seulement en théorie du courant fourni par l’étage de source de courant.
La consommation du circuit intégré est donc lissée, et cette consommation globale lissée vue de l’extérieur est supérieure à la somme des consommations maximales de chaque module.
Le courant principal délivré par la source de courant principale peut être une deuxième fraction d’un courant de référence. Cette deuxième fraction peut être égale à la première fraction, et bien entendu dans ce cas le courant de référence est supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module.
Le premier étage peut comporter en outre au moins une source de courant supplémentaire activable délivrant un courant supplémentaire et le courant d’étage est égal à la somme du courant principal et de chaque courant supplémentaire délivré par chaque source de courant supplémentaire activée.
Ainsi, en activant successivement et/ou simultanément les différentes sources de courant, le courant consommé par l’alimentation varie, ce qui rend encore plus difficile la détection des variations du courant de module. A cet égard, il est également possible d’ajouter du bruit capacitif au sein du dispositif, par exemple en sortie du premier étage.
Selon un autre aspect, il est proposé un dispositif électronique comprenant - une borne d’alimentation, - au moins un module connecté à la borne d’alimentation et configuré pour consommer un courant de module, - des premiers moyens d’élaboration connectés à la borne d’alimentation et configurés pour élaborer pour chaque module un courant auxiliaire de module égal à une première fraction du courant de module correspondant, - un premier étage, connecté à la borne d’alimentation, comportant au moins une source de courant principale configurée pour fournir un courant principal supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module, le premier étage étant configuré pour délivrer un courant d’étage au moins égal audit courant principal, - des deuxièmes moyens d’élaboration configurés pour élaborer un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire égal à la somme de chaque courant auxiliaire de module, - un étage terminal connecté à la borne d’alimentation et configuré pour multiplier le courant intermédiaire par un facteur de multiplication égal à l’inverse de ladite première fraction augmenté de un.
Le courant principal peut être égal à une deuxième fraction d’un courant de référence et la source de courant principale peut comporter une entrée de commande destinée à recevoir un signal de commande permettant de sélectionner la valeur de la deuxième fraction parmi un jeu de valeurs. La première fraction peut être égale à la deuxième fraction, et dans ce cas le courant de référence est supérieur à la somme des courants auxiliaires de module.
Le dispositif comporte avantageusement une succession de moyens de recopie de courant.
Ainsi, les premiers moyens d’élaboration peuvent comporter pour chaque module un premier miroir de courant de facteur de recopie égal à ladite première fraction, possédant une première sortie délivrant le courant de module correspondant et une deuxième sortie délivrant le courant auxiliaire de module correspondant.
Les deuxièmes moyens d’élaboration peuvent comporter un deuxième miroir de courant de facteur de recopie égal à un, et la deuxième sortie du premier miroir de courant est connectée à l’entrée du deuxième miroir de courant et la sortie du deuxième miroir de courant est connectée à la sortie du premier étage de source(s) de courant(s). L’étage terminal peut comporter un moyen de recopie de courant ayant un facteur de recopie égal audit facteur de multiplication et dont l’entrée est connectée à la sortie des deuxièmes moyens d’élaboration et dont la sortie est connectée à la borne d’alimentation.
Selon un mode de réalisation, l’étage terminal comporte un premier transistor MOS connecté à la sortie du deuxième miroir de courant, et au moins un deuxième transistor MOS connecté entre la borne d’alimentation et la masse, les grilles des transistors MOS étant mutuellement connectées.
Et, afin d’assurer une meilleure recopie de courant par les deuxièmes moyens d’élaboration, notamment lorsque le courant auxiliaire de module ou la somme des courants auxiliaires de module est proche dudit courant d’étage, on peut également ajouter un amplificateur opérationnel intermédiaire dont l’entrée non-inverseuse est connectée à la sortie du deuxième miroir de courant, dont l’entrée inverseuse est connectée à l’entrée du deuxième miroir de courant, et dont la sortie est connectée aux grilles des transistors MOS de l’étage terminal.
Egalement afin d’améliorer la recopie de courant, les premiers moyens d’élaboration peuvent comprendre pour chaque module un premier étage cascode connecté entre la deuxième sortie du premier miroir de courant correspondant et l’entrée du deuxième miroir de courant, le premier étage cascode comprenant un premier transistor PMOS et un premier amplificateur opérationnel dont l’entrée non-inverseuse est connectée entre la borne d’alimentation et le module correspondant, dont l’entrée inverseuse est connectée à la source du premier transistor PMOS et dont la sortie est connectée à la grille du premier transistor PMOS,
Un deuxième étage cascode peut également être connecté entre la sortie de l’étage terminal et la borne d’alimentation, l’étage cascode comprenant un deuxième transistor PMOS et un deuxième amplificateur opérationnel dont l’entrée non-inverseuse est connectée entre la sortie de l’étage terminal et le deuxième transistor PMOS, l’entrée inverseuse est connectée à l’entrée de l’étage terminal, et dont la sortie est connectée à la grille du deuxième transistor PMOS.
Le premier étage peut comprendre au moins une source de courant supplémentaire activable indépendamment de la source de courant principale, les sorties de toutes les sources de courant étant connectées à la sortie du premier étage.
Le dispositif électronique peut comprendre en outre un générateur de bruit capacitif, par exemple connecté à la sortie du premier étage.
Un régulateur configuré pour délivrer une tension régulée audit au moins un module peut être connecté entre la borne d’alimentation et ledit au moins un module. Ce régulateur peut comprendre les premiers moyens d’élaboration.
Selon un mode de réalisation, le dispositif peut comprendre plusieurs modules, et les premiers moyens d’élaborations comportent plusieurs premières sorties respectivement reliées auxdits modules de façon à délivrer les courants de module respectifs et plusieurs deuxièmes sorties reliées ensemble à l’entrée des premiers moyens d’élaboration de façon à délivrer le courant secondaire. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de mode de mise en œuvre et de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels - Les figures 1 à 6 représentent schématiquement des modes de mise en œuvre de l’invention.
Dans la suite de la description, les termes « couplé » et « connecté » désignent une liaison électrique qui est soit directe, soit indirecte via d’autres dispositifs ou moyens de connexion.
Sur la figure 1, la référence DIS désigne un dispositif électronique selon un mode de réalisation de l’invention.
Le dispositif DIS comprend un module 1, par exemple un microprocesseur d’une carte à puce. Le dispositif peut être situé au sein du circuit intégré de la carte à puce.
Le dispositif DIS comprend en outre une borne d’alimentation 2, destiné à recevoir une tension d’alimentation Vcc, par exemple une tension de 5 Volts.
Le dispositif comprend également des premiers moyens d’élaboration 4, comportant une première entrée E31 et une deuxième entrée E32 connectées à la borne d’alimentation 2 ainsi qu’une première sortie S31, et une deuxième sortie S32.
Le dispositif comprend également des deuxièmes moyens d’élaboration 5 comportant une entrée E5 et une sortie S5, un étage terminal 7 comportant une entrée E7 et une sortie S7, et un premier étage 6 de source(s) de courant(s) comportant une entrée E6 et une sortie S6. Leurs connexions et caractéristiques respectives seront décrites plus en détail ci-après.
Un régulateur 3 est connecté entre la borne d’alimentation 2 et le microprocesseur 1, de manière à délivrer une tension régulée Vdd au microprocesseur, par exemple ici une tension de 2,5 Volts.
Le microprocesseur 1 consomme un courant Ivdd, dont la valeur dépend des opérations qu’il réalise.
Dans cet exemple, le régulateur 3 comprend les premiers moyens d’élaboration 4, ici un premier miroir de courant qui délivre à l’entrée E5 des deuxièmes moyens d’élaboration 5, un courant auxiliaire Iaux égal à une première fraction du courant consommé Ivdd· Dans cet exemple, le miroir de courant a un facteur de recopie égal à 1/100, c'est-à-dire qu’il délivre un courant auxiliaire de module Iaux égal au centième du courant consommé Ivdd (la première fraction est égale à 1/100).
Le premier miroir de courant comprend de manière classique deux transistors 41 et 42 mutuellement couplés par leurs grilles.
Le premier transistor 41, par exemple un transistor PMOS, est monté en diode. Sa source S41 qui forme la première entré E31 des premiers moyens d’élaboration est connectée à la première borne d’alimentation, et son drain D41, qui forme la première sortie S31 des premiers moyens d’élaboration, est connecté au module 1.
Le deuxième transistor 42, par exemple un deuxième transistor PMOS, a sa source S42, qui forme la deuxième entrée E32 des premiers moyens d’élaboration 4, connectée à la borne d’alimentation 2, et son drain D42, qui forme la deuxième sortie S32 des premiers moyens d’élaboration, est connecté à l’entrée E5 des deuxièmes moyens d’élaboration 5.
Afin d’obtenir la première fraction du courant consommé IVdd, on peut choisir le deuxième transistor PMOS ayant un rapport W42/L42 entre la largeur W42 et la longueur L42 de son canal, 100 fois inférieur au rapport W41/L41 entre la largeur W41 et la longueur L41 du canal du premier transistor 41.
Une solution alternative serait d’avoir une pluralité de premiers transistors 41 montés en parallèle et un ou plusieurs deuxièmes transistors 42 identiques aux premiers transistors 41 et montés en parallèle, de façon à ce que le nombre de premiers transistors soit 100 fois supérieur au nombre de deuxièmes transistors.
Les deuxièmes moyens d’élaboration 5 comprennent dans cet exemple un deuxième miroir de courant, de facteur de recopie égal à un, qui comporte classiquement deux transistors identiques 51 et 52, par exemple des transistors NMOS, mutuellement couplés par leurs grilles G51 et G52.
Le premier transistor NMOS 51 est monté en diode. Son drain D51, qui forme l’entrée E5 des deuxièmes moyens d’élaboration 5, est connecté au drain D42 du deuxième transistor PMOS 42 du premier miroir de courant, et sa source S51 est connectée à la masse GND.
Le deuxième transistor NMOS 52 a sa source S52 connectée à la masse, et son drain D52, qui forme la sortie S5 des deuxièmes moyens d’élaboration 5, est connectée à l’entrée E7 de l’étage terminal 7 et à la sortie S6 du premier étage 6.
Ainsi, les deuxièmes moyens d’élaboration reçoivent en entrée E5 le courant auxiliaire de module Iaux et recopient en sortie S5 ce même courant auxiliaire de module Iaux.
Le premier étage 6 comprend ici une source de courant principale 61 connectée entre la borne d’alimentation 2 et l’entrée E7 de l’étage terminal.
Cette source de courant principale 61 est configurée pour délivrer à l’entrée E7 de l’étage terminal 5, un courant principal Ip égal ici à une deuxième fraction d’un courant de référence Iset.
La première fraction est choisie ici égale à la deuxième fraction. Ainsi,dans cet exemple où le courant auxiliaire de module Iaux est égal à
et le courant principal Ip est égal à
Le courant de référence Iset est choisi de manière à être supérieur à la valeur maximale du courant de module Ivdd.
Cette valeur maximale est par exemple déterminée par simulation lors de la conception du circuit intégré compte tenu de l’activité prévisible du module 1.
Le courant de référence Iset étant supérieur à la valeur maximale du courant de module maximal, le courant principal Ip est supérieur à la valeur maximale du courant auxiliaire de module Iaux.
La source de courant principale 61 peut comporter en outre une entrée de commande 62 destiné à recevoir un signal de commande SC permettant de choisir la deuxième fraction parmi un jeu prédéfini de valeurs.
Par exemple le jeu de valeurs peut être , et le courant principal Ip délivré peut donc être égal à
Puisque le premier étage 6 délivre un courant principal Ip égal à l’étage terminal 7 reçoit donc à son entrée E7 un courant intermédiaire Lnt positif égal à
L’étage terminal 7 comporte dans cet exemple un troisième miroir de courant de facteur de recopie égal à l’inverse de la première fraction augmenté de 1. Dans cet exemple, le troisième miroir de courant possède donc un facteur de recopie égal à 101.
Ce troisième miroir de courant comprend de manière classique un troisième et un quatrième transistors 71 et 72, par exemple ici des transistors NMOS, mutuellement couplés par leurs grilles G71 et G72.
Le troisième transistor NMOS 71 est monté en diode. Sa source S71 est connectée à la masse, et son drain D71, qui forme l’entrée E7 de l’étage terminal, est connectée à la sortie S5 du deuxième moyen d’élaboration et à la sortie S6 du premier étage.
Le quatrième transistor NMOS 72 a sa source S72 connectée à la masse GND et son drain D72 relié à la borne d’alimentation 2.
Afin d’obtenir un facteur de multiplication égal à 101, on peut choisir un quatrième transistor NMOS 72 dont le rapport W72/L72 entre la largeur W72 et la longueur L72 de son canal est 101 fois supérieur au rapport W71/L71 entre la largeur W71 et la longueur L71 du canal du troisième transistor 71.
Une solution alternative serait d’avoir un ou plusieurs troisièmes transistors 71 montés en parallèle et une pluralité de quatrièmes transistors 72 identiques aux troisièmes transistors 71 et
montés en parallèle, de façon à ce que le nombre de quatrièmes transistors soit 101 fois supérieur au nombre de troisièmes transistors.
Ainsi, l’étage terminal génère un courant Iterm égal à 101 fois le courant intermédiaire Iint, soit ici un courant
En fonctionnement, le dispositif DIS ainsi configuré consomme donc - le premier courant Ivdd, - le courant auxiliaire de module - le courant principal
, et - le courant terminal I term — 101 *(Ip-Iaux)·
Le courant IVCc consommé par l’alimentation est donc égal à la somme de ces courants, soit l,02*Iset, et ne dépend donc pas du courant de module Ivdd mais uniquement du courant de référence Iset, qui est constant et ici supérieur à la valeur maximale du courant de module Ivdd· La figure 2 illustre un deuxième mode de réalisation de l’invention. Dans ce mode de réalisation, le dispositif DIS tel que décrit précédemment a été modifié de manière à ce que le troisième transistor NMOS 71 de l’étage terminal ne soit plus monté en diode.
Un amplificateur opérationnel 8 a été ajouté entre les deuxièmes moyens d’élaboration 5 et l’étage terminal 7.
Son entrée non-inverseuse est connectée à l’entré E7 de l’étage terminal, et son entrée inverseuse est connectée aux grilles mutuellement couplées G51 et G52 du premier et du deuxième transistors NMOS 51 et 52, c’est à dire à la première entrée E5 des deuxièmes moyens d’élaboration 5 puisque le premier transistor NMOS 51 est monté en diode.
La sortie de l’amplificateur 8 est connectée aux grilles G71 et G72 mutuellement couplées du troisième transistor NMOS 71 et du quatrième transistor NMOS 72.
Ainsi, en pilotant la grille G71 du troisième transistor NMOS 71 de manière à égaliser les potentiels des drains D51 et D52 des premier et deuxième transistors NMOS 51 et 52, l’amplificateur opérationnel permet d’obtenir un courant intermédiaire Iint en entrée E7 de l’étage terminal qui soit précisément égal à la différence entre le courant
principal Ip et le courant auxiliaire de module IaUx, et ce même si le courant auxiliaire de module Iaux a une valeur proche du courant de principal Ip.
Selon un autre mode de réalisation illustré à la figure 3, le dispositif DIS peut également comprendre un premier étage cascode 9 couplé à la deuxième sortie S32 des premiers moyens d’élaboration 4, et un deuxième étage cascode 10 couplé à la sortie S7 de l’étage terminal.
Le premier étage cascode 9 comprend un troisième transistor PMOS 91 dont la source S91 est connectée à la deuxième sortie S32 des premiers moyens d’élaboration, et dont le drain D91 est couplé à l’entrée E5 des deuxièmes moyens d’élaboration 5. L’étage cascode 9 comprend en outre un deuxième amplificateur opérationnel 92, dont l’entrée non-inverseuse est couplée à la première sortie S31 des premiers moyens d’élaboration 4 et dont l’entrée non-inverseuse est couplée à la deuxième sortie S32 des premiers moyens d’élaboration 4. La sortie du deuxième amplificateur opérationnel 92 est couplée à la grille G91 du troisième transistor PMOS 91.
Ainsi, le premier étage cascode 9 permet d’égaliser les tensions aux première et deuxième sorties S31 et S32 des premier moyens d’élaboration, ce qui contribue à obtenir le rannnrt 1/100 souhaité entre le courant Ivdd et le courant auxiliaire
Le deuxième étage cascode 10 comprend un quatrième transistor PMOS 101, dont la source S101 est connectée à la première borne d’alimentation 2, et dont le drain D101 est connecté à la sortie S7 de l’étage terminal.
Le deuxième étage cascode 10 comprend en outre un troisième amplificateur opérationnel 102, dont l’entrée non-inverseuse est connectée à la sortie S7 de l’étage terminal, dont l’entrée inverseuse est connectée à l’entrée E7 de l’étage terminal. La sortie de l’amplificateur est connectée à la grille G101 du quatrième transistor PMOS 101.
Ainsi, le deuxième étage cascode 10 permet d’égaliser les tensions à l’entrée E7 et à la sortie S7 de l’étage terminal, ce qui contribue à obtenir le rapport 101 souhaité entre le courant intermédiaire Iint et le courant terminal Iterm.
Les deux étages cascodes 9 et 10 permettent donc d’améliorer les précisions des copies de courant respectivement effectuées par les premiers moyens d’élaboration 4 et de l’étage terminal 7.
La figure 4 illustre un mode de mise en œuvre de l’invention, dans lequel le premier étage 6 a été modifié par rapport au dispositif DIS décrit précédemment et illustré par la figure 1.
Dans ce mode de réalisation, le premier étage comprend, en plus de la source de courant principale 61 délivrant la deuxième fraction du courant de référence Iset, une première source de courant supplémentaire 63 délivrant un premier courant supplémentaire Ii et une deuxième source de courant supplémentaire 64 délivrant une un deuxième courant supplémentaire h.
Les trois sources de courant, 61, 63, et 64 sont montées en parallèle entre la borne d’alimentation 2 et la sortie S6 du premier étage 6, et la première et la deuxième source supplémentaires 63 et 64 sont par ailleurs activables indépendamment de la source de courant principale 61.
Le courant d’étage Iétage délivré par le premier étage 6 est donc un courant égal à la somme du courant principal Ip, du premier courant supplémentaire Ii et du deuxième courant supplémentaire h lorsque les deux sources de courant supplémentaires 63 et 64 sont activées.
Le courant total IVcc consommé par l’alimentation est alors Ivcc = 1,02 * Iset + 102 * /x + 102 * /2.
Les premières et deuxièmes sources de courant supplémentaires 63 et 64 étant activables indépendamment, le courant IVCc consommé par l’alimentation peut prendre successivement différentes valeurs parmi le jeu de valeurs suivant : - Ivcc = 1,02 * Iset + 102 * /x + 102 * /2) - Ivcc = 1,02 * Iset + 102 * /x, - Ivcc = 1,02 * Iset + 102 * Z2, - Ivcc = 1,02 * Iset.
Ainsi, la détection des variations du courant de module Ivdd sont encore plus difficiles à détecter par des attaques par analyse de consommation (SPA).
Il convient de noter que cette modification du premier étage est compatible avec les modes de réalisation illustrés sur les figures 2 et 3. Elle est présentée ici à partir du mode de réalisation illustré à la figure 1 uniquement à des fins de simplification.
Selon une variante illustrée sur la figure 5, il est également possible d’ajouter un générateur de bruit capacitif en sortie S6 du premier étage.
Par exemple ici, le générateur de bruit capacitif 11 comprend un condensateur 110, un inverseur 111 et des moyens de commande 112.
Le premier condensateur est connecté par une première borne à la sortie S6 du premier étage et par une deuxième borne à l’inverseur 111. L’inverseur 111 est alimenté entre la borne d’alimentation 2 et la masse GND. Les moyens de commandes 112 sont connectés à l’inverseur 111 de façon en fonction de la sortie de l’inverseur, à charger ou décharger le condensateur 110.
Ce mode de réalisation est également compatible avec les modes de réalisation des figures 1, 2, 3, et 4.
Selon une variante de l’invention, le dispositif peut comprendre plusieurs modules.
Par exemple, dans le mode de réalisation illustré par la figure 6, le dispositif DIS comprend un deuxième module 12, par exemple un deuxième microprocesseur, qui consomme un deuxième courant de module Ivdd2, et un deuxième régulateur 13 couplé entre la borne d’alimentation 2 et le deuxième module, comprenant également des premiers moyens d’élaborations 14.
Les premiers moyens d’élaboration 14 délivrent donc un deuxième courant auxiliaire de module Iaux2 égal à la première fraction du deuxième courant de module Ivdd2, à l’entrée E5 des deuxièmes moyens d’élaboration 5. Dans cet exemple,
Ainsi, les deuxièmes moyens d’élaboration 5 reçoivent sur leur entrée E5 un courant secondaire Isec égal à la somme des courants auxiliaires de module Iaux et Iaux2.
Le courant principal Ip est dans cet exemple légèrement supérieur à la valeur maximale du courant secondaire Isec.
Ce mode de réalisation est compatible avec tous les modes de réalisation décrits précédemment et illustrés par les figures 1 à 5.
Il convient de noter que bien qu’il ait été décrit des modes de réalisation dans lesquels les régulateurs de courant 3 et 13 comprennent les premiers moyens d’élaboration 4 et 14, un mode de réalisation dans lequel les régulateurs 3 et 13 sont distincts des premiers moyens d’élaboration 4 et 14 est tout à fait envisageable.
Par ailleurs, les régulateurs ne sont pas indispensables. En effet, chaque module pourrait être alimenté par la tension d’alimentation Vcc par l’intermédiaire d’un miroir de courant.
En outre, bien que l’on ait décrit une injection efficace de bruit capacitif en sortie S6 du premier étage 6, on pourrait également injecter du bruit capacitif sur d’autres nœuds, par exemple en entrée E5 des deuxièmes moyens d’élaboration 5, ou en sortie de l’amplificateur opérationnel 8.

Claims (18)

  1. REVENDICATIONS
    1. Procédé de lissage du courant (Ivcc) consommé par une alimentation d’un circuit électronique, ledit circuit électronique comportant au moins un module (1) alimenté directement ou indirectement par ladite alimentation et consommant un courant de module (Ivdd), procédé dans lequel - on élabore au sein du circuit, pour chaque module (1, 12), un courant auxiliaire Iaux de module égal à une première fraction du courant (Ivdd, Ivdd2) de module correspondant, - on équipe le circuit d’un premier étage (6), alimenté par l’alimentation, comportant au moins une source de courant principale (61) fournissant un courant principal (Ip) supérieur à la somme des valeurs maximales de chaque courant auxiliaire (Iaux) de module, ledit premier étage (6) délivrant un courant d’étage au moins égal audit courant principal (Ip), - on élabore un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire (Isec) égal à la somme de chaque courant auxiliaire (Iaux) de module, et - on multiplie dans un étage terminal (7) alimenté par ladite alimentation, le courant intermédiaire par un facteur de multiplication égal à l’inverse de ladite première fraction augmenté de un.
  2. 2. Procédé selon la revendication 1, dans lequel le courant principal est égal à une deuxième fraction d’un courant de référence et ladite première fraction est égale à ladite deuxième fraction.
  3. 3. Procédé selon la revendication 2, dans lequel la valeur de ladite deuxième fraction est choisie parmi un jeu de valeurs.
  4. 4. Procédé selon l’une des revendications précédentes dans lequel ledit premier étage (6) comporte en outre au moins une source de courant supplémentaire activable (63, 64) délivrant un courant supplémentaire (11,12) et le courant d’étage (Iétage) est égal à la somme du courant principal (Ip) et de chaque courant supplémentaire (Ii, I2) délivré par chaque source de courant supplémentaire (63, 64) activée.
  5. 5. Procédé selon l’une quelconque des revendications 1 à 4, dans lequel on ajoute du bruit capacitif au sein du circuit électronique.
  6. 6. Dispositif électronique comprenant - une borne d’alimentation (2), - au moins un module (1,12) connecté à la borne d’alimentation (2) et configuré pour consommer un courant de module (Ivdd), - des premiers moyens d’élaboration (4) connectés à la borne d’alimentation (2) et configurés pour élaborer pour chaque module (1, 12) un courant auxiliaire de module (Iaux) égal à une première fraction du courant de module (Ivdd) correspondant, - un premier étage (6), connecté à la borne d’alimentation (2), comportant au moins une source de courant principale (61) configurée pour fournir un courant principal (Ip) supérieur à la somme des valeurs maximales de chaque courant auxiliaire de module (Ivdd, Ivdd2), le premier étage (6) étant configuré pour délivrer un courant d’étage (Iétage) au moins égal audit courant principal (Ip), - des deuxièmes moyens d’élaboration (5) configurés pour élaborer un courant intermédiaire égal à la différence entre le courant d’étage et un courant secondaire (ISec) égal à la somme de chaque courant auxiliaire de module (Iaux, Iaux2), - un étage terminal (7) connecté à la borne d’alimentation (2) et configuré pour multiplier le courant intermédiaire par un facteur de multiplication égal à l’inverse de ladite première fraction augmenté de un.
  7. 7. Dispositif selon la revendication 6, dans lequel le courant principal est égal à une deuxième fraction d’un courant de référence (Iset) la première fraction est égale à la deuxième fraction.
  8. 8. Dispositif selon la revendication 7, dans lequel la source de courant principale (61) comporte une entrée de commande (62) destinée à recevoir un signal de commande permettant de sélectionner la valeur de la deuxième fraction parmi un jeu de valeurs.
  9. 9. Dispositif selon l’une des revendications 6 à 8, dans lequel - les premiers moyens d’élaboration (4) comportent pour chaque module, un premier miroir de courant de facteur de recopie égal à ladite première fraction possédant une première sortie (S31) délivrant le courant de module (Ivdd) correspondant et une deuxième sortie (S32) délivrant le courant auxiliaire de module (Iaux, Iaux2) correspondant, - les deuxièmes moyens d’élaboration (5) comportent un deuxième miroir de courant de facteur de recopie égal à un, et - la deuxième sortie (S32) du premier miroir de courant est connectée à l’entrée (E5) du deuxième miroir de courant et la sortie (S5) du deuxième miroir de courant est connecté à la sortie (S6) du premier étage
  10. 10. Dispositif selon l’une des revendications 6 à 9, dans lequel l’étage terminal (7) comporte un moyen de recopie de courant ayant un facteur de recopie égal au facteur de multiplication, dont l’entrée (E7) est connectée à la sortie (S5) des deuxièmes moyens d’élaboration (5) et dont la sortie (S7) est connectée à la borne d’alimentation (2).
  11. 11. Dispositif selon la revendication 10, dans lequel l’étage terminal (7) comporte un premier transistor MOS (71) connecté à la sortie (S5) du deuxième miroir de courant, et au moins un deuxième transistor MOS (72) connecté entre la borne d’alimentation (2) et la masse (GND), les grilles (G71, G72) des transistors MOS (71, 72) étant mutuellement connectées, et le dispositif (DIS) comprend en outre un amplificateur opérationnel (8) intermédiaire dont l’entrée non- inverseuse est connectée à la sortie (S5) du deuxième miroir de courant, dont l’entrée inverseur est connectée à l’entrée (E5) du deuxième miroir de courant, et dont la sortie est connectée aux grilles (G71, G72) des transistors MOS.
  12. 12. Dispositif selon l’une des revendications 9 à 11, dans lequel - les premiers moyens d’élaboration (3) comprennent pour chaque module (1, 12) un premier étage cascode (9) connecté entre la deuxième sortie (S32) du premier miroir de courant correspondant et l’entrée (E5) du deuxième miroir de courant, le premier étage cascode (9) comprenant un premier transistor PMOS (91) et un premier amplificateur opérationnel (92) dont l’entrée non-inverseuse est connectée entre la borne d’alimentation (2) et le module (1, 12) correspondant, dont l’entrée inverseuse est connectée à la source (S91) du premier transistor PMOS (91) et dont la sortie est connectée à la grille (G91) du premier transistor PMOS (91), et - le dispositif (DIS) comprend en outre un deuxième étage cascode (10) connecté entre la sortie (S7) de l’étage terminal (7) et la borne d’alimentation (2), comprenant un deuxième transistor PMOS (101) et un deuxième amplificateur opérationnel (102) dont l’entrée non-inverseuse est connectée entre la sortie (S7) de l’étage terminal et le deuxième transistor PMOS (101), l’entrée inverseuse est connectée à l’entrée (E7) de l’étage terminal (7), et dont la sortie est connectée à la grille (G101) du deuxième transistor PMOS (101).
  13. 13. Dispositif selon l’une quelconque des revendications 6 à 12, dans lequel le premier étage (6) comprend au moins une source de courant supplémentaire (63,64) activable indépendamment de la source de courant principale (61), les sorties de toutes les sources de courant (61, 63, 64) étant connectées à la sortie (S6) du premier étage (6).
  14. 14. Dispositif selon l’une des revendications 6 à 13, comprenant en outre un générateur de bruit capacitif (11).
  15. 15. Dispositif selon l’une quelconque des revendications 6 à 14, comprenant au moins un régulateur (3, 13) connecté entre la borne d’alimentation (2) et ledit au moins un module (1, 12), configuré pour délivrer une tension régulée (Vdd, Vdd2) audit au moins un module (1, 12).
  16. 16. Dispositif selon la revendication 15, dans lequel ledit au moins un régulateur comporte les premiers moyens d’élaboration.
  17. 17. Dispositif selon l’une quelconque des revendications 6 à 16, comportant plusieurs modules (1, 12) et dans lequel les premiers moyens d’élaboration comportent plusieurs premières sorties (S31) respectivement reliées auxdits modules (1, 12) de façon à délivrer les courants de module respectifs (Ivdd, Ivdd2) et plusieurs deuxièmes sorties (S32) reliées ensemble à l’entrée (E5) des deuxièmes moyens d’élaboration (5) de façon à délivrer le courant secondaire ISec-
  18. 18. Dispositif selon l’une des revendications 6 à 17, réalisé de façon intégrée
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DE102016106800.4A DE102016106800A1 (de) 2015-10-01 2016-04-13 Verfahren zum Glätten eines Stromes, der durch eine integrierte Schaltung verbraucht wird, und entsprechende Vorrichtung
CN201610267137.2A CN106560757B (zh) 2015-10-01 2016-04-26 用于平滑由集成电路和对应的设备消耗的电流的方法
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US15/150,713 US9678525B2 (en) 2015-10-01 2016-05-10 Method for smoothing a current consumed by an integrated circuit and corresponding device
US15/467,927 US10054973B2 (en) 2015-10-01 2017-03-23 Method for smoothing a current consumed by an integrated circuit and corresponding device

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11698651B2 (en) 2020-08-25 2023-07-11 Stmicroelectronics (Rousset) Sas Device and method for electronic circuit power
US11768512B2 (en) 2019-12-12 2023-09-26 Stmicroelectronics (Rousset) Sas Method of smoothing a current consumed by an integrated circuit, and corresponding device
US11829178B2 (en) 2020-08-25 2023-11-28 Stmicroelectronics (Rousset) Sas Device and method for protecting confidential data in an electronic circuit powered by a power supply

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3042066B1 (fr) * 2015-10-01 2017-10-27 Stmicroelectronics Rousset Procede de lissage d'un courant consomme par un circuit integre et dispositif correspondant
CN114089804B (zh) * 2020-08-25 2023-05-23 意法半导体(鲁塞)公司 用于电子电路供电的设备和方法
FR3117232B1 (fr) 2020-12-08 2024-02-23 St Microelectronics Sa Brouillage de la signature en courant d'un circuit intégré

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0368727A1 (fr) * 1988-11-10 1990-05-16 Sgs Thomson Microelectronics Sa Dispositif de sécurité contre la détection non-autorisée de données protégées
FR2793904A1 (fr) * 1999-05-21 2000-11-24 St Microelectronics Sa Procede et dispositif de gestion d'un circuit electronique
WO2004027688A2 (fr) * 2002-09-19 2004-04-01 Stmicroelectronics Sa Alimentation d'un circuit de traitement asynchrone de donnees
FR2857804A1 (fr) * 2003-07-17 2005-01-21 Atmel Corp Procede et appareil pour lisser la consommation de courant d ans un circuit integre
FR3007857A1 (fr) * 2013-06-26 2015-01-02 St Microelectronics Rousset Regulateur pour circuit integre

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2776410B1 (fr) * 1998-03-20 2002-11-15 Gemplus Card Int Dispositifs pour masquer les operations effectuees dans une carte a microprocesseur
WO1999066452A1 (fr) * 1998-06-12 1999-12-23 Kreft Hans Diedrich Carte a puce munie d'un circuit de securite electronique
US6107868A (en) * 1998-08-11 2000-08-22 Analog Devices, Inc. Temperature, supply and process-insensitive CMOS reference structures
JP2002149251A (ja) * 2000-11-07 2002-05-24 Seiko Epson Corp 半導体集積回路
GB0221240D0 (en) * 2002-09-13 2002-10-23 Koninkl Philips Electronics Nv Current source for cryptographic processor
US6963188B2 (en) * 2004-04-06 2005-11-08 Atmel Corporation On-chip power supply interface with load-independent current demand
KR100596978B1 (ko) * 2004-11-15 2006-07-05 삼성전자주식회사 온도-비례 전류 제공회로, 온도-반비례 전류 제공회로 및이를 이용한 기준전류 제공회로
US8482266B2 (en) * 2011-01-25 2013-07-09 Freescale Semiconductor, Inc. Voltage regulation circuitry and related operating methods
US8334705B1 (en) * 2011-10-27 2012-12-18 Certicom Corp. Analog circuitry to conceal activity of logic circuitry
US8536934B1 (en) * 2012-02-23 2013-09-17 Texas Instruments Incorporated Linear voltage regulator generating sub-reference output voltages
US9081404B2 (en) * 2012-04-13 2015-07-14 Infineon Technologies Austria Ag Voltage regulator having input stage and current mirror
CN102664520A (zh) * 2012-05-10 2012-09-12 东南大学 一种低电流失配的锁相环电荷泵电路
US9104222B2 (en) * 2012-08-24 2015-08-11 Freescale Semiconductor, Inc. Low dropout voltage regulator with a floating voltage reference
CN107741754B (zh) * 2014-01-02 2020-06-09 意法半导体研发(深圳)有限公司 用于内部电源的具有改善的负载瞬态性能的ldo调节器
FR3042066B1 (fr) * 2015-10-01 2017-10-27 Stmicroelectronics Rousset Procede de lissage d'un courant consomme par un circuit integre et dispositif correspondant

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0368727A1 (fr) * 1988-11-10 1990-05-16 Sgs Thomson Microelectronics Sa Dispositif de sécurité contre la détection non-autorisée de données protégées
FR2793904A1 (fr) * 1999-05-21 2000-11-24 St Microelectronics Sa Procede et dispositif de gestion d'un circuit electronique
WO2004027688A2 (fr) * 2002-09-19 2004-04-01 Stmicroelectronics Sa Alimentation d'un circuit de traitement asynchrone de donnees
FR2857804A1 (fr) * 2003-07-17 2005-01-21 Atmel Corp Procede et appareil pour lisser la consommation de courant d ans un circuit integre
FR3007857A1 (fr) * 2013-06-26 2015-01-02 St Microelectronics Rousset Regulateur pour circuit integre

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MESQUITA D ET AL: "Current Mask Generation: A Transistor Level Security Against DPA Attacks", PROCEEDINGS 18TH. SYMPOSIUM ON INTEGRATED CIRCUITS AND SYSTEMS DESIGN. SBCCI 2005. FLORIANOPOLIS, BRAZIL, SEPT. 4 - 7, 2005; [PROCEEDINGS SYMPOSIUM ON INTEGRATED CIRCUITS AND SYSTEMS DESIGN], NEW YORK, NY : ACM, US, 4 September 2005 (2005-09-04), pages 115 - 120, XP031124596, ISBN: 978-1-59593-174-0 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11768512B2 (en) 2019-12-12 2023-09-26 Stmicroelectronics (Rousset) Sas Method of smoothing a current consumed by an integrated circuit, and corresponding device
US11698651B2 (en) 2020-08-25 2023-07-11 Stmicroelectronics (Rousset) Sas Device and method for electronic circuit power
US11829178B2 (en) 2020-08-25 2023-11-28 Stmicroelectronics (Rousset) Sas Device and method for protecting confidential data in an electronic circuit powered by a power supply

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