JP5003754B2 - 基準電圧生成回路 - Google Patents
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- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Description
図1は、本発明の第1の実施形態による基準電圧生成回路の構成例を示す回路図である。第1の電流源I1及び第1のPN接合素子PN1の直列接続回路は、電源電圧端子及び基準電位端子(例えば接地端子)間に接続される。第2の電流源I2及び第2のPN接合素子PN2の直列接続回路は、電源電圧端子及び基準電位端子間に接続される。PN接合素子PN1及びPN2は、例えばダイオード又はトランジスタである。
V11=A1×V1
V12=A2×V2
Vref=V12+A3×(V12−V11)
=A2×V2+A3×(A2×V2−A1×V1)
図2は、本発明の第2の実施形態による基準電圧生成回路の構成例を示す回路図である。Pチャネル電界効果トランジスタMP1は、ソースが電源電圧端子に接続され、ゲートが差動増幅回路201の出力端子に接続され、ドレインが差動増幅回路201の非反転入力端子に接続される。PNPバイポーラトランジスタQ1は、エミッタが抵抗R1を介して差動増幅回路201の非反転入力端子に接続され、ベース及びコレクタが基準電位端子(例えば接地端子)に接続される。第1の電圧V1は、トランジスタQ1のベース及びエミッタ間電圧である。
図3は、本発明の第3の実施形態による基準電圧生成回路の構成例を示す回路図である。トランジスタMP1、MP2、Q1、Q2、差動増幅回路201、抵抗R1及びスタートアップ回路200の構成は、第2の実施形態と同じである。以下、本実施形態が第2の実施形態と異なる点を説明する。
図4は、本発明の第4の実施形態による基準電圧生成回路の構成例を示す回路図である。トランジスタMP1、MP2、Q1、Q2、差動増幅回路201、抵抗R1及びスタートアップ回路200の構成は、第2の実施形態と同じである。以下、本実施形態が第2の実施形態と異なる点を説明する。
図5は、本発明の第5の実施形態による基準電圧生成回路の構成例を示す回路図である。トランジスタMP1、MP2、Q1、Q2、差動増幅回路201、抵抗R1及びスタートアップ回路200の構成は、第2の実施形態と同じである。以下、本実施形態が第2の実施形態と異なる点を説明する。
R4×R5/(R4+R5)=R3
図7は、本発明の第6の実施形態による基準電圧生成回路の構成例を示す回路図である。トランジスタMP1、MP2、Q1、Q2、差動増幅回路201、抵抗R1及びスタートアップ回路200の構成は、第2の実施形態と同じである。以下、本実施形態が第2の実施形態と異なる点を説明する。
図8は、本発明の第7の実施形態による基準電圧生成回路の構成例を示す回路図である。トランジスタMP1、MP2、Q1、Q2、差動増幅回路201、抵抗R1及びスタートアップ回路200の構成は、第2の実施形態と同じである。以下、本実施形態が第2の実施形態と異なる点を説明する。
図9は、本発明の第8の実施形態による基準電圧生成回路の構成例を示す回路図である。図9の本実施形態は、図2の第2の実施形態に対して、スタートアップ回路200、差動増幅回路201及び抵抗R1を削除し、バイアス回路900を追加したものである。以下、本実施形態が第2の実施形態と異なる点を説明する。
Claims (10)
- 順方向電圧が第1の電圧V1である第1のPN接合素子と、
前記第1のPN接合素子に対して電流密度が異なり、順方向電圧が前記第1の電圧V1より高い第2の電圧V2である第2のPN接合素子と、
前記第1の電圧V1及び前記第2の電圧V2を入力し、A1、A2及びA3を係数とする、A2×V2+A3×(A2×V2−A1×V1)で表される基準電圧を生成する生成回路と
を有し、
前記A1及びA2は異なる値であることを特徴とする基準電圧生成回路。 - 前記係数A1は、前記係数A2より大きいことを特徴とする請求項1記載の基準電圧生成回路。
- 前記係数A1及びA2のいずれかが1であることを特徴とする請求項1記載の基準電圧生成回路。
- 前記係数A1及びA2のうちの少なくとも一方が1より大きいことを特徴とする請求項1記載の基準電圧生成回路。
- さらに、非反転入力端子に前記第1のPN接合素子で発生する前記第1の電圧V1が入力され、反転入力端子に第1の抵抗を介して自身の出力端子及び第2の抵抗を介して基準電位端子が接続される第1の差動増幅回路と、
非反転入力端子に前記第2のPN接合素子で発生する前記第2の電圧V2が入力され、反転入力端子に第3の抵抗を介して前記第1の差動増幅回路の出力電圧及び第4の抵抗を介して自身の出力電圧が入力され、前記基準電圧を出力する第2の差動増幅回路とを有することを特徴とする請求項1〜4のいずれか1項に記載の基準電圧生成回路。 - さらに、非反転入力端子に前記第1のPN接合素子で発生する前記第1の電圧V1が入力され、反転入力端子に自身の出力電圧が入力される第1の差動増幅回路と、
非反転入力端子に前記第2のPN接合素子で発生する前記第2の電圧V2が入力され、反転入力端子に自身の出力電圧が入力される第2の差動増幅回路と、
非反転入力端子に第1の抵抗を介して前記第2の差動増幅回路の出力端子及び第2の抵抗を介して基準電位端子が接続され、反転入力端子に第3の抵抗を介して前記第1の差動増幅回路の出力電圧及び第4の抵抗を介して自身の出力電圧が入力され、前記基準電圧を出力する第3の差動増幅回路とを有することを特徴とする請求項1〜4のいずれか1項に記載の基準電圧生成回路。 - さらに、非反転入力端子に前記第1のPN接合素子で発生する前記第1の電圧V1が入力され、反転入力端子に自身の出力電圧が入力される第1の差動増幅回路と、
非反転入力端子に前記第2のPN接合素子で発生する前記第2の電圧V2が入力され、反転入力端子に自身の出力電圧が入力される第2の差動増幅回路と、
非反転入力端子に第1の抵抗を介して前記第2の差動増幅回路の出力端子及び第2の抵抗を介して基準電位端子が接続され、反転入力端子に第3の抵抗を介して前記第1の差動増幅回路の出力端子、第4の抵抗を介して基準電位端子、及び第5の抵抗を介して自身の出力端子が接続され、前記基準電圧を出力する第3の差動増幅回路とを有することを特徴とする請求項1〜4のいずれか1項に記載の基準電圧生成回路。 - さらに、非反転入力端子に前記第1のPN接合素子で発生する前記第1の電圧V1が入力され、反転入力端子に自身の出力電圧が入力される第1の差動増幅回路と、
非反転入力端子に前記第2のPN接合素子で発生する前記第2の電圧V2が入力され、反転入力端子に自身の出力電圧が入力される第2の差動増幅回路と、
非反転入力端子に第1の抵抗を介して前記第1の差動増幅回路の出力端子及び第2の抵抗を介して基準電位端子が接続され、反転入力端子に自身の出力電圧が入力される第3の差動増幅回路と、
非反転入力端子に第3の抵抗を介して前記第2の差動増幅回路の出力端子及び第4の抵抗を介して基準電位端子が接続され、反転入力端子に第5の抵抗を介して前記第3の差動増幅回路の出力電圧及び第6の抵抗を介して自身の出力電圧が入力され、前記基準電圧を出力する第4の差動増幅回路とを有することを特徴とする請求項1〜4のいずれか1項に記載の基準電圧生成回路。 - さらに、非反転入力端子に前記第1のPN接合素子で発生する前記第1の電圧V1が入力され、反転入力端子に第1の抵抗を介して自身の出力端子及び第2の抵抗を介して基準電位端子が接続される第1の差動増幅回路と、
非反転入力端子に前記第2のPN接合素子で発生する前記第2の電圧V2が入力され、反転入力端子に第3の抵抗を介して自身の出力端子及び第4の抵抗を介して基準電位端子が接続される第2の差動増幅回路と、
非反転入力端子に前記第2の差動増幅回路の出力電圧が入力され、反転入力端子に第5の抵抗を介して前記第1の差動増幅回路の出力電圧及び第6の抵抗を介して自身の出力電圧が入力され、前記基準電圧を出力する第3の差動増幅回路とを有することを特徴とする請求項1〜4のいずれか1項に記載の基準電圧生成回路。 - さらに、非反転入力端子に前記第1のPN接合素子で発生する前記第1の電圧V1が入力され、反転入力端子に第1の抵抗を介して自身の出力端子及び第2の抵抗を介して基準電位端子が接続される第1の差動増幅回路と、
非反転入力端子に前記第2のPN接合素子で発生する前記第2の電圧V2が入力され、反転入力端子に自身の出力電圧が入力される第2の差動増幅回路と、
非反転入力端子に第3の抵抗を介して前記第2の差動増幅回路の出力端子及び第4の抵抗を介して基準電位端子が接続され、反転入力端子に第5の抵抗を介して前記第1の差動増幅回路の出力電圧及び第6の抵抗を介して自身の出力電圧が入力され、前記基準電圧を出力する第3の差動増幅回路とを有することを特徴とする請求項1〜4のいずれか1項に記載の基準電圧生成回路。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05251954A (ja) * | 1992-03-04 | 1993-09-28 | Asahi Kasei Micro Syst Kk | 基準電圧発生回路 |
JPH08185236A (ja) * | 1994-12-29 | 1996-07-16 | Fujitsu Ltd | 基準電圧生成回路 |
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US7193454B1 (en) * | 2004-07-08 | 2007-03-20 | Analog Devices, Inc. | Method and a circuit for producing a PTAT voltage, and a method and a circuit for producing a bandgap voltage reference |
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