JP2008176702A

JP2008176702A - 定電流源

Info

Publication number: JP2008176702A
Application number: JP2007011451A
Authority: JP
Inventors: Iqbal Kazi Zaman; イクバルザマンカジ; Toshihiro Masagaki; 年啓正垣; Junji Ito; 順治伊藤; Shinichi Sonetaka; 真一曽根高; Hisaaki Okada; 尚晃岡田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-01-22
Filing date: 2007-01-22
Publication date: 2008-07-31
Anticipated expiration: 2027-01-22
Also published as: JP4852435B2

Abstract

【課題】抵抗ばらつきに対しても安定した電流を供給可能な定電流源を提供すること。
【解決手段】増幅回路１０１に定電流を供給する定電流源１０３は、トランジスタＱ４、トランジスタＱ５、トランジスタＱ４のエミッタ抵抗Ｒ３、トランジスタＱ５のエミッタ抵抗Ｒ４、トランジスタＱ４とトランジスタＱ５の各ベース間のダイオードＤ３、トランジスタＱ４のベースとダイオードＤ３の接続点に接続されたダイオードＤ２、トランジスタＱ４のコレクタにゲートが接続され、増幅回路にソースが接続されたＭＯＳＭ１、トランジスタＱ５のコレクタにゲートが接続され、増幅回路にソースが接続されたＭＯＳＭ２、トランジスタＱ５のコレクタにゲートとソースが接続されたＭＯＳＭ３、トランジスタＱ４のコレクタにゲートが接続され、トランジスタＱ５のコレクタにソースが接続されたＭＯＳＭ４、及びトランジスタＱ４のコレクタにゲートとソースが接続されたＭＯＳＭ５を備える。
【選択図】図１

Description

本発明は、安定した電流を供給可能な定電流源に関する。

低雑音アンプ（Low Noise Amplifier：ＬＮＡ）は増幅回路の１つであり、特に、微弱信号を増幅するために用いられる。図３は、関連技術としてのＬＮＡを示す回路図である。図３に示されたＬＮＡは、カレントミラー回路を構成するバイポーラトランジスタＱ１，Ｑ２（以下、単に「トランジスタＱ１，Ｑ２」という。）と、トランジスタＱ１，Ｑ２の共通ベースにエミッタが接続されたトランジスタＱ３（以下、単に「トランジスタＱ３」という。）と、抵抗Ｒ１とを備える。トランジスタＱ２のエミッタは、抵抗Ｒ１を介して接地されている。なお、抵抗Ｒ１は、トランジスタＱ２，Ｑ３及び抵抗Ｒ１から構成されるバイアス回路１０の入力インピーダンスをトランジスタＱ１の入力インピーダンスよりも高くするために設けられている。

ＬＮＡの入力信号はトランジスタＱ１，Ｑ２の共通ベースに接続された入力端子１１から入力され、増幅信号はトランジスタＱ１のコレクタに接続された出力端子１３から出力される。また、トランジスタＱ３のコレクタには電圧源からの電源電圧Ｖｃｃが印加される。さらに、トランジスタＱ２のコレクタとトランジスタＱ３のベースは互いに接続されており、定電流源２１から一定電流が供給される。

図４は、図３に示した増幅回路に一定電流を供給する定電流源２１の等価回路及び増幅回路１０１を示す回路図である。図４に示すように、電流源２１は、バンドギャップリファレンス回路によって構成されており、増幅回路１０１のカレントミラー回路と対称なカレントミラー回路を有する。バンドギャップリファレンス回路は、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥと熱電圧ＶＴの重み付き和を基準電圧として出力する回路であり、一般的には基準電圧源として用いられる。ベース・エミッタ間電圧ＶＢＥの温度係数が負である一方で、熱電圧ＶＴの温度係数は正であるため、バンドギャップリファレンス回路の出力電圧は理論的には温度変動に対して安定である。

Alan B. Grebene著，「BIPOLAR AND MOS ANALOG INTEGRATED CIRCUIT DESIGN」，A Wiley-Interscience Publication, John Wiley & Sons，２００２年１１月，ｐ．１６９−２１３

図５（Ａ）は、上記説明した増幅回路１０１及び電流源２１を、電源電圧Ｖｃｃに対する出力電流を異なる温度条件下でシミュレートした結果を示すグラフである。また、図５（Ｂ）は、上記説明した増幅回路１０１及び電流源２１を、電源電圧Ｖｃｃに対する出力電流を抵抗ばらつき下でシミュレートした結果を示すグラフである。電源電圧Ｖｃｃが約２Ｖ以上の領域において、図５（Ａ）に示すように温度変動に対する電流変動は小さいが、図５（Ｂ）に示すように抵抗の製造ばらつきによる電流変動が大きい。このため、抵抗ばらつきに対しても安定した電流を供給可能な定電流源が望まれていた。なお、本明細書における抵抗ばらつきは、ロット間、ウェーハ間又はチップ間の抵抗値のばらつきであり、チップ内でのばらつきではない。

本発明の目的は、抵抗ばらつきに対しても安定した電流を供給可能な定電流源を提供することである。

本発明は、第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタとカレントミラー回路を構成する第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタの共通ベースにエミッタが接続され、前記第２のバイポーラトランジスタのコレクタにベースが接続され、コレクタに電源電圧が印加される第３のバイポーラトランジスタと、前記第２のバイポーラトランジスタのエミッタに接続された第１の抵抗と、を有する増幅回路の前記第３のバイポーラトランジスタのベースに定電流を供給する定電流源であって、第４のバイポーラトランジスタと、第５のバイポーラトランジスタと、前記第４のバイポーラトランジスタのエミッタに接続された第２の抵抗と、前記第５のバイポーラトランジスタのエミッタに接続された第３の抵抗と、前記第４のバイポーラトランジスタのベースと前記第５のバイポーラトランジスタのベースとの間に、前記第５のバイポーラトランジスタから前記第４のバイポーラトランジスタへの方向を順方向として設けられた第１の電圧降下部と、前記第４のバイポーラトランジスタのベースと前記第１の電圧降下部との接続点に接続され、前記第１の電圧降下部と共に分圧手段を構成する第２の電圧降下部と、前記第４のバイポーラトランジスタのコレクタにゲートが接続され、前記第３のバイポーラトランジスタのベースにソースが接続され、ドレインに電源電圧が供給される第１のＭＯＳトランジスタと、前記第５のバイポーラトランジスタのコレクタにゲートが接続され、前記第３のバイポーラトランジスタのベースにソースが接続され、ドレインに電源電圧が供給される第２のＭＯＳトランジスタと、前記第５のバイポーラトランジスタのコレクタにゲート及びソースが接続され、ドレインに電源電圧が供給される第３のＭＯＳトランジスタと、前記第４のバイポーラトランジスタのコレクタにゲートが接続され、前記第５のバイポーラトランジスタのベースにソースが接続され、ドレインに電源電圧が供給される第４のＭＯＳトランジスタと、前記第４のバイポーラトランジスタのコレクタにゲート及びソースが接続され、ドレインに電源電圧が供給される第５のＭＯＳトランジスタと、を備え、前記第１〜第５のバイポーラトランジスタはｎｐｎ型であり、前記第１〜第５のＭＯＳトランジスタはＰ型である定電流源を提供する。

本発明は、第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタとカレントミラー回路を構成する第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタの共通ベースにエミッタが接続され、前記第２のバイポーラトランジスタのコレクタにベースが接続され、コレクタに電源電圧が印加される第３のバイポーラトランジスタと、前記第２のバイポーラトランジスタのエミッタに接続された第１の抵抗と、を有する増幅回路の前記第３のバイポーラトランジスタのベースに定電流を供給する定電流源であって、第４のバイポーラトランジスタと、第５のバイポーラトランジスタと、前記第４のバイポーラトランジスタのエミッタに接続された第２の抵抗と、前記第５のバイポーラトランジスタのエミッタに接続された第３の抵抗と、前記第４のバイポーラトランジスタのベースと前記第５のバイポーラトランジスタのベースとの間に、前記第５のバイポーラトランジスタから前記第４のバイポーラトランジスタへの方向を順方向として設けられた第１の電圧降下部と、前記第４のバイポーラトランジスタのベースと前記第１の電圧降下部との接続点に接続され、前記第１の電圧降下部と共に分圧手段を構成する第２の電圧降下部と、前記第４のバイポーラトランジスタのコレクタにベースが接続され、前記第３のバイポーラトランジスタのベースにエミッタが接続され、コレクタに電源電圧が供給される第６のバイポーラトランジスタと、前記第５のバイポーラトランジスタのコレクタにベースが接続され、前記第３のバイポーラトランジスタのベースにエミッタが接続され、コレクタに電源電圧が供給される第７のバイポーラトランジスタと、前記第５のバイポーラトランジスタのコレクタにベース及びエミッタが接続され、コレクタに電源電圧が供給される第８のバイポーラトランジスタと、前記第４のバイポーラトランジスタのコレクタにベースが接続され、前記第５のバイポーラトランジスタのベースにエミッタが接続され、コレクタに電源電圧が供給される第９のバイポーラトランジスタと、前記第４のバイポーラトランジスタのコレクタにベース及びエミッタが接続され、コレクタに電源電圧が供給される第１０のバイポーラトランジスタと、を備え、前記第１〜第５のバイポーラトランジスタはｎｐｎ型であり、前記第６〜第１０のバイポーラトランジスタはｐｎｐ型である定電流源を提供する。

上記定電流源では、前記第１の電圧降下部はダイオード又は抵抗である。

上記定電流源では、前記第２の電圧降下部はダイオード又は抵抗である。

上記定電流源は、前記第４のバイポーラトランジスタにベース電圧を印加するスタータ回路を備える。

上記定電流源では、前記スタータ回路は、電源電圧を分圧する分圧部と、分圧された電圧を減圧する減圧部と、を有する。

本発明に係る定電流源によれば、抵抗ばらつきに対しても安定した電流を増幅回路に供給することができる。

以下、本発明の実施形態について、図面を参照して説明する。

図１は、増幅回路、定電流源及びスタータ回路を示す回路図である。図１に示される回路は、点線で示す３つのブロックに分けられ、右から増幅回路１０１、定電流源１０３、スタータ回路１０５を示す。また、図１の回路は、図示しない電圧源からの電源電圧Ｖｃｃが印加される端子と、増幅回路１０１の出力端子ＯＵＴ及び入力端子ＩＮとを有する。以下、各ブロックの構成を説明する。

本実施形態の増幅回路１０１は、図４に示した増幅回路と略同様である。本実施形態の増幅回路１０１は、カレントミラー回路を構成するトランジスタＱ１，Ｑ２と、トランジスタＱ３と、抵抗Ｒ１，Ｒ２と、コンデンサＣ１とを備える。トランジスタＱ１〜Ｑ３は、ｎｐｎ型のバイポーラトランジスタである。

トランジスタＱ２のエミッタは、抵抗Ｒ１を介して接地されている。また、トランジスタＱ１，Ｑ２の共通ベースには、抵抗Ｒ２を介してトランジスタＱ３のエミッタが接続されている。図１中における当該接続点には符号Ｙを付し、以下、当該接続点を「ノードＹ」という。また、トランジスタＱ２のコレクタとトランジスタＱ３のベースは互いに接続されている。図１中における当該接続点には符号Ｘを付し、以下、当該接続点を「ノードＸ」という。ノードＸには、ノイズをフィルタリングするためのコンデンサＣ１が接続されている。

トランジスタＱ１は、トランジスタＱ１のベースに接続された入力端子ＩＮから入力された信号を増幅する。増幅された信号は、トランジスタＱ１のコレクタに接続された出力端子ＯＵＴから出力される。ノードＸには定電流源１０３から電流が供給される。トランジスタＱ３のコレクタには電源電圧Ｖｃｃが印加される。

上記説明したトランジスタＱ２，Ｑ３及び抵抗Ｒ１，Ｒ２は、トランジスタＱ１のバイアス回路を構成する。抵抗Ｒ１は、バイアス回路の入力インピーダンスをトランジスタＱ１の入力インピーダンスよりも高くするために設けられている。また、抵抗Ｒ２は、入力端子ＩＮからのノイズをフィルタリングするために設けられている。抵抗Ｒ２によりトランジスタＱ３側のインピーダンスが高くなるため、入力端子ＩＮから入力された信号のトランジスタＱ３のエミッタ側へのリークを防止することができる。

本実施形態の定電流源１０３は、図４に示した定電流源と同様に、バンドギャップリファレンス回路によって構成されている。本実施形態の定電流源１０３は、トランジスタＱ４，Ｑ５と、ダイオードＤ２，Ｄ３と、抵抗Ｒ３，Ｒ４，Ｒ７〜Ｒ１１と、ＭＯＳトランジスタＭ１〜Ｍ５とを備える。トランジスタＱ４，Ｑ５は、ｎｐｎ型のバイポーラトランジスタであり、ＭＯＳトランジスタＭ１〜Ｍ５はＰ型である。

トランジスタＱ４のエミッタは、抵抗Ｒ３を介して接地されている。また、トランジスタＱ５のエミッタは、抵抗Ｒ４を介して接地されている。トランジスタＱ４のベースとトランジスタＱ５のベースの間には、トランジスタＱ５からトランジスタＱ４への方向を順方向としてダイオードＤ３が設けられている。また、トランジスタＱ４のベースとダイオードＤ３のカソードとの接続点にはダイオードＤ２のアノードが接続され、前記接続点はダイオードＤ２を介して接地されている。

ＭＯＳトランジスタＭ１〜Ｍ５の各ドレインには抵抗Ｒ１１〜Ｒ７を介して電源電圧Ｖｃｃが印加される。ＭＯＳトランジスタＭ５のソースはトランジスタＱ４のコレクタに接続されている。また、ＭＯＳトランジスタＭ４のソースは、トランジスタＱ５のベースとダイオードＤ３のアノードとの接続点（以下「ノードＰ」という。）に接続されている。また、ＭＯＳトランジスタＭ３のソースはトランジスタＱ５のコレクタに接続されている。ＭＯＳトランジスタＭ２，Ｍ３の各ゲートは互いに接続されており、これらの共通ゲートはトランジスタＱ５のコレクタ（ＭＯＳトランジスタＭ３のソース）に接続されている。また、ＭＯＳトランジスタＭ１，Ｍ２の各ソースは互いに接続されており、増幅回路１０１のノードＸに接続されている。

ＭＯＳトランジスタＭ４，Ｍ５の各ゲートは互いに接続されており、これらの共通ゲート（以下「ノードＺ」という。）はＭＯＳトランジスタＭ５のソースに接続されている。なお、当該共通ゲートには、ＭＯＳトランジスタＭ１のゲート（以下「ノードＳ」という。）も接続されている。また、ＭＯＳトランジスタＭ２，Ｍ３はカレントミラー回路を構成し、これらの共通ゲートはＭＯＳトランジスタＭ３のソースに接続されている。

本実施形態のスタータ回路１０５は、定電流源１０３を始動するための回路である。スタータ回路１０５は、抵抗Ｒ５，Ｒ６及びダイオードＤ１を備える。スタータ回路１０５は、電源電圧Ｖｃｃを抵抗Ｒ６及びダイオードＤ１で分圧し、抵抗Ｒ５によって減圧した電圧を、定電流源１０３のトランジスタＱ４のベースに印加する。

以上説明した増幅回路１０１では、増幅回路１０１が備える抵抗Ｒ１の抵抗値に応じて、増幅回路１０１の出力端子ＯＵＴから出力される信号の電流値が増減する。抵抗Ｒ１の抵抗値が大きいとノードＸの電位は上がり、抵抗値が小さいとノードＸの電位は下がる。ノードＸの電位はトランジスタＱ３のベース電圧であるため、ノードＹの電位に影響する。ノードＸの電位が上がるとトランジスタＱ３の抵抗成分が小さくなるため、ノードＹの電位が上がる。逆に、ノードＸの電位が下がるとトランジスタＱ３の抵抗成分が大きくなるため、ノードＹの電位が下がる。ノードＹの電位は増幅回路が備えるカレントミラー回路の共通ベース電圧であるため、トランジスタＱ１のコレクタ電圧に影響する。トランジスタＱ１のコレクタ電圧が大きいと出力端子ＯＵＴから出力される信号の電流値は増し、コレクタ電圧が小さいと当該信号の電流値は減る。このように、増幅回路１０１の抵抗Ｒ１の抵抗値が大きければ出力電流は大きく、抵抗値が小さければ出力電流は小さくなる。

一方、定電流源１０３が備える抵抗Ｒ３の抵抗値に応じて、増幅回路１０１の出力端子ＯＵＴから出力される信号の電流値が増減する。抵抗Ｒ３の抵抗値が大きいとノードＺ及びノードＳの各電位は上がり、抵抗値が小さいと各電位は下がる。ノードＳの電位はＭＯＳトランジスタＭ１のゲート電圧であり、ＭＯＳトランジスタＭ１〜Ｍ５はＰ型である。このため、ノードＳの電位が上がるとＭＯＳトランジスタＭ１のソース電圧は下がる。逆に、ノードＳの電位が下がるとＭＯＳトランジスタＭ１のソース電圧は上がる。ＭＯＳトランジスタＭ１のソース電圧は、増幅回路１０１が備えるトランジスタＱ３のゲート電圧であるため、最終的に増幅回路１０１の出力電流に影響する。このように、定電流源１０３の抵抗Ｒ３の抵抗値が大きければノードＳの電位は小さくなるため出力電流は小さくなる。逆に、定電流源１０３の抵抗Ｒ３の抵抗値が小さければノードＳの電位は大きくなるため出力電流は大きくなる。

このように、抵抗Ｒ１と抵抗Ｒ３の各抵抗値と出力電流の値とがそれぞれ逆の関係を有するため、抵抗Ｒ１の抵抗値と抵抗Ｒ３の抵抗値との比を調整することによって、抵抗ばらつきがあっても安定した出力電流を供給することができる。図２（Ａ）は、本実施形態の増幅回路１０１及び定電流源１０３を、電源電圧Ｖｃｃに対する出力電流を異なる温度条件下でシミュレートした結果を示すグラフである。また、図２（Ｂ）は、本実施形態の増幅回路１０１及び定電流源１０３を、電源電圧Ｖｃｃに対する出力電流を抵抗ばらつき下でシミュレートした結果を示すグラフである。図２（Ｂ）に示すように、抵抗ばらつきによる電流変動はほとんどない。さらに、図２（Ａ）に示すように、電源電圧Ｖｃｃが約２Ｖ以上の領域において、温度変動に対する電流変動も小さい。

上記実施形態では、Ｐ型のＭＯＳトランジスタＭ１〜Ｍ５を例に説明したが、各ＰＭＯＳトランジスタの代わりにｐｎｐ型のバイポーラトランジスタを用いても良い。また、定電流源１０３に設けられたダイオードＤ２，Ｄ３の代わりに抵抗を用いても良い。さらに、スタータ回路１０５に設けられた抵抗Ｒ６の代わりにダイオードを用いても良い。

本発明に係る定電流源は、増幅回路に安定した電流を供給可能な定電流源等の用途にも適用できる。

増幅回路、定電流源及びスタータ回路を示す回路図一実施形態の増幅回路及び電流源を電源電圧Ｖｃｃに対する出力電流を異なる温度条件下でシミュレートした結果を示すグラフ（Ａ）、及び一実施形態の増幅回路及び電流源を電源電圧Ｖｃｃに対する出力電流を抵抗ばらつき下でシミュレートした結果を示すグラフ（Ｂ）関連技術としてのＬＮＡを示す回路図図３に示した増幅回路に一定電流を供給する定電流源の等価回路及び増幅回路を示す回路図図４の増幅回路及び電流源を電源電圧Ｖｃｃに対する出力電流を異なる温度条件下でシミュレートした結果を示すグラフ（Ａ）、及び図４の増幅回路及び電流源を電源電圧Ｖｃｃに対する出力電流を抵抗ばらつき下でシミュレートした結果を示すグラフ（Ｂ）

符号の説明

１０１増幅回路
１０３定電流源
１０５スタータ回路

Claims

第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタとカレントミラー回路を構成する第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタの共通ベースにエミッタが接続され、前記第２のバイポーラトランジスタのコレクタにベースが接続され、コレクタに電源電圧が印加される第３のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのエミッタに接続された第１の抵抗と、
を有する増幅回路の前記第３のバイポーラトランジスタのベースに定電流を供給する定電流源であって、
第４のバイポーラトランジスタと、
第５のバイポーラトランジスタと、
前記第４のバイポーラトランジスタのエミッタに接続された第２の抵抗と、
前記第５のバイポーラトランジスタのエミッタに接続された第３の抵抗と、
前記第４のバイポーラトランジスタのベースと前記第５のバイポーラトランジスタのベースとの間に、前記第５のバイポーラトランジスタから前記第４のバイポーラトランジスタへの方向を順方向として設けられた第１の電圧降下部と、
前記第４のバイポーラトランジスタのベースと前記第１の電圧降下部との接続点に接続され、前記第１の電圧降下部と共に分圧手段を構成する第２の電圧降下部と、
前記第４のバイポーラトランジスタのコレクタにゲートが接続され、前記第３のバイポーラトランジスタのベースにソースが接続され、ドレインに電源電圧が供給される第１のＭＯＳトランジスタと、
前記第５のバイポーラトランジスタのコレクタにゲートが接続され、前記第３のバイポーラトランジスタのベースにソースが接続され、ドレインに電源電圧が供給される第２のＭＯＳトランジスタと、
前記第５のバイポーラトランジスタのコレクタにゲート及びソースが接続され、ドレインに電源電圧が供給される第３のＭＯＳトランジスタと、
前記第４のバイポーラトランジスタのコレクタにゲートが接続され、前記第５のバイポーラトランジスタのベースにソースが接続され、ドレインに電源電圧が供給される第４のＭＯＳトランジスタと、
前記第４のバイポーラトランジスタのコレクタにゲート及びソースが接続され、ドレインに電源電圧が供給される第５のＭＯＳトランジスタと、を備え、
前記第１〜第５のバイポーラトランジスタはｎｐｎ型であり、前記第１〜第５のＭＯＳトランジスタはＰ型であることを特徴とする定電流源。
第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタとカレントミラー回路を構成する第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタの共通ベースにエミッタが接続され、前記第２のバイポーラトランジスタのコレクタにベースが接続され、コレクタに電源電圧が印加される第３のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのエミッタに接続された第１の抵抗と、
を有する増幅回路の前記第３のバイポーラトランジスタのベースに定電流を供給する定電流源であって、
第４のバイポーラトランジスタと、
第５のバイポーラトランジスタと、
前記第４のバイポーラトランジスタのエミッタに接続された第２の抵抗と、
前記第５のバイポーラトランジスタのエミッタに接続された第３の抵抗と、
前記第４のバイポーラトランジスタのベースと前記第５のバイポーラトランジスタのベースとの間に、前記第５のバイポーラトランジスタから前記第４のバイポーラトランジスタへの方向を順方向として設けられた第１の電圧降下部と、
前記第４のバイポーラトランジスタのベースと前記第１の電圧降下部との接続点に接続され、前記第１の電圧降下部と共に分圧手段を構成する第２の電圧降下部と、
前記第４のバイポーラトランジスタのコレクタにベースが接続され、前記第３のバイポーラトランジスタのベースにエミッタが接続され、コレクタに電源電圧が供給される第６のバイポーラトランジスタと、
前記第５のバイポーラトランジスタのコレクタにベースが接続され、前記第３のバイポーラトランジスタのベースにエミッタが接続され、コレクタに電源電圧が供給される第７のバイポーラトランジスタと、
前記第５のバイポーラトランジスタのコレクタにベース及びエミッタが接続され、コレクタに電源電圧が供給される第８のバイポーラトランジスタと、
前記第４のバイポーラトランジスタのコレクタにベースが接続され、前記第５のバイポーラトランジスタのベースにエミッタが接続され、コレクタに電源電圧が供給される第９のバイポーラトランジスタと、
前記第４のバイポーラトランジスタのコレクタにベース及びエミッタが接続され、コレクタに電源電圧が供給される第１０のバイポーラトランジスタと、を備え、
前記第１〜第５のバイポーラトランジスタはｎｐｎ型であり、前記第６〜第１０のバイポーラトランジスタはｐｎｐ型であることを特徴とする定電流源。
請求項１又は２に記載の定電流源であって、
前記第１の電圧降下部はダイオード又は抵抗であることを特徴とする定電流源。
請求項１又は２に記載の定電流源であって、
前記第２の電圧降下部はダイオード又は抵抗であることを特徴とする定電流源。
請求項１又は２に記載の定電流源であって、
前記第４のバイポーラトランジスタにベース電圧を印加するスタータ回路を備えたことを特徴とする定電流源。
請求項５に記載の定電流源であって、
前記スタータ回路は、電源電圧を分圧する分圧部と、分圧された電圧を減圧する減圧部と、を有することを特徴とする定電流源。