JPH1075133A - オペアンプ回路 - Google Patents
オペアンプ回路Info
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- JPH1075133A JPH1075133A JP8228605A JP22860596A JPH1075133A JP H1075133 A JPH1075133 A JP H1075133A JP 8228605 A JP8228605 A JP 8228605A JP 22860596 A JP22860596 A JP 22860596A JP H1075133 A JPH1075133 A JP H1075133A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】入力信号の電圧範囲を高電圧電源の電圧から低
電圧電源の電圧まで広くすることができるオペアンプ回
路を提供する。 【解決手段】差動増幅回路１は、電源ＶCC及び電源ＶSS
が供給され、電源ＶSSの電圧よりも高い電圧の入力信号
ＩＮ１，ＩＮ２に基づいて動作するトランジスタＴｒ
１，Ｔｒ２よりなる第１の差動対を備える。差動増幅回
路１は入力信号ＩＮ１，ＩＮ２の電位差に基づく第１の
信号を出力する。差動増幅回路２は、電源Ｖ CC及び電源
ＶSSが供給され、電源ＶCCの電圧よりも低い電圧の入力
信号ＩＮ１，ＩＮ２に基づいて動作するトランジスタＴ
ｒ３，Ｔｒ４よりなる第２の差動対を備える。差動増幅
回路２は、入力信号ＩＮ１，ＩＮ２の電位差に基づく第
２の信号を出力する。出力回路３は、第１及び第２の信
号を合成した信号に基づいて動作し、増幅信号ＯＵＴを
出力する。
電圧電源の電圧まで広くすることができるオペアンプ回
路を提供する。 【解決手段】差動増幅回路１は、電源ＶCC及び電源ＶSS
が供給され、電源ＶSSの電圧よりも高い電圧の入力信号
ＩＮ１，ＩＮ２に基づいて動作するトランジスタＴｒ
１，Ｔｒ２よりなる第１の差動対を備える。差動増幅回
路１は入力信号ＩＮ１，ＩＮ２の電位差に基づく第１の
信号を出力する。差動増幅回路２は、電源Ｖ CC及び電源
ＶSSが供給され、電源ＶCCの電圧よりも低い電圧の入力
信号ＩＮ１，ＩＮ２に基づいて動作するトランジスタＴ
ｒ３，Ｔｒ４よりなる第２の差動対を備える。差動増幅
回路２は、入力信号ＩＮ１，ＩＮ２の電位差に基づく第
２の信号を出力する。出力回路３は、第１及び第２の信
号を合成した信号に基づいて動作し、増幅信号ＯＵＴを
出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ電子回路
の分野において最も重要な回路の１つであるオペアンプ
回路に関する。
の分野において最も重要な回路の１つであるオペアンプ
回路に関する。
【０００２】近年の電子回路は、低消費電力化、低ノイ
ズ化のために、低電源電圧化が要求されている。電子回
路を構成するオペアンプ回路を低電源電圧化しようとす
ると、入力電圧範囲が狭くなる。そのため、入力電圧範
囲を高電位電源の電圧から低電位電源の電圧まで広くす
ることができるオペアンプ回路が要求されている。
ズ化のために、低電源電圧化が要求されている。電子回
路を構成するオペアンプ回路を低電源電圧化しようとす
ると、入力電圧範囲が狭くなる。そのため、入力電圧範
囲を高電位電源の電圧から低電位電源の電圧まで広くす
ることができるオペアンプ回路が要求されている。
【０００３】
【従来の技術】図６は、従来のオペアンプ回路５０を示
す。オペアンプ回路５０の出力端子を反転入力端子（−
側入力端子）に接続して出力信号ＯＵＴ０を入力信号Ｉ
Ｎ１２として印加したボルテージホロワ回路が構成され
ている。オペアンプ回路５０には動作電源として高電位
電源ＶCC（＝５Ｖ）と低電位電源ＶSS（＝０Ｖ）とが供
給されている。
す。オペアンプ回路５０の出力端子を反転入力端子（−
側入力端子）に接続して出力信号ＯＵＴ０を入力信号Ｉ
Ｎ１２として印加したボルテージホロワ回路が構成され
ている。オペアンプ回路５０には動作電源として高電位
電源ＶCC（＝５Ｖ）と低電位電源ＶSS（＝０Ｖ）とが供
給されている。
【０００４】このオペアンプ回路５０において、非反転
入力端子（＋側入力端子）への入力信号ＩＮ１１として
０．５Ｖを印加すると、イマジナリショートに基づいて
出力信号ＯＵＴ０の電圧は０．５Ｖとなる。
入力端子（＋側入力端子）への入力信号ＩＮ１１として
０．５Ｖを印加すると、イマジナリショートに基づいて
出力信号ＯＵＴ０の電圧は０．５Ｖとなる。
【０００５】図７は、オペアンプ回路５０の内部回路の
構成例である。オペアンプ回路５０は、ＭＯＳトランジ
スタ構成の差動増幅回路５１と、相補トランジスタより
なる反転増幅器５３とを備える。差動増幅回路５１は２
つのｎＭＯＳトランジスタＴ２１，Ｔ２２と、２つのｐ
ＭＯＳトランジスタＴ２３，Ｔ２４と、定電流源５２と
を備える。
構成例である。オペアンプ回路５０は、ＭＯＳトランジ
スタ構成の差動増幅回路５１と、相補トランジスタより
なる反転増幅器５３とを備える。差動増幅回路５１は２
つのｎＭＯＳトランジスタＴ２１，Ｔ２２と、２つのｐ
ＭＯＳトランジスタＴ２３，Ｔ２４と、定電流源５２と
を備える。
【０００６】ｐＭＯＳトランジスタＴ２３，Ｔ２４のソ
ースはそれぞれ高電位電源ＶCC（＝５Ｖ）に接続され、
両ｐＭＯＳトランジスタＴ２３，Ｔ２４のゲートはｐＭ
ＯＳトランジスタＴ２４のドレインに接続されている。
ｐＭＯＳトランジスタＴ２３，Ｔ２４はカレントミラー
回路を構成している。
ースはそれぞれ高電位電源ＶCC（＝５Ｖ）に接続され、
両ｐＭＯＳトランジスタＴ２３，Ｔ２４のゲートはｐＭ
ＯＳトランジスタＴ２４のドレインに接続されている。
ｐＭＯＳトランジスタＴ２３，Ｔ２４はカレントミラー
回路を構成している。
【０００７】ｎＭＯＳトランジスタＴ２１，Ｔ２２のド
レインはｐＭＯＳトランジスタＴ２３，Ｔ２４のドレイ
ンにそれぞれ接続されている。ｎＭＯＳトランジスタＴ
２１，Ｔ２２のソースは互いに接続されるとともに、定
電流源５２を介して低電位電源ＶSS（＝０Ｖ）に接続さ
れている。ｎＭＯＳトランジスタＴ２１のゲートは非反
転入力端子であり、入力信号ＩＮ１１が入力されてい
る。ｎＭＯＳトランジスタＴ２２のゲートは反転入力端
子であり、入力信号ＩＮ１２として出力信号ＯＵＴ０が
印加されている。
レインはｐＭＯＳトランジスタＴ２３，Ｔ２４のドレイ
ンにそれぞれ接続されている。ｎＭＯＳトランジスタＴ
２１，Ｔ２２のソースは互いに接続されるとともに、定
電流源５２を介して低電位電源ＶSS（＝０Ｖ）に接続さ
れている。ｎＭＯＳトランジスタＴ２１のゲートは非反
転入力端子であり、入力信号ＩＮ１１が入力されてい
る。ｎＭＯＳトランジスタＴ２２のゲートは反転入力端
子であり、入力信号ＩＮ１２として出力信号ＯＵＴ０が
印加されている。
【０００８】差動増幅回路５１は、第１の入力信号ＩＮ
１１と第２の入力信号ＩＮ１２との電位差を反転した信
号をｎＭＯＳトランジスタＴ２１のドレインから出力す
る。すなわち、入力信号ＩＮ１１の電位が入力信号ＩＮ
１２の電位よりも高いと、ｎＭＯＳトランジスタＴ２１
のオン状態が深くなり、ｎＭＯＳトランジスタＴ２２の
オン状態が浅くなる。その結果、差動増幅回路５１の出
力信号の電位は低くなる。逆に、入力信号ＩＮ１１の電
位が入力信号ＩＮ１２の電位よりも低いと、ｎＭＯＳト
ランジスタＴ２１のオン状態が浅くなり、ｎＭＯＳトラ
ンジスタＴ２２のオン状態が深くなる。その結果、差動
増幅回路５１の出力信号の電位は高くなる。
１１と第２の入力信号ＩＮ１２との電位差を反転した信
号をｎＭＯＳトランジスタＴ２１のドレインから出力す
る。すなわち、入力信号ＩＮ１１の電位が入力信号ＩＮ
１２の電位よりも高いと、ｎＭＯＳトランジスタＴ２１
のオン状態が深くなり、ｎＭＯＳトランジスタＴ２２の
オン状態が浅くなる。その結果、差動増幅回路５１の出
力信号の電位は低くなる。逆に、入力信号ＩＮ１１の電
位が入力信号ＩＮ１２の電位よりも低いと、ｎＭＯＳト
ランジスタＴ２１のオン状態が浅くなり、ｎＭＯＳトラ
ンジスタＴ２２のオン状態が深くなる。その結果、差動
増幅回路５１の出力信号の電位は高くなる。
【０００９】反転増幅器５３は高電位電源ＶCC（＝５
Ｖ）及び低電位電源ＶSS（＝０Ｖ）を動作電源として供
給されている。反転増幅器５３は差動増幅回路５１の出
力信号をＡ倍に増幅した信号ＯＵＴ０を出力する。
Ｖ）及び低電位電源ＶSS（＝０Ｖ）を動作電源として供
給されている。反転増幅器５３は差動増幅回路５１の出
力信号をＡ倍に増幅した信号ＯＵＴ０を出力する。
【００１０】しかしながら、図７において、ｎＭＯＳト
ランジスタＴ２１，Ｔ２２のしきい値電圧Ｖthを例えば
１Ｖとし、定電流源５２における電圧降下を０Ｖとす
る。すると、入力信号ＩＮ１１として０．５Ｖを印加す
ると、ｎＭＯＳトランジスタＴ２１，Ｔ２２がカットオ
フしてしまい、差動増幅回路５１は正常に動作しなくな
り、出力信号ＯＵＴ０として０．５Ｖを出力することは
できない。すなわち、入力信号ＩＮ１１，ＩＮ１２の電
圧範囲を電源電圧と同じ範囲にすることはできない。な
お、入力信号ＩＮ１１として４．５Ｖを印加すると、ｎ
ＭＯＳトランジスタＴ２１，Ｔ２２がオンし、差動増幅
回路５１は正常に動作して出力信号ＯＵＴ０として４．
５Ｖを出力することができる。
ランジスタＴ２１，Ｔ２２のしきい値電圧Ｖthを例えば
１Ｖとし、定電流源５２における電圧降下を０Ｖとす
る。すると、入力信号ＩＮ１１として０．５Ｖを印加す
ると、ｎＭＯＳトランジスタＴ２１，Ｔ２２がカットオ
フしてしまい、差動増幅回路５１は正常に動作しなくな
り、出力信号ＯＵＴ０として０．５Ｖを出力することは
できない。すなわち、入力信号ＩＮ１１，ＩＮ１２の電
圧範囲を電源電圧と同じ範囲にすることはできない。な
お、入力信号ＩＮ１１として４．５Ｖを印加すると、ｎ
ＭＯＳトランジスタＴ２１，Ｔ２２がオンし、差動増幅
回路５１は正常に動作して出力信号ＯＵＴ０として４．
５Ｖを出力することができる。
【００１１】また、ごく一部のオペアンプ回路において
は、差動増幅回路５１のｎＭＯＳトランジスタＴ２１，
Ｔ２２をデプレッション型のトランジスタとすることに
より、入力信号ＩＮ１１，ＩＮ１２の電圧範囲を電源電
圧と同じ範囲にするようにしていた。
は、差動増幅回路５１のｎＭＯＳトランジスタＴ２１，
Ｔ２２をデプレッション型のトランジスタとすることに
より、入力信号ＩＮ１１，ＩＮ１２の電圧範囲を電源電
圧と同じ範囲にするようにしていた。
【００１２】図８は、図６のオペアンプ回路５０の別の
ＭＯＳトランジスタ構成の例である。オペアンプ回路５
０は、差動増幅回路５５と、前記と同様の反転増幅器５
３とを備える。差動増幅回路５５は２つのｎＭＯＳトラ
ンジスタＴ２５，Ｔ２６と、２つのｐＭＯＳトランジス
タＴ２７，Ｔ２８と、定電流源５６とを備える。
ＭＯＳトランジスタ構成の例である。オペアンプ回路５
０は、差動増幅回路５５と、前記と同様の反転増幅器５
３とを備える。差動増幅回路５５は２つのｎＭＯＳトラ
ンジスタＴ２５，Ｔ２６と、２つのｐＭＯＳトランジス
タＴ２７，Ｔ２８と、定電流源５６とを備える。
【００１３】ｎＭＯＳトランジスタＴ２５，Ｔ２６のソ
ースはそれぞれ低電位電源ＶSS（＝０Ｖ）に接続され、
両ｎＭＯＳトランジスタＴ２５，Ｔ２６のゲートはｎＭ
ＯＳトランジスタＴ２６のドレインに接続されている。
ｎＭＯＳトランジスタＴ２５，Ｔ２６はカレントミラー
回路を構成している。
ースはそれぞれ低電位電源ＶSS（＝０Ｖ）に接続され、
両ｎＭＯＳトランジスタＴ２５，Ｔ２６のゲートはｎＭ
ＯＳトランジスタＴ２６のドレインに接続されている。
ｎＭＯＳトランジスタＴ２５，Ｔ２６はカレントミラー
回路を構成している。
【００１４】ｐＭＯＳトランジスタＴ２７，Ｔ２８のド
レインはｎＭＯＳトランジスタＴ２５，Ｔ２６のドレイ
ンにそれぞれ接続されている。ｐＭＯＳトランジスタＴ
２７，Ｔ２８のソースは互いに接続されるとともに、定
電流源５６を介して高電位電源ＶCC（＝５Ｖ）に接続さ
れている。ｐＭＯＳトランジスタＴ２７のゲートは非反
転入力端子であり、入力信号ＩＮ１１が入力されてい
る。ｐＭＯＳトランジスタＴ２８のゲートは反転入力端
子であり、入力信号ＩＮ１２として出力信号ＯＵＴ０が
印加されている。
レインはｎＭＯＳトランジスタＴ２５，Ｔ２６のドレイ
ンにそれぞれ接続されている。ｐＭＯＳトランジスタＴ
２７，Ｔ２８のソースは互いに接続されるとともに、定
電流源５６を介して高電位電源ＶCC（＝５Ｖ）に接続さ
れている。ｐＭＯＳトランジスタＴ２７のゲートは非反
転入力端子であり、入力信号ＩＮ１１が入力されてい
る。ｐＭＯＳトランジスタＴ２８のゲートは反転入力端
子であり、入力信号ＩＮ１２として出力信号ＯＵＴ０が
印加されている。
【００１５】差動増幅回路５５は、第１の入力信号ＩＮ
１１と第２の入力信号ＩＮ１２との電位差を反転した信
号をｐＭＯＳトランジスタＴ２７のドレインから出力す
る。すなわち、入力信号ＩＮ１１の電位が入力信号ＩＮ
１２の電位よりも高いと、ｐＭＯＳトランジスタＴ２７
のオン状態が浅くなり、ｐＭＯＳトランジスタＴ２８の
オン状態が深くなる。その結果、差動増幅回路５５の出
力信号の電位は低くなる。逆に、入力信号ＩＮ１１の電
位が入力信号ＩＮ１２の電位よりも高いと、ｐＭＯＳト
ランジスタＴ２７のオン状態が深くなり、ｐＭＯＳトラ
ンジスタＴ２８のオン状態が浅くなる。その結果、差動
増幅回路５５の出力信号の電位は高くなる。
１１と第２の入力信号ＩＮ１２との電位差を反転した信
号をｐＭＯＳトランジスタＴ２７のドレインから出力す
る。すなわち、入力信号ＩＮ１１の電位が入力信号ＩＮ
１２の電位よりも高いと、ｐＭＯＳトランジスタＴ２７
のオン状態が浅くなり、ｐＭＯＳトランジスタＴ２８の
オン状態が深くなる。その結果、差動増幅回路５５の出
力信号の電位は低くなる。逆に、入力信号ＩＮ１１の電
位が入力信号ＩＮ１２の電位よりも高いと、ｐＭＯＳト
ランジスタＴ２７のオン状態が深くなり、ｐＭＯＳトラ
ンジスタＴ２８のオン状態が浅くなる。その結果、差動
増幅回路５５の出力信号の電位は高くなる。
【００１６】反転増幅器５３は差動増幅回路５５の出力
信号をＡ倍に増幅した信号ＯＵＴ０を出力する。図６に
おいて、非反転入力端子（＋側入力端子）に４．５Ｖを
入力すると、出力信号ＯＵＴ０は４．５Ｖとなる。しか
しながら、図８において、ｐＭＯＳトランジスタＴ２
７，Ｔ２８のしきい値電圧Ｖthを例えば−１Ｖとし、定
電流源５６における電圧降下を０Ｖとする。すると、入
力信号ＩＮ１１として４．５Ｖを印加すると、ｐＭＯＳ
トランジスタＴ２７，Ｔ２８がカットオフしてしまい、
差動増幅回路５５は正常に動作しなくなり、出力信号Ｏ
ＵＴ０として４．５Ｖを出力することはできない。な
お、入力信号ＩＮ１１として０．５Ｖを印加すると、ｐ
ＭＯＳトランジスタＴ２７，Ｔ２８がオンし、差動増幅
回路５５は正常に動作して出力信号ＯＵＴ０として０．
５Ｖを出力することができる。
信号をＡ倍に増幅した信号ＯＵＴ０を出力する。図６に
おいて、非反転入力端子（＋側入力端子）に４．５Ｖを
入力すると、出力信号ＯＵＴ０は４．５Ｖとなる。しか
しながら、図８において、ｐＭＯＳトランジスタＴ２
７，Ｔ２８のしきい値電圧Ｖthを例えば−１Ｖとし、定
電流源５６における電圧降下を０Ｖとする。すると、入
力信号ＩＮ１１として４．５Ｖを印加すると、ｐＭＯＳ
トランジスタＴ２７，Ｔ２８がカットオフしてしまい、
差動増幅回路５５は正常に動作しなくなり、出力信号Ｏ
ＵＴ０として４．５Ｖを出力することはできない。な
お、入力信号ＩＮ１１として０．５Ｖを印加すると、ｐ
ＭＯＳトランジスタＴ２７，Ｔ２８がオンし、差動増幅
回路５５は正常に動作して出力信号ＯＵＴ０として０．
５Ｖを出力することができる。
【００１７】図９は図６のオペアンプ回路５０をバイポ
ーラトランジスタにて構成した場合である。オペアンプ
回路５０は、差動増幅回路６０と、前記と同様の反転増
幅器５３とを備える。差動増幅回路６０は２つのｎｐｎ
トランジスタＱ２１，Ｑ２２と、２つのｐｎｐトランジ
スタＱ２３，Ｑ２４と、定電流源６１とを備える。
ーラトランジスタにて構成した場合である。オペアンプ
回路５０は、差動増幅回路６０と、前記と同様の反転増
幅器５３とを備える。差動増幅回路６０は２つのｎｐｎ
トランジスタＱ２１，Ｑ２２と、２つのｐｎｐトランジ
スタＱ２３，Ｑ２４と、定電流源６１とを備える。
【００１８】ｎｐｎトランジスタＱ２３，Ｑ２４のエミ
ッタはそれぞれ高電位電源ＶCC（＝５Ｖ）に接続され、
両ｐｎｐトランジスタＱ２３，Ｑ２４のベースはｐｎｐ
トランジスタＱ２４のドレインに接続されている。ｐｎ
ｐトランジスタＱ２３，Ｑ２４はカレントミラー回路を
構成している。
ッタはそれぞれ高電位電源ＶCC（＝５Ｖ）に接続され、
両ｐｎｐトランジスタＱ２３，Ｑ２４のベースはｐｎｐ
トランジスタＱ２４のドレインに接続されている。ｐｎ
ｐトランジスタＱ２３，Ｑ２４はカレントミラー回路を
構成している。
【００１９】ｎｐｎトランジスタＱ２１，Ｑ２２のコレ
クタはｐｎｐトランジスタＱ２３，Ｑ２４のコレクタに
それぞれ接続されている。ｎｐｎトランジスタＱ２１，
Ｑ２２のエミッタは互いに接続されるとともに、定電流
源６１を介して低電位電源Ｖ SS（＝０Ｖ）に接続されて
いる。ｎｐｎトランジスタＱ２１のベースは非反転入力
端子であり、入力信号ＩＮ１１が入力されている。ｎｐ
ｎトランジスタＱ２２のベースは反転入力端子であり、
入力信号ＩＮ１２として出力信号ＯＵＴ０が印加されて
いる。
クタはｐｎｐトランジスタＱ２３，Ｑ２４のコレクタに
それぞれ接続されている。ｎｐｎトランジスタＱ２１，
Ｑ２２のエミッタは互いに接続されるとともに、定電流
源６１を介して低電位電源Ｖ SS（＝０Ｖ）に接続されて
いる。ｎｐｎトランジスタＱ２１のベースは非反転入力
端子であり、入力信号ＩＮ１１が入力されている。ｎｐ
ｎトランジスタＱ２２のベースは反転入力端子であり、
入力信号ＩＮ１２として出力信号ＯＵＴ０が印加されて
いる。
【００２０】差動増幅回路６０は、第１の入力信号ＩＮ
１１と第２の入力信号ＩＮ１２との電位差を反転した信
号をｎｐｎトランジスタＱ２１のコレクタから出力す
る。すなわち、入力信号ＩＮ１１の電位が入力信号ＩＮ
１２の電位よりも高いと、ｎｐｎトランジスタＱ２１の
オン状態が深くなり、ｎｐｎトランジスタＱ２２のオン
状態が浅くなる。その結果、差動増幅回路６０の出力信
号の電位は低くなる。逆に、入力信号ＩＮ１１の電位が
入力信号ＩＮ１２の電位よりも低いと、ｎｐｎトランジ
スタＱ２１のオン状態が浅くなり、ｎｐｎトランジスタ
Ｑ２２のオン状態が深くなる。その結果、差動増幅回路
６０の出力信号の電位は高くなる。
１１と第２の入力信号ＩＮ１２との電位差を反転した信
号をｎｐｎトランジスタＱ２１のコレクタから出力す
る。すなわち、入力信号ＩＮ１１の電位が入力信号ＩＮ
１２の電位よりも高いと、ｎｐｎトランジスタＱ２１の
オン状態が深くなり、ｎｐｎトランジスタＱ２２のオン
状態が浅くなる。その結果、差動増幅回路６０の出力信
号の電位は低くなる。逆に、入力信号ＩＮ１１の電位が
入力信号ＩＮ１２の電位よりも低いと、ｎｐｎトランジ
スタＱ２１のオン状態が浅くなり、ｎｐｎトランジスタ
Ｑ２２のオン状態が深くなる。その結果、差動増幅回路
６０の出力信号の電位は高くなる。
【００２１】反転増幅器５３は差動増幅回路６０の出力
信号をＡ倍に増幅した信号ＯＵＴ０を出力する。しかし
ながら、図９において、ｎｐｎトランジスタＱ２１，Ｑ
２２のベース・エミッタ間電圧ＶBEを例えば０．７Ｖと
し、定電流源６１における電圧降下を０Ｖとする。する
と、入力信号ＩＮ１１として０．５Ｖを印加すると、ｎ
ｐｎトランジスタＱ２１，Ｑ２２がカットオフしてしま
い、差動増幅回路６０は正常に動作しなくなり、出力信
号ＯＵＴ０として０．５Ｖを出力することはできない。
なお、入力信号ＩＮ１１として４．５Ｖを印加すると、
ｎｐｎトランジスタＱ２１，Ｑ２２がオンし、差動増幅
回路６０は正常に動作して出力信号ＯＵＴ０として４．
５Ｖを出力することができる。
信号をＡ倍に増幅した信号ＯＵＴ０を出力する。しかし
ながら、図９において、ｎｐｎトランジスタＱ２１，Ｑ
２２のベース・エミッタ間電圧ＶBEを例えば０．７Ｖと
し、定電流源６１における電圧降下を０Ｖとする。する
と、入力信号ＩＮ１１として０．５Ｖを印加すると、ｎ
ｐｎトランジスタＱ２１，Ｑ２２がカットオフしてしま
い、差動増幅回路６０は正常に動作しなくなり、出力信
号ＯＵＴ０として０．５Ｖを出力することはできない。
なお、入力信号ＩＮ１１として４．５Ｖを印加すると、
ｎｐｎトランジスタＱ２１，Ｑ２２がオンし、差動増幅
回路６０は正常に動作して出力信号ＯＵＴ０として４．
５Ｖを出力することができる。
【００２２】
【発明が解決しようとする課題】上記のように、従来の
オペアンプ回路５０では入力信号ＩＮ１１，ＩＮ１２の
電圧範囲を高電位電源の電圧から低電位電源の電圧まで
とすることができず、低電圧電源化を図ることができな
い。
オペアンプ回路５０では入力信号ＩＮ１１，ＩＮ１２の
電圧範囲を高電位電源の電圧から低電位電源の電圧まで
とすることができず、低電圧電源化を図ることができな
い。
【００２３】また、デプレッション型ＦＥＴは製造プロ
セスが複雑になるため、ＩＣ化しにくく、ＩＣ化する場
合には、コスト高となっていた。本発明は上記問題点を
解決するためになされたものであって、その目的は、入
力信号の電圧範囲を高電圧電源の電圧から低電圧電源の
電圧まで広くすることができるオペアンプ回路を提供す
ることにある。
セスが複雑になるため、ＩＣ化しにくく、ＩＣ化する場
合には、コスト高となっていた。本発明は上記問題点を
解決するためになされたものであって、その目的は、入
力信号の電圧範囲を高電圧電源の電圧から低電圧電源の
電圧まで広くすることができるオペアンプ回路を提供す
ることにある。
【００２４】また、本発明の別の目的は、入力信号及び
出力信号の電圧範囲を高電圧電源の電圧から低電圧電源
の電圧まで広くすることができるオペアンプ回路を提供
することにある。
出力信号の電圧範囲を高電圧電源の電圧から低電圧電源
の電圧まで広くすることができるオペアンプ回路を提供
することにある。
【００２５】
【課題を解決するための手段】図１は本発明の原理説明
図である。オペアンプ回路は、第１の差動増幅回路１
と、第２の差動増幅回路２と、出力回路３とを備える。
図である。オペアンプ回路は、第１の差動増幅回路１
と、第２の差動増幅回路２と、出力回路３とを備える。
【００２６】第１の差動増幅回路１は、高電位電源ＶCC
及び低電位電源ＶSSが動作電源として供給され、低電位
電源ＶSSの電圧よりも高い電圧の第１及び第２の入力信
号ＩＮ１，ＩＮ２に基づいて動作する第１の型のトラン
ジスタＴｒ１，Ｔｒ２よりなる第１の差動対を備える。
第１の差動増幅回路１は、第１及び第２の入力信号ＩＮ
１，ＩＮ２の電位差に基づく第１の信号を出力する。
及び低電位電源ＶSSが動作電源として供給され、低電位
電源ＶSSの電圧よりも高い電圧の第１及び第２の入力信
号ＩＮ１，ＩＮ２に基づいて動作する第１の型のトラン
ジスタＴｒ１，Ｔｒ２よりなる第１の差動対を備える。
第１の差動増幅回路１は、第１及び第２の入力信号ＩＮ
１，ＩＮ２の電位差に基づく第１の信号を出力する。
【００２７】第２の差動増幅回路２は、高電位電源ＶCC
及び低電位電源ＶSSが動作電源として供給され、高電位
電源ＶCCの電圧よりも低い電圧の第１及び第２の入力信
号ＩＮ１，ＩＮ２に基づいて動作する第２の型のトラン
ジスタＴｒ３，Ｔｒ４よりなる第２の差動対を備える。
第２の差動増幅回路２は、第１及び第２の入力信号ＩＮ
１，ＩＮ２の電位差に基づく第２の信号を出力する。
及び低電位電源ＶSSが動作電源として供給され、高電位
電源ＶCCの電圧よりも低い電圧の第１及び第２の入力信
号ＩＮ１，ＩＮ２に基づいて動作する第２の型のトラン
ジスタＴｒ３，Ｔｒ４よりなる第２の差動対を備える。
第２の差動増幅回路２は、第１及び第２の入力信号ＩＮ
１，ＩＮ２の電位差に基づく第２の信号を出力する。
【００２８】出力回路３は、第１の信号及び第２の信号
を合成した信号に基づいて動作し、増幅信号ＯＵＴを出
力する。 （作用）従って、本発明では、入力信号ＩＮ１の電圧が
低電位電源ＶSSの電圧であると、第１の型のトランジス
タＴｒ１，Ｔｒ２よりなる第１の差動増幅回路１は正常
に動作しなくなるが、このとき、第２の型のトランジス
タＴｒ３，Ｔｒ４よりなる第２の差動増幅回路２は正常
に動作し、所定の電圧の信号が出力される。従って、こ
の信号に基づいて出力回路３が動作し、増幅信号ＯＵＴ
を出力する。また、入力信号ＩＮ１の電圧が高電位電源
ＶCCの電圧であると、第２の型のトランジスタＴｒ３，
Ｔｒ４よりなる第２の差動増幅回路２は正常に動作しな
くなるが、このとき、第１の型のトランジスタＴｒ１，
Ｔｒ２よりなる第１の差動増幅回路１は正常に動作し、
所定の電圧の信号が出力される。従って、この信号に基
づいて出力回路３が動作し、増幅信号ＯＵＴを出力す
る。よって、入力信号ＩＮ１の電圧範囲が高電圧電源Ｖ
CCの電圧から低電圧電源ＶSSの電圧までとなり、広くな
る。
を合成した信号に基づいて動作し、増幅信号ＯＵＴを出
力する。 （作用）従って、本発明では、入力信号ＩＮ１の電圧が
低電位電源ＶSSの電圧であると、第１の型のトランジス
タＴｒ１，Ｔｒ２よりなる第１の差動増幅回路１は正常
に動作しなくなるが、このとき、第２の型のトランジス
タＴｒ３，Ｔｒ４よりなる第２の差動増幅回路２は正常
に動作し、所定の電圧の信号が出力される。従って、こ
の信号に基づいて出力回路３が動作し、増幅信号ＯＵＴ
を出力する。また、入力信号ＩＮ１の電圧が高電位電源
ＶCCの電圧であると、第２の型のトランジスタＴｒ３，
Ｔｒ４よりなる第２の差動増幅回路２は正常に動作しな
くなるが、このとき、第１の型のトランジスタＴｒ１，
Ｔｒ２よりなる第１の差動増幅回路１は正常に動作し、
所定の電圧の信号が出力される。従って、この信号に基
づいて出力回路３が動作し、増幅信号ＯＵＴを出力す
る。よって、入力信号ＩＮ１の電圧範囲が高電圧電源Ｖ
CCの電圧から低電圧電源ＶSSの電圧までとなり、広くな
る。
【００２９】
［第１の実施の形態］以下、本発明の第１の実施の形態
を図２に従って説明する。
を図２に従って説明する。
【００３０】図２は、オペアンプ回路１０の出力端子を
反転入力端子（−側入力端子）に接続して出力信号ＯＵ
Ｔを入力信号ＩＮ２として印加したボルテージホロワ回
路を示す。オペアンプ回路１０はＭＯＳトランジスタ構
成であり、第１及び第２の差動増幅回路１１，１２と、
出力回路としての反転増幅器１５と、レベルシフト用電
源回路としての電源１６とを備える。なお、本形態にお
けるＭＯＳトランジスタはエンハンスメント型である。
反転入力端子（−側入力端子）に接続して出力信号ＯＵ
Ｔを入力信号ＩＮ２として印加したボルテージホロワ回
路を示す。オペアンプ回路１０はＭＯＳトランジスタ構
成であり、第１及び第２の差動増幅回路１１，１２と、
出力回路としての反転増幅器１５と、レベルシフト用電
源回路としての電源１６とを備える。なお、本形態にお
けるＭＯＳトランジスタはエンハンスメント型である。
【００３１】第１の差動増幅回路１１は２つのｎＭＯＳ
トランジスタＴ１，Ｔ２と、２つのｐＭＯＳトランジス
タＴ３，Ｔ４と、定電流源１３とを備える。ｐＭＯＳト
ランジスタＴ３，Ｔ４のソースはそれぞれ高電位電源Ｖ
CC（＝５Ｖ）に接続され、両ｐＭＯＳトランジスタＴ
３，Ｔ４のゲートはｐＭＯＳトランジスタＴ４のドレイ
ンに接続されている。ｐＭＯＳトランジスタＴ３，Ｔ４
はカレントミラー回路を構成している。
トランジスタＴ１，Ｔ２と、２つのｐＭＯＳトランジス
タＴ３，Ｔ４と、定電流源１３とを備える。ｐＭＯＳト
ランジスタＴ３，Ｔ４のソースはそれぞれ高電位電源Ｖ
CC（＝５Ｖ）に接続され、両ｐＭＯＳトランジスタＴ
３，Ｔ４のゲートはｐＭＯＳトランジスタＴ４のドレイ
ンに接続されている。ｐＭＯＳトランジスタＴ３，Ｔ４
はカレントミラー回路を構成している。
【００３２】ｎＭＯＳトランジスタＴ１，Ｔ２のドレイ
ンはｐＭＯＳトランジスタＴ３，Ｔ４のドレインにそれ
ぞれ接続されている。ｎＭＯＳトランジスタＴ１，Ｔ２
のソースは互いに接続されるとともに、定電流源１３を
介して低電位電源ＶSS（＝０Ｖ）に接続されている。ｎ
ＭＯＳトランジスタＴ１のゲートは非反転入力端子であ
り、入力信号ＩＮ１が入力されている。ｎＭＯＳトラン
ジスタＴ２のゲートは反転入力端子であり、入力信号Ｉ
Ｎ２として出力信号ＯＵＴが印加されている。
ンはｐＭＯＳトランジスタＴ３，Ｔ４のドレインにそれ
ぞれ接続されている。ｎＭＯＳトランジスタＴ１，Ｔ２
のソースは互いに接続されるとともに、定電流源１３を
介して低電位電源ＶSS（＝０Ｖ）に接続されている。ｎ
ＭＯＳトランジスタＴ１のゲートは非反転入力端子であ
り、入力信号ＩＮ１が入力されている。ｎＭＯＳトラン
ジスタＴ２のゲートは反転入力端子であり、入力信号Ｉ
Ｎ２として出力信号ＯＵＴが印加されている。
【００３３】第１の差動増幅回路１１は、第１の入力信
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ１をｎＭＯＳトランジスタＴ１のドレインから出
力する。すなわち、入力信号ＩＮ１の電位が入力信号Ｉ
Ｎ２の電位よりも高いと、ｎＭＯＳトランジスタＴ１の
オン状態が深くなり、ｎＭＯＳトランジスタＴ２のオン
状態が浅くなる。その結果、差動増幅回路１１の出力信
号Ｓ１の電位は低くなる。逆に、入力信号ＩＮ１の電位
が入力信号ＩＮ２の電位よりも低いと、ｎＭＯＳトラン
ジスタＴ１のオン状態が浅くなり、ｎＭＯＳトランジス
タＴ２のオン状態が深くなる。その結果、差動増幅回路
１１の出力信号Ｓ１の電位は高くなる。
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ１をｎＭＯＳトランジスタＴ１のドレインから出
力する。すなわち、入力信号ＩＮ１の電位が入力信号Ｉ
Ｎ２の電位よりも高いと、ｎＭＯＳトランジスタＴ１の
オン状態が深くなり、ｎＭＯＳトランジスタＴ２のオン
状態が浅くなる。その結果、差動増幅回路１１の出力信
号Ｓ１の電位は低くなる。逆に、入力信号ＩＮ１の電位
が入力信号ＩＮ２の電位よりも低いと、ｎＭＯＳトラン
ジスタＴ１のオン状態が浅くなり、ｎＭＯＳトランジス
タＴ２のオン状態が深くなる。その結果、差動増幅回路
１１の出力信号Ｓ１の電位は高くなる。
【００３４】第２の差動増幅回路１２は２つのｐＭＯＳ
トランジスタＴ５，Ｔ６と、２つのｎＭＯＳトランジス
タＴ７，Ｔ８と、定電流源１４とを備える。ｎＭＯＳト
ランジスタＴ７，Ｔ８のソースはそれぞれ低電位電源Ｖ
SS（＝０Ｖ）に接続され、両ｎＭＯＳトランジスタＴ
７，Ｔ８のゲートはｎＭＯＳトランジスタＴ８のドレイ
ンに接続されている。ｎＭＯＳトランジスタＴ７，Ｔ８
はカレントミラー回路を構成している。
トランジスタＴ５，Ｔ６と、２つのｎＭＯＳトランジス
タＴ７，Ｔ８と、定電流源１４とを備える。ｎＭＯＳト
ランジスタＴ７，Ｔ８のソースはそれぞれ低電位電源Ｖ
SS（＝０Ｖ）に接続され、両ｎＭＯＳトランジスタＴ
７，Ｔ８のゲートはｎＭＯＳトランジスタＴ８のドレイ
ンに接続されている。ｎＭＯＳトランジスタＴ７，Ｔ８
はカレントミラー回路を構成している。
【００３５】ｐＭＯＳトランジスタＴ５，Ｔ６のドレイ
ンはｎＭＯＳトランジスタＴ７，Ｔ８のドレインにそれ
ぞれ接続されている。ｐＭＯＳトランジスタＴ５，Ｔ６
のソースは互いに接続されるとともに、定電流源１４を
介して高電位電源ＶCC（＝５Ｖ）に接続されている。ｐ
ＭＯＳトランジスタＴ５のゲートは非反転入力端子であ
り、入力信号ＩＮ１が入力されている。ｐＭＯＳトラン
ジスタＴ６のゲートは反転入力端子であり、入力信号Ｉ
Ｎ２として出力信号ＯＵＴが印加されている。
ンはｎＭＯＳトランジスタＴ７，Ｔ８のドレインにそれ
ぞれ接続されている。ｐＭＯＳトランジスタＴ５，Ｔ６
のソースは互いに接続されるとともに、定電流源１４を
介して高電位電源ＶCC（＝５Ｖ）に接続されている。ｐ
ＭＯＳトランジスタＴ５のゲートは非反転入力端子であ
り、入力信号ＩＮ１が入力されている。ｐＭＯＳトラン
ジスタＴ６のゲートは反転入力端子であり、入力信号Ｉ
Ｎ２として出力信号ＯＵＴが印加されている。
【００３６】第２の差動増幅回路１２は、第１の入力信
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ２をｐＭＯＳトランジスタＴ５のドレインから出
力する。すなわち、入力信号ＩＮ１の電位が入力信号Ｉ
Ｎ２の電位よりも高いと、ｐＭＯＳトランジスタＴ５の
オン状態が浅くなり、ｐＭＯＳトランジスタＴ６のオン
状態が深くなる。その結果、差動増幅回路１２の出力信
号Ｓ２の電位は低くなる。逆に、入力信号ＩＮ１の電位
が入力信号ＩＮ２の電位よりも高いと、ｐＭＯＳトラン
ジスタＴ５のオン状態が深くなり、ｐＭＯＳトランジス
タＴ６のオン状態が浅くなる。その結果、差動増幅回路
１２の出力信号Ｓ２の電位は高くなる。
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ２をｐＭＯＳトランジスタＴ５のドレインから出
力する。すなわち、入力信号ＩＮ１の電位が入力信号Ｉ
Ｎ２の電位よりも高いと、ｐＭＯＳトランジスタＴ５の
オン状態が浅くなり、ｐＭＯＳトランジスタＴ６のオン
状態が深くなる。その結果、差動増幅回路１２の出力信
号Ｓ２の電位は低くなる。逆に、入力信号ＩＮ１の電位
が入力信号ＩＮ２の電位よりも高いと、ｐＭＯＳトラン
ジスタＴ５のオン状態が深くなり、ｐＭＯＳトランジス
タＴ６のオン状態が浅くなる。その結果、差動増幅回路
１２の出力信号Ｓ２の電位は高くなる。
【００３７】電源１６は第１の差動増幅回路１１のｎＭ
ＯＳトランジスタＴ１のドレインと第２の差動増幅回路
１２のｐＭＯＳトランジスタＴ６のドレインとの間に接
続されている。電源１６の電圧はＶ1 であり、ｎＭＯＳ
トランジスタＴ１側の電位が高く、ｐＭＯＳトランジス
タＴ６側の電位が低くなるように接続されており、出力
信号Ｓ１とＳ２との間に電位差Ｖ1 を持たせるようにし
ている。
ＯＳトランジスタＴ１のドレインと第２の差動増幅回路
１２のｐＭＯＳトランジスタＴ６のドレインとの間に接
続されている。電源１６の電圧はＶ1 であり、ｎＭＯＳ
トランジスタＴ１側の電位が高く、ｐＭＯＳトランジス
タＴ６側の電位が低くなるように接続されており、出力
信号Ｓ１とＳ２との間に電位差Ｖ1 を持たせるようにし
ている。
【００３８】反転増幅器１５は高電位電源ＶCC（＝５
Ｖ）及び低電位電源ＶSS（＝０Ｖ）間に直列に接続され
たｐＭＯＳトランジスタＴ９及びｎＭＯＳトランジスタ
Ｔ１０からなる。ｐＭＯＳトランジスタＴ９のゲートに
は第１の差動増幅回路１１の出力信号Ｓ１、すなわち、
電源１６を介した第２の差動増幅回路１２の出力信号Ｓ
２が入力されている。ｎＭＯＳトランジスタＴ１０のゲ
ートには第２の差動増幅回路１２の出力信号Ｓ２、すな
わち、電源１６を介した第１の差動増幅回路１１の出力
信号Ｓ１が入力されている。反転増幅器１５は第１又は
第２の差動増幅回路１１，１２の出力信号Ｓ１，Ｓ２を
Ａ倍に増幅した信号ＯＵＴを出力する。
Ｖ）及び低電位電源ＶSS（＝０Ｖ）間に直列に接続され
たｐＭＯＳトランジスタＴ９及びｎＭＯＳトランジスタ
Ｔ１０からなる。ｐＭＯＳトランジスタＴ９のゲートに
は第１の差動増幅回路１１の出力信号Ｓ１、すなわち、
電源１６を介した第２の差動増幅回路１２の出力信号Ｓ
２が入力されている。ｎＭＯＳトランジスタＴ１０のゲ
ートには第２の差動増幅回路１２の出力信号Ｓ２、すな
わち、電源１６を介した第１の差動増幅回路１１の出力
信号Ｓ１が入力されている。反転増幅器１５は第１又は
第２の差動増幅回路１１，１２の出力信号Ｓ１，Ｓ２を
Ａ倍に増幅した信号ＯＵＴを出力する。
【００３９】次に、上記のように構成されたオペアンプ
回路１０の作用について説明する。今、ｎＭＯＳトラン
ジスタＴ１，Ｔ２のしきい値電圧Ｖthを例えば１Ｖと
し、ｐＭＯＳトランジスタＴ５，Ｔ６のしきい値電圧Ｖ
thを例えば−１Ｖとする。定電流源１３，１４における
電圧降下を０Ｖとする。
回路１０の作用について説明する。今、ｎＭＯＳトラン
ジスタＴ１，Ｔ２のしきい値電圧Ｖthを例えば１Ｖと
し、ｐＭＯＳトランジスタＴ５，Ｔ６のしきい値電圧Ｖ
thを例えば−１Ｖとする。定電流源１３，１４における
電圧降下を０Ｖとする。
【００４０】すると、入力信号ＩＮ１として０．５Ｖを
印加すると、ｎＭＯＳトランジスタＴ１，Ｔ２のしきい
値電圧Ｖth以下であるため、ｎＭＯＳトランジスタＴ
１，Ｔ２がカットオフしてしまう。
印加すると、ｎＭＯＳトランジスタＴ１，Ｔ２のしきい
値電圧Ｖth以下であるため、ｎＭＯＳトランジスタＴ
１，Ｔ２がカットオフしてしまう。
【００４１】このとき、第２の差動増幅回路１２のｐＭ
ＯＳトランジスタＴ５，Ｔ６がオンし、第２の差動増幅
回路１２は正常に動作して入力信号ＩＮ１に基づく所定
の電位の出力信号Ｓ２が出力される。
ＯＳトランジスタＴ５，Ｔ６がオンし、第２の差動増幅
回路１２は正常に動作して入力信号ＩＮ１に基づく所定
の電位の出力信号Ｓ２が出力される。
【００４２】従って、出力信号Ｓ１の電位は出力信号Ｓ
２の電位に電源１６の電圧Ｖ1 を加えた値となる。出力
信号Ｓ１，Ｓ２の電位に基づいてｐＭＯＳトランジスタ
Ｔ９及びｎＭＯＳトランジスタＴ１０のオン状態の程度
が制御され、反転増幅器１５から増幅信号ＯＵＴとして
入力信号ＩＮ１の電圧と同一の電圧０．５Ｖが出力され
る。
２の電位に電源１６の電圧Ｖ1 を加えた値となる。出力
信号Ｓ１，Ｓ２の電位に基づいてｐＭＯＳトランジスタ
Ｔ９及びｎＭＯＳトランジスタＴ１０のオン状態の程度
が制御され、反転増幅器１５から増幅信号ＯＵＴとして
入力信号ＩＮ１の電圧と同一の電圧０．５Ｖが出力され
る。
【００４３】また、入力信号ＩＮ１として１Ｖ〜４Ｖの
電圧を印加すると、ｎＭＯＳトランジスタＴ１，Ｔ２が
オンし、第１の差動増幅回路１１は正常に動作して入力
信号ＩＮ１に基づく所定の電位の出力信号Ｓ１が出力さ
れる。また、ｐＭＯＳトランジスタＴ５，Ｔ６がオン
し、第２の差動増幅回路１２は正常に動作して入力信号
ＩＮ１に基づく所定の電位の出力信号Ｓ２が出力され
る。このとき、出力信号Ｓ１と出力信号Ｓ２との電位差
は電源１６の電圧Ｖ1 となる。出力信号Ｓ１，Ｓ２の電
位に基づいてｐＭＯＳトランジスタＴ９及びｎＭＯＳト
ランジスタＴ１０のオン状態の程度が制御され、反転増
幅器１５から増幅信号ＯＵＴとして入力信号ＩＮ１の電
圧と同一の電圧が出力される。
電圧を印加すると、ｎＭＯＳトランジスタＴ１，Ｔ２が
オンし、第１の差動増幅回路１１は正常に動作して入力
信号ＩＮ１に基づく所定の電位の出力信号Ｓ１が出力さ
れる。また、ｐＭＯＳトランジスタＴ５，Ｔ６がオン
し、第２の差動増幅回路１２は正常に動作して入力信号
ＩＮ１に基づく所定の電位の出力信号Ｓ２が出力され
る。このとき、出力信号Ｓ１と出力信号Ｓ２との電位差
は電源１６の電圧Ｖ1 となる。出力信号Ｓ１，Ｓ２の電
位に基づいてｐＭＯＳトランジスタＴ９及びｎＭＯＳト
ランジスタＴ１０のオン状態の程度が制御され、反転増
幅器１５から増幅信号ＯＵＴとして入力信号ＩＮ１の電
圧と同一の電圧が出力される。
【００４４】さらに、入力信号ＩＮ１として４．５Ｖを
印加すると、ｐＭＯＳトランジスタＴ５，Ｔ６のしきい
値電圧Ｖth以上であるため、ｐＭＯＳトランジスタＴ
５，Ｔ６がカットオフしてしまう。
印加すると、ｐＭＯＳトランジスタＴ５，Ｔ６のしきい
値電圧Ｖth以上であるため、ｐＭＯＳトランジスタＴ
５，Ｔ６がカットオフしてしまう。
【００４５】このとき、第１の差動増幅回路１１のｎＭ
ＯＳトランジスタＴ１，Ｔ２がオンし、第１の差動増幅
回路１１は正常に動作して入力信号ＩＮ１に基づく所定
の電位の出力信号Ｓ１が出力される。
ＯＳトランジスタＴ１，Ｔ２がオンし、第１の差動増幅
回路１１は正常に動作して入力信号ＩＮ１に基づく所定
の電位の出力信号Ｓ１が出力される。
【００４６】従って、出力信号Ｓ２の電位は出力信号Ｓ
１の電位から電源１６の電圧Ｖ1 を引いた値となる。出
力信号Ｓ１，Ｓ２の電位に基づいてｐＭＯＳトランジス
タＴ９及びｎＭＯＳトランジスタＴ１０のオン状態の程
度が制御され、反転増幅器１５から増幅信号ＯＵＴとし
て入力信号ＩＮ１の電圧と同一の電圧４．５Ｖが出力さ
れる。
１の電位から電源１６の電圧Ｖ1 を引いた値となる。出
力信号Ｓ１，Ｓ２の電位に基づいてｐＭＯＳトランジス
タＴ９及びｎＭＯＳトランジスタＴ１０のオン状態の程
度が制御され、反転増幅器１５から増幅信号ＯＵＴとし
て入力信号ＩＮ１の電圧と同一の電圧４．５Ｖが出力さ
れる。
【００４７】本形態は上記のように構成されているの
で、以下の効果がある。 （１）本形態では、ｎＭＯＳトランジスタＴ１，Ｔ２を
備える第１の差動増幅回路１１と、ｐＭＯＳトランジス
タＴ５，Ｔ６を備える第２の差動増幅回路１２とを設
け、いずれか一方の差動増幅回路の出力信号に基づいて
反転増幅器１５から信号ＯＵＴを出力するようにしてい
る。そのため、入力信号ＩＮ１の電圧がｎＭＯＳトラン
ジスタＴ１，Ｔ２のしきい値電圧Ｖth以下であって第１
の差動増幅回路１１が正常に動作しなくなってもこの場
合には第２の差動増幅回路１２が正常に動作する。ま
た、入力信号ＩＮ１の電圧がｐＭＯＳトランジスタＴ
５，Ｔ６のしきい値電圧Ｖth以上であって第２の差動増
幅回路１２が正常に動作しなくなってもこの場合には第
１の差動増幅回路１１が正常に動作する。よって、入力
信号ＩＮ１の電圧範囲を高電圧電源ＶCCの電圧から低電
圧電源ＶSSの電圧まで広くすることができる。さらに、
ＭＯＳトランジスタはプロセスばらつきによってしきい
値電圧Ｖthのばらつきが発生するが、第１及び第２の差
動増幅回路１１，１２を設けているので、ＭＯＳトラン
ジスタのしきい値電圧Ｖthのばらつきの影響をなくすこ
とができる。
で、以下の効果がある。 （１）本形態では、ｎＭＯＳトランジスタＴ１，Ｔ２を
備える第１の差動増幅回路１１と、ｐＭＯＳトランジス
タＴ５，Ｔ６を備える第２の差動増幅回路１２とを設
け、いずれか一方の差動増幅回路の出力信号に基づいて
反転増幅器１５から信号ＯＵＴを出力するようにしてい
る。そのため、入力信号ＩＮ１の電圧がｎＭＯＳトラン
ジスタＴ１，Ｔ２のしきい値電圧Ｖth以下であって第１
の差動増幅回路１１が正常に動作しなくなってもこの場
合には第２の差動増幅回路１２が正常に動作する。ま
た、入力信号ＩＮ１の電圧がｐＭＯＳトランジスタＴ
５，Ｔ６のしきい値電圧Ｖth以上であって第２の差動増
幅回路１２が正常に動作しなくなってもこの場合には第
１の差動増幅回路１１が正常に動作する。よって、入力
信号ＩＮ１の電圧範囲を高電圧電源ＶCCの電圧から低電
圧電源ＶSSの電圧まで広くすることができる。さらに、
ＭＯＳトランジスタはプロセスばらつきによってしきい
値電圧Ｖthのばらつきが発生するが、第１及び第２の差
動増幅回路１１，１２を設けているので、ＭＯＳトラン
ジスタのしきい値電圧Ｖthのばらつきの影響をなくすこ
とができる。
【００４８】（２）本形態では反転増幅器１５を、高電
位電源ＶCCに接続されたｐＭＯＳトランジスタＴ９と低
電位電源ＶSSに接続されたｎＭＯＳトランジスタＴ１０
とにより構成しているので、出力信号ＯＵＴの電圧範囲
を高電圧電源ＶCCの電圧から低電圧電源ＶSSの電圧まで
広くすることができる。
位電源ＶCCに接続されたｐＭＯＳトランジスタＴ９と低
電位電源ＶSSに接続されたｎＭＯＳトランジスタＴ１０
とにより構成しているので、出力信号ＯＵＴの電圧範囲
を高電圧電源ＶCCの電圧から低電圧電源ＶSSの電圧まで
広くすることができる。
【００４９】（３）本形態では、第１の差動増幅回路１
１の出力信号Ｓ１と第２の差動増幅回路１２の出力信号
Ｓ２との間にレベルシフト用電源回路としての電源１６
を接続することにより出力信号Ｓ１，Ｓ２に所定の電位
差を持たせるようにしたので、反転増幅器１５のｐＭＯ
ＳトランジスタＴ９及びｎＭＯＳトランジスタＴ１０の
出力のリニアリティを向上することができる。
１の出力信号Ｓ１と第２の差動増幅回路１２の出力信号
Ｓ２との間にレベルシフト用電源回路としての電源１６
を接続することにより出力信号Ｓ１，Ｓ２に所定の電位
差を持たせるようにしたので、反転増幅器１５のｐＭＯ
ＳトランジスタＴ９及びｎＭＯＳトランジスタＴ１０の
出力のリニアリティを向上することができる。
【００５０】［第２の実施の形態］次に、本発明の第２
の実施の形態を図３に従って説明する。なお、重複説明
を避けるため、図２において説明したものと同じ要素に
ついては、同じ参照番号が付されている。また、前述し
たオペアンプ回路１０との相違点を中心に説明する。
の実施の形態を図３に従って説明する。なお、重複説明
を避けるため、図２において説明したものと同じ要素に
ついては、同じ参照番号が付されている。また、前述し
たオペアンプ回路１０との相違点を中心に説明する。
【００５１】図３は、オペアンプ回路２０の出力端子を
反転入力端子（−側入力端子）に接続して出力信号ＯＵ
Ｔを入力信号ＩＮ２として印加したボルテージホロワ回
路を示す。オペアンプ回路２０はＭＯＳトランジスタ構
成であり、第１及び第２の差動増幅回路２１，２２と、
反転増幅器１５と、レベルシフト用電源回路２５とを備
える。なお、本形態におけるＭＯＳトランジスタはエン
ハンスメント型である。
反転入力端子（−側入力端子）に接続して出力信号ＯＵ
Ｔを入力信号ＩＮ２として印加したボルテージホロワ回
路を示す。オペアンプ回路２０はＭＯＳトランジスタ構
成であり、第１及び第２の差動増幅回路２１，２２と、
反転増幅器１５と、レベルシフト用電源回路２５とを備
える。なお、本形態におけるＭＯＳトランジスタはエン
ハンスメント型である。
【００５２】第１の差動増幅回路２１は、前記ｐＭＯＳ
トランジスタＴ３，Ｔ４に代えて抵抗Ｒ１，Ｒ２を用い
ている点においてのみ、前記第１の差動増幅回路１１の
構成と異なる。第１の差動増幅回路２１は入力信号ＩＮ
１，ＩＮ２に基づく信号Ｓ３をｎＭＯＳトランジスタＴ
１のドレインから出力する。
トランジスタＴ３，Ｔ４に代えて抵抗Ｒ１，Ｒ２を用い
ている点においてのみ、前記第１の差動増幅回路１１の
構成と異なる。第１の差動増幅回路２１は入力信号ＩＮ
１，ＩＮ２に基づく信号Ｓ３をｎＭＯＳトランジスタＴ
１のドレインから出力する。
【００５３】第２の差動増幅回路２２は、前記ｎＭＯＳ
トランジスタＴ７，Ｔ８に代えて抵抗Ｒ３，Ｒ４を用い
ている点においてのみ、前記第２の差動増幅回路１２の
構成と異なる。第２の差動増幅回路２２は入力信号ＩＮ
１，ＩＮ２に基づく信号Ｓ４をｐＭＯＳトランジスタＴ
５のドレインから出力する。
トランジスタＴ７，Ｔ８に代えて抵抗Ｒ３，Ｒ４を用い
ている点においてのみ、前記第２の差動増幅回路１２の
構成と異なる。第２の差動増幅回路２２は入力信号ＩＮ
１，ＩＮ２に基づく信号Ｓ４をｐＭＯＳトランジスタＴ
５のドレインから出力する。
【００５４】レベルシフト用電源回路２５は、抵抗Ｒ
１，Ｒ３と、両抵抗Ｒ１，Ｒ３間に直列に接続された複
数（本形態では３つ）のダイオード２６〜２８からな
り、レベルシフト用電源回路２５は第１の差動増幅回路
２１のｎＭＯＳトランジスタＴ１のドレインと第２の差
動増幅回路２２のｐＭＯＳトランジスタＴ６のドレイン
との間に接続されている。ダイオード２６〜２８はアノ
ードがｎＭＯＳトランジスタＴ１側となり、カソードが
ｐＭＯＳトランジスタＴ６側となるように接続されてお
り、出力信号Ｓ１とＳ２との間に３つのダイオードのオ
ン電圧の合計分の電位差を持たせるようにしている。
１，Ｒ３と、両抵抗Ｒ１，Ｒ３間に直列に接続された複
数（本形態では３つ）のダイオード２６〜２８からな
り、レベルシフト用電源回路２５は第１の差動増幅回路
２１のｎＭＯＳトランジスタＴ１のドレインと第２の差
動増幅回路２２のｐＭＯＳトランジスタＴ６のドレイン
との間に接続されている。ダイオード２６〜２８はアノ
ードがｎＭＯＳトランジスタＴ１側となり、カソードが
ｐＭＯＳトランジスタＴ６側となるように接続されてお
り、出力信号Ｓ１とＳ２との間に３つのダイオードのオ
ン電圧の合計分の電位差を持たせるようにしている。
【００５５】従って、本形態のオペアンプ回路２０も前
記オペアンプ回路１０と同様に作用するとともに、同様
の効果がある。また、本形態では、レベルシフト用電源
回路２５を抵抗Ｒ１，Ｒ３と、両抵抗Ｒ１，Ｒ３間に直
列に接続されたダイオード２６〜２８から構成してい
る。そのため、電源を用いることなく、ダイオード２６
〜２８によって出力信号Ｓ１，Ｓ２の電位差を容易に発
生させることができる。
記オペアンプ回路１０と同様に作用するとともに、同様
の効果がある。また、本形態では、レベルシフト用電源
回路２５を抵抗Ｒ１，Ｒ３と、両抵抗Ｒ１，Ｒ３間に直
列に接続されたダイオード２６〜２８から構成してい
る。そのため、電源を用いることなく、ダイオード２６
〜２８によって出力信号Ｓ１，Ｓ２の電位差を容易に発
生させることができる。
【００５６】［第３の実施の形態］次に、第３の実施の
形態を図４に従って説明する。なお、重複説明を避ける
ため、図２において説明したものと同じ要素について
は、同じ参照番号が付されている。また、前述したオペ
アンプ回路１０との相違点を中心に説明する。
形態を図４に従って説明する。なお、重複説明を避ける
ため、図２において説明したものと同じ要素について
は、同じ参照番号が付されている。また、前述したオペ
アンプ回路１０との相違点を中心に説明する。
【００５７】図４は、オペアンプ回路３０の出力端子を
反転入力端子（−側入力端子）に接続して出力信号ＯＵ
Ｔを入力信号ＩＮ２として印加したボルテージホロワ回
路を示す。オペアンプ回路３０はＭＯＳトランジスタ構
成であり、第１及び第２の差動増幅回路３１，３２と、
反転増幅器１５と、定電流回路３３と、レベルシフト用
電源回路３５とを備える。なお、本形態においては、Ｍ
ＯＳトランジスタはエンハンスメント型である。
反転入力端子（−側入力端子）に接続して出力信号ＯＵ
Ｔを入力信号ＩＮ２として印加したボルテージホロワ回
路を示す。オペアンプ回路３０はＭＯＳトランジスタ構
成であり、第１及び第２の差動増幅回路３１，３２と、
反転増幅器１５と、定電流回路３３と、レベルシフト用
電源回路３５とを備える。なお、本形態においては、Ｍ
ＯＳトランジスタはエンハンスメント型である。
【００５８】第１の差動増幅回路３１は、前記定電流源
１３としてｎＭＯＳトランジスタＴ１１を用いている点
においてのみ、前記第１の差動増幅回路１１の構成と異
なる。第１の差動増幅回路３１は入力信号ＩＮ１，ＩＮ
２に基づく信号Ｓ１をｎＭＯＳトランジスタＴ１のドレ
インから出力する。
１３としてｎＭＯＳトランジスタＴ１１を用いている点
においてのみ、前記第１の差動増幅回路１１の構成と異
なる。第１の差動増幅回路３１は入力信号ＩＮ１，ＩＮ
２に基づく信号Ｓ１をｎＭＯＳトランジスタＴ１のドレ
インから出力する。
【００５９】第２の差動増幅回路３２は、前記定電流源
１４としてｐＭＯＳトランジスタＴ１２を用いている点
においてのみ、前記第２の差動増幅回路１２の構成と異
なる。第２の差動増幅回路３２は入力信号ＩＮ１，ＩＮ
２に基づく信号Ｓ２をｐＭＯＳトランジスタＴ５のドレ
インから出力する。
１４としてｐＭＯＳトランジスタＴ１２を用いている点
においてのみ、前記第２の差動増幅回路１２の構成と異
なる。第２の差動増幅回路３２は入力信号ＩＮ１，ＩＮ
２に基づく信号Ｓ２をｐＭＯＳトランジスタＴ５のドレ
インから出力する。
【００６０】定電流回路３３は抵抗Ｒ５、ｎＭＯＳトラ
ンジスタＴ１３，Ｔ１４及びｐＭＯＳトランジスタＴ１
６を備える。ｎＭＯＳトランジスタＴ１３のドレインは
抵抗Ｒ５を介して高電位電源ＶCCに接続され、ソースは
低電位電源ＶSSに接続されている。ｎＭＯＳトランジス
タＴ１３のゲートは前記ｎＭＯＳトランジスタＴ１１の
ゲートに接続されている。ｎＭＯＳトランジスタＴ１４
のソースは低電位電源ＶSSに接続され、ゲートはｎＭＯ
ＳトランジスタＴ１３のゲートに接続されている。従っ
て、ｎＭＯＳトランジスタＴ１１，Ｔ１３，Ｔ１４によ
りカレントミラー回路が構成され、ｎＭＯＳトランジス
タＴ１１，Ｔ１３，Ｔ１４には一定の電流Ｉ１が流れ
る。
ンジスタＴ１３，Ｔ１４及びｐＭＯＳトランジスタＴ１
６を備える。ｎＭＯＳトランジスタＴ１３のドレインは
抵抗Ｒ５を介して高電位電源ＶCCに接続され、ソースは
低電位電源ＶSSに接続されている。ｎＭＯＳトランジス
タＴ１３のゲートは前記ｎＭＯＳトランジスタＴ１１の
ゲートに接続されている。ｎＭＯＳトランジスタＴ１４
のソースは低電位電源ＶSSに接続され、ゲートはｎＭＯ
ＳトランジスタＴ１３のゲートに接続されている。従っ
て、ｎＭＯＳトランジスタＴ１１，Ｔ１３，Ｔ１４によ
りカレントミラー回路が構成され、ｎＭＯＳトランジス
タＴ１１，Ｔ１３，Ｔ１４には一定の電流Ｉ１が流れ
る。
【００６１】ｐＭＯＳトランジスタＴ１６のソースは高
電位電源ＶCCに接続され、ドレイン及びゲートはｐＭＯ
ＳトランジスタＴ１２のゲート及びｎＭＯＳトランジス
タＴ１４のドレインに接続されている。従って、ｐＭＯ
ＳトランジスタＴ１２，Ｔ１６によりカレントミラー回
路が構成されている。ｐＭＯＳトランジスタＴ１６には
ｎＭＯＳトランジスタＴ１４に流れる一定電流Ｉ１が流
れ、ｐＭＯＳトランジスタＴ１２にも一定電流Ｉ１が流
れる。
電位電源ＶCCに接続され、ドレイン及びゲートはｐＭＯ
ＳトランジスタＴ１２のゲート及びｎＭＯＳトランジス
タＴ１４のドレインに接続されている。従って、ｐＭＯ
ＳトランジスタＴ１２，Ｔ１６によりカレントミラー回
路が構成されている。ｐＭＯＳトランジスタＴ１６には
ｎＭＯＳトランジスタＴ１４に流れる一定電流Ｉ１が流
れ、ｐＭＯＳトランジスタＴ１２にも一定電流Ｉ１が流
れる。
【００６２】レベルシフト用電源回路３５は、ｐＭＯＳ
トランジスタＴ１７と、抵抗Ｒ６と、ｎＭＯＳトランジ
スタＴ１５とを備える。ｐＭＯＳトランジスタＴ１７は
高電位電源ＶCCに接続されたソースと、ｎＭＯＳトラン
ジスタＴ１のドレインに接続されたドレインと、ｐＭＯ
ＳトランジスタＴ１６のドレインに接続されたゲートと
を有する。ｐＭＯＳトランジスタＴ１６，Ｔ１７はカレ
ントミラー回路を構成しており、ｐＭＯＳトランジスタ
Ｔ１７にも一定電流Ｉ１が流れる。
トランジスタＴ１７と、抵抗Ｒ６と、ｎＭＯＳトランジ
スタＴ１５とを備える。ｐＭＯＳトランジスタＴ１７は
高電位電源ＶCCに接続されたソースと、ｎＭＯＳトラン
ジスタＴ１のドレインに接続されたドレインと、ｐＭＯ
ＳトランジスタＴ１６のドレインに接続されたゲートと
を有する。ｐＭＯＳトランジスタＴ１６，Ｔ１７はカレ
ントミラー回路を構成しており、ｐＭＯＳトランジスタ
Ｔ１７にも一定電流Ｉ１が流れる。
【００６３】ｎＭＯＳトランジスタＴ１５は低電位電源
ＶSSに接続されたソースと、ｐＭＯＳトランジスタＴ５
のドレインに接続されたドレインと、ｎＭＯＳトランジ
スタＴ１３のドレインに接続されたゲートとを有する。
ｎＭＯＳトランジスタＴ１５はｎＭＯＳトランジスタＴ
１３と共にカレントミラー回路を構成しており、ｎＭＯ
ＳトランジスタＴ１５にも一定電流Ｉ１が流れる。
ＶSSに接続されたソースと、ｐＭＯＳトランジスタＴ５
のドレインに接続されたドレインと、ｎＭＯＳトランジ
スタＴ１３のドレインに接続されたゲートとを有する。
ｎＭＯＳトランジスタＴ１５はｎＭＯＳトランジスタＴ
１３と共にカレントミラー回路を構成しており、ｎＭＯ
ＳトランジスタＴ１５にも一定電流Ｉ１が流れる。
【００６４】抵抗Ｒ６はｐＭＯＳトランジスタＴ１７の
ドレインとｎＭＯＳトランジスタＴ１５のドレインとの
間に接続されている。抵抗Ｒ６はｐＭＯＳトランジスタ
Ｔ１７及びｎＭＯＳトランジスタＴ１５を流れる一定電
流Ｉ１に基づく電圧を発生させる。
ドレインとｎＭＯＳトランジスタＴ１５のドレインとの
間に接続されている。抵抗Ｒ６はｐＭＯＳトランジスタ
Ｔ１７及びｎＭＯＳトランジスタＴ１５を流れる一定電
流Ｉ１に基づく電圧を発生させる。
【００６５】従って、本形態のオペアンプ回路３０も前
記オペアンプ回路１０と同様に作用するとともに、同様
の効果がある。また、本形態では、レベルシフト用電源
回路３５を、ｐＭＯＳトランジスタＴ１７及びｎＭＯＳ
トランジスタＴ１５と抵抗Ｒ６とにより構成し、ｐＭＯ
ＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１５
によって抵抗Ｒ６に一定電流Ｉ１を流すことにより電圧
降下を発生させるようにしている。そのため、電源を用
いることなく、出力信号Ｓ１，Ｓ２に一定の電位差を容
易に発生させることができる。
記オペアンプ回路１０と同様に作用するとともに、同様
の効果がある。また、本形態では、レベルシフト用電源
回路３５を、ｐＭＯＳトランジスタＴ１７及びｎＭＯＳ
トランジスタＴ１５と抵抗Ｒ６とにより構成し、ｐＭＯ
ＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１５
によって抵抗Ｒ６に一定電流Ｉ１を流すことにより電圧
降下を発生させるようにしている。そのため、電源を用
いることなく、出力信号Ｓ１，Ｓ２に一定の電位差を容
易に発生させることができる。
【００６６】［第４の実施の形態］次に、第４の実施の
形態を図５に従って説明する。図５は、オペアンプ回路
４０の出力端子を反転入力端子（−側入力端子）に接続
して出力信号ＯＵＴを入力信号ＩＮ２として印加したボ
ルテージホロワ回路を示す。オペアンプ回路４０はバイ
ポーラトランジスタ構成であり、第１及び第２の差動増
幅回路４１，４２と、定電流回路４３と、出力回路とし
ての反転増幅器４４と、レベルシフト用電源回路４５と
を備える。
形態を図５に従って説明する。図５は、オペアンプ回路
４０の出力端子を反転入力端子（−側入力端子）に接続
して出力信号ＯＵＴを入力信号ＩＮ２として印加したボ
ルテージホロワ回路を示す。オペアンプ回路４０はバイ
ポーラトランジスタ構成であり、第１及び第２の差動増
幅回路４１，４２と、定電流回路４３と、出力回路とし
ての反転増幅器４４と、レベルシフト用電源回路４５と
を備える。
【００６７】第１の差動増幅回路４１は３つのｎｐｎト
ランジスタＱ１，Ｑ２，Ｑ１１と、２つのｐｎｐトラン
ジスタＱ３，Ｑ４とを備える。ｐｎｐトランジスタＱ
３，Ｑ４のエミッタはそれぞれ高電位電源ＶCC（＝５
Ｖ）に接続され、両ｐｎｐトランジスタＱ３，Ｑ４のベ
ースはｐｎｐトランジスタＱ４のコレクタに接続されて
いる。ｐｎｐトランジスタＱ３，Ｑ４はカレントミラー
回路を構成している。
ランジスタＱ１，Ｑ２，Ｑ１１と、２つのｐｎｐトラン
ジスタＱ３，Ｑ４とを備える。ｐｎｐトランジスタＱ
３，Ｑ４のエミッタはそれぞれ高電位電源ＶCC（＝５
Ｖ）に接続され、両ｐｎｐトランジスタＱ３，Ｑ４のベ
ースはｐｎｐトランジスタＱ４のコレクタに接続されて
いる。ｐｎｐトランジスタＱ３，Ｑ４はカレントミラー
回路を構成している。
【００６８】ｎｐｎトランジスタＱ１，Ｑ２のコレクタ
はｐｎｐトランジスタＱ３，Ｑ４のコレクタにそれぞれ
接続されている。ｎｐｎトランジスタＱ１，Ｑ２のエミ
ッタは互いに接続されるとともに、ｎｐｎトランジスタ
Ｑ１１を介して低電位電源Ｖ SS（＝０Ｖ）に接続されて
いる。ｎｐｎトランジスタＱ１のベースは非反転入力端
子であり、入力信号ＩＮ１が入力されている。ｎｐｎト
ランジスタＱ２のベースは反転入力端子であり、入力信
号ＩＮ２として出力信号ＯＵＴが印加されている。
はｐｎｐトランジスタＱ３，Ｑ４のコレクタにそれぞれ
接続されている。ｎｐｎトランジスタＱ１，Ｑ２のエミ
ッタは互いに接続されるとともに、ｎｐｎトランジスタ
Ｑ１１を介して低電位電源Ｖ SS（＝０Ｖ）に接続されて
いる。ｎｐｎトランジスタＱ１のベースは非反転入力端
子であり、入力信号ＩＮ１が入力されている。ｎｐｎト
ランジスタＱ２のベースは反転入力端子であり、入力信
号ＩＮ２として出力信号ＯＵＴが印加されている。
【００６９】第１の差動増幅回路４１は、第１の入力信
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ１をｎｐｎトランジスタＱ１のコレクタから出力
する。すなわち、入力信号ＩＮ１の電位が入力信号ＩＮ
２の電位よりも高いと、ｎｐｎトランジスタＱ１のオン
状態が深くなり、ｎｐｎトランジスタＱ２のオン状態が
浅くなる。その結果、差動増幅回路４１の出力信号Ｓ１
の電位は低くなる。逆に、入力信号ＩＮ１の電位が入力
信号ＩＮ２の電位よりも低いと、ｎｐｎトランジスタＱ
１のオン状態が浅くなり、ｎｐｎトランジスタＱ２のオ
ン状態が深くなる。その結果、差動増幅回路４１の出力
信号Ｓ１の電位は高くなる。
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ１をｎｐｎトランジスタＱ１のコレクタから出力
する。すなわち、入力信号ＩＮ１の電位が入力信号ＩＮ
２の電位よりも高いと、ｎｐｎトランジスタＱ１のオン
状態が深くなり、ｎｐｎトランジスタＱ２のオン状態が
浅くなる。その結果、差動増幅回路４１の出力信号Ｓ１
の電位は低くなる。逆に、入力信号ＩＮ１の電位が入力
信号ＩＮ２の電位よりも低いと、ｎｐｎトランジスタＱ
１のオン状態が浅くなり、ｎｐｎトランジスタＱ２のオ
ン状態が深くなる。その結果、差動増幅回路４１の出力
信号Ｓ１の電位は高くなる。
【００７０】第２の差動増幅回路４２は３つのｐｎｐト
ランジスタＱ５，Ｔ６，Ｑ１２と、２つのｎｐｎトラン
ジスタＱ７，Ｑ８とを備える。ｎｐｎトランジスタＱ
７，Ｑ８のエミッタはそれぞれ低電位電源ＶSS（＝０
Ｖ）に接続され、両ｎｐｎトランジスタＱ７，Ｑ８のベ
ースはｎｐｎトランジスタＱ８のコレクタに接続されて
いる。ｎｐｎトランジスタＱ７，Ｑ８はカレントミラー
回路を構成している。
ランジスタＱ５，Ｔ６，Ｑ１２と、２つのｎｐｎトラン
ジスタＱ７，Ｑ８とを備える。ｎｐｎトランジスタＱ
７，Ｑ８のエミッタはそれぞれ低電位電源ＶSS（＝０
Ｖ）に接続され、両ｎｐｎトランジスタＱ７，Ｑ８のベ
ースはｎｐｎトランジスタＱ８のコレクタに接続されて
いる。ｎｐｎトランジスタＱ７，Ｑ８はカレントミラー
回路を構成している。
【００７１】ｐｎｐトランジスタＱ５，Ｑ６のコレクタ
はｎｐｎトランジスタＱ７，Ｑ８のコレクタにそれぞれ
接続されている。ｐｎｐトランジスタＱ５，Ｑ６のエミ
ッタは互いに接続されるとともに、ｐｎｐトランジスタ
Ｑ１２を介して高電位電源Ｖ CC（＝５Ｖ）に接続されて
いる。ｐｎｐトランジスタＱ５のベースは非反転入力端
子であり、入力信号ＩＮ１が入力されている。ｐｎｐト
ランジスタＱ６のベースは反転入力端子であり、入力信
号ＩＮ２として出力信号ＯＵＴが印加されている。
はｎｐｎトランジスタＱ７，Ｑ８のコレクタにそれぞれ
接続されている。ｐｎｐトランジスタＱ５，Ｑ６のエミ
ッタは互いに接続されるとともに、ｐｎｐトランジスタ
Ｑ１２を介して高電位電源Ｖ CC（＝５Ｖ）に接続されて
いる。ｐｎｐトランジスタＱ５のベースは非反転入力端
子であり、入力信号ＩＮ１が入力されている。ｐｎｐト
ランジスタＱ６のベースは反転入力端子であり、入力信
号ＩＮ２として出力信号ＯＵＴが印加されている。
【００７２】第２の差動増幅回路４２は、第１の入力信
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ２をｐｎｐトランジスタＱ５のドレインから出力
する。すなわち、入力信号ＩＮ１の電位が入力信号ＩＮ
２の電位よりも高いと、ｐｎｐトランジスタＱ５のオン
状態が浅くなり、ｐｎｐトランジスタＱ６のオン状態が
深くなる。その結果、差動増幅回路４２の出力信号Ｓ２
の電位は低くなる。逆に、入力信号ＩＮ１の電位が入力
信号ＩＮ２の電位よりも高いと、ｐｎｐトランジスタＱ
５のオン状態が深くなり、ｎｐｎトランジスタＱ６のオ
ン状態が浅くなる。その結果、差動増幅回路４２の出力
信号Ｓ２の電位は高くなる。
号ＩＮ１と第２の入力信号ＩＮ２との電位差を反転した
信号Ｓ２をｐｎｐトランジスタＱ５のドレインから出力
する。すなわち、入力信号ＩＮ１の電位が入力信号ＩＮ
２の電位よりも高いと、ｐｎｐトランジスタＱ５のオン
状態が浅くなり、ｐｎｐトランジスタＱ６のオン状態が
深くなる。その結果、差動増幅回路４２の出力信号Ｓ２
の電位は低くなる。逆に、入力信号ＩＮ１の電位が入力
信号ＩＮ２の電位よりも高いと、ｐｎｐトランジスタＱ
５のオン状態が深くなり、ｎｐｎトランジスタＱ６のオ
ン状態が浅くなる。その結果、差動増幅回路４２の出力
信号Ｓ２の電位は高くなる。
【００７３】定電流回路４３は抵抗Ｒ７、ｎｐｎトラン
ジスタＱ１３，Ｑ１４及びｐｎｐトランジスタＱ１６を
備える。ｎｐｎトランジスタＱ１３のコレクタは抵抗Ｒ
７を介して高電位電源ＶCCに接続され、エミッタは低電
位電源ＶSSに接続されている。ｎｐｎトランジスタＱ１
３のベースは前記ｎｐｎトランジスタＱ１１のベースに
接続されている。ｎｐｎトランジスタＱ１４のエミッタ
は低電位電源ＶSSに接続され、ベースはｎｐｎトランジ
スタＱ１３のベースに接続されている。従って、ｎｐｎ
トランジスタＱ１１，Ｑ１３，Ｑ１４によりカレントミ
ラー回路が構成され、ｎｐｎトランジスタＱ１１，Ｑ１
３，Ｑ１４には一定の電流Ｉ１が流れる。
ジスタＱ１３，Ｑ１４及びｐｎｐトランジスタＱ１６を
備える。ｎｐｎトランジスタＱ１３のコレクタは抵抗Ｒ
７を介して高電位電源ＶCCに接続され、エミッタは低電
位電源ＶSSに接続されている。ｎｐｎトランジスタＱ１
３のベースは前記ｎｐｎトランジスタＱ１１のベースに
接続されている。ｎｐｎトランジスタＱ１４のエミッタ
は低電位電源ＶSSに接続され、ベースはｎｐｎトランジ
スタＱ１３のベースに接続されている。従って、ｎｐｎ
トランジスタＱ１１，Ｑ１３，Ｑ１４によりカレントミ
ラー回路が構成され、ｎｐｎトランジスタＱ１１，Ｑ１
３，Ｑ１４には一定の電流Ｉ１が流れる。
【００７４】ｐｎｐトランジスタＱ１６のエミッタは高
電位電源ＶCCに接続され、コレクタ及びベースはｐＭＯ
ＳトランジスタＴ１２のベース及びｎＭＯＳトランジス
タＴ１４のコレクタに接続されている。従って、ｐＭＯ
ＳトランジスタＴ１２，Ｔ１６によりカレントミラー回
路が構成されている。ｐＭＯＳトランジスタＴ１６には
ｎＭＯＳトランジスタＴ１４に流れる一定電流Ｉ１が流
れ、ｐＭＯＳトランジスタＴ１２にも一定電流Ｉ１が流
れる。
電位電源ＶCCに接続され、コレクタ及びベースはｐＭＯ
ＳトランジスタＴ１２のベース及びｎＭＯＳトランジス
タＴ１４のコレクタに接続されている。従って、ｐＭＯ
ＳトランジスタＴ１２，Ｔ１６によりカレントミラー回
路が構成されている。ｐＭＯＳトランジスタＴ１６には
ｎＭＯＳトランジスタＴ１４に流れる一定電流Ｉ１が流
れ、ｐＭＯＳトランジスタＴ１２にも一定電流Ｉ１が流
れる。
【００７５】レベルシフト用電源回路４５は、ｐｎｐト
ランジスタＱ１７と、抵抗Ｒ８，Ｒ９と、ｎｐｎトラン
ジスタＱ１５，Ｑ１８とを備える。ｐｎｐトランジスタ
Ｑ１７は高電位電源ＶCCに接続されたエミッタと、ｎｐ
ｎトランジスタＱ１のコレクタに接続されたコレクタ
と、ｐｎｐトランジスタＱ１６のコレクタに接続された
ベースとを有する。ｐｎｐトランジスタＱ１６，Ｑ１７
はカレントミラー回路を構成しており、ｐｎｐトランジ
スタＱ１７にも一定電流Ｉ１が流れる。ｎｐｎトランジ
スタＱ１５は低電位電源ＶSSに接続されたエミッタと、
ｐｎｐトランジスタＱ５のコレクタに接続されたコレク
タと、ｎｐｎトランジスタＱ１３のコレクタに接続され
たベースとを有する。ｎｐｎトランジスタＱ１５はｎｐ
ｎトランジスタＱ１３と共にカレントミラー回路を構成
しており、ｎｐｎトランジスタＱ１５にも一定電流Ｉ１
が流れる。
ランジスタＱ１７と、抵抗Ｒ８，Ｒ９と、ｎｐｎトラン
ジスタＱ１５，Ｑ１８とを備える。ｐｎｐトランジスタ
Ｑ１７は高電位電源ＶCCに接続されたエミッタと、ｎｐ
ｎトランジスタＱ１のコレクタに接続されたコレクタ
と、ｐｎｐトランジスタＱ１６のコレクタに接続された
ベースとを有する。ｐｎｐトランジスタＱ１６，Ｑ１７
はカレントミラー回路を構成しており、ｐｎｐトランジ
スタＱ１７にも一定電流Ｉ１が流れる。ｎｐｎトランジ
スタＱ１５は低電位電源ＶSSに接続されたエミッタと、
ｐｎｐトランジスタＱ５のコレクタに接続されたコレク
タと、ｎｐｎトランジスタＱ１３のコレクタに接続され
たベースとを有する。ｎｐｎトランジスタＱ１５はｎｐ
ｎトランジスタＱ１３と共にカレントミラー回路を構成
しており、ｎｐｎトランジスタＱ１５にも一定電流Ｉ１
が流れる。
【００７６】ｎｐｎトランジスタＱ１８のコレクタはｐ
ｎｐトランジスタＱ１７のコレクタに接続され、ｎｐｎ
トランジスタＱ１８のエミッタはｎｐｎトランジスタＱ
１５のコレクタに接続されている。ｎｐｎトランジスタ
Ｑ１８のコレクタ及びベース間には抵抗Ｒ８が接続さ
れ、ｎｐｎトランジスタＱ１８のベース及びエミッタ間
には抵抗Ｒ９が接続されている。抵抗Ｒ９はｎｐｎトラ
ンジスタＱ１８のベース・エミッタ間電圧ＶBEを発生さ
せてｎｐｎトランジスタＱ１８をオンさせるものであ
り、抵抗Ｒ９にはベース・エミッタ間電圧ＶBEをその抵
抗値で割った電流が流れる。この電流は抵抗Ｒ８を介し
て流れる。従って、抵抗Ｒ８，Ｒ９はｎｐｎトランジス
タＱ１８のコレクタ・エミッタ間にＶBE×（Ｒ８＋Ｒ
９）／Ｒ９の電圧を発生させる。従って、抵抗Ｒ８，Ｒ
９の抵抗を任意に設定することにより、ｎｐｎトランジ
スタＱ１８のコレクタ・エミッタ間電圧を任意に設定す
ることができる。
ｎｐトランジスタＱ１７のコレクタに接続され、ｎｐｎ
トランジスタＱ１８のエミッタはｎｐｎトランジスタＱ
１５のコレクタに接続されている。ｎｐｎトランジスタ
Ｑ１８のコレクタ及びベース間には抵抗Ｒ８が接続さ
れ、ｎｐｎトランジスタＱ１８のベース及びエミッタ間
には抵抗Ｒ９が接続されている。抵抗Ｒ９はｎｐｎトラ
ンジスタＱ１８のベース・エミッタ間電圧ＶBEを発生さ
せてｎｐｎトランジスタＱ１８をオンさせるものであ
り、抵抗Ｒ９にはベース・エミッタ間電圧ＶBEをその抵
抗値で割った電流が流れる。この電流は抵抗Ｒ８を介し
て流れる。従って、抵抗Ｒ８，Ｒ９はｎｐｎトランジス
タＱ１８のコレクタ・エミッタ間にＶBE×（Ｒ８＋Ｒ
９）／Ｒ９の電圧を発生させる。従って、抵抗Ｒ８，Ｒ
９の抵抗を任意に設定することにより、ｎｐｎトランジ
スタＱ１８のコレクタ・エミッタ間電圧を任意に設定す
ることができる。
【００７７】反転増幅器４４は高電位電源ＶCC（＝５
Ｖ）及び低電位電源ＶSS（＝０Ｖ）間に直列に接続され
たｐｎｐトランジスタＱ９及びｎｐｎトランジスタＱ１
０からなる。ｐｎｐトランジスタＱ９のベースには第１
の差動増幅回路４１の出力信号Ｓ１、すなわち、レベル
シフト用電源回路４５の電圧を介した第２の差動増幅回
路４２の出力信号Ｓ２が入力されている。ｎｐｎトラン
ジスタＱ１０のベースには第２の差動増幅回路１２の出
力信号Ｓ２、すなわち、レベルシフト用電源回路４５の
電圧を介した第１の差動増幅回路４１の出力信号Ｓ１が
入力されている。反転増幅器４４は第１又は第２の差動
増幅回路４１，４２の出力信号Ｓ１，Ｓ２をＡ倍に増幅
した信号ＯＵＴを出力する。
Ｖ）及び低電位電源ＶSS（＝０Ｖ）間に直列に接続され
たｐｎｐトランジスタＱ９及びｎｐｎトランジスタＱ１
０からなる。ｐｎｐトランジスタＱ９のベースには第１
の差動増幅回路４１の出力信号Ｓ１、すなわち、レベル
シフト用電源回路４５の電圧を介した第２の差動増幅回
路４２の出力信号Ｓ２が入力されている。ｎｐｎトラン
ジスタＱ１０のベースには第２の差動増幅回路１２の出
力信号Ｓ２、すなわち、レベルシフト用電源回路４５の
電圧を介した第１の差動増幅回路４１の出力信号Ｓ１が
入力されている。反転増幅器４４は第１又は第２の差動
増幅回路４１，４２の出力信号Ｓ１，Ｓ２をＡ倍に増幅
した信号ＯＵＴを出力する。
【００７８】次に、上記のように構成されたオペアンプ
回路４０の作用について説明する。今、ｎｐｎトランジ
スタＱ１，Ｑ２のベース・エミッタ間電圧ＶBEを例えば
０．７Ｖとし、ｐｎｐトランジスタＱ５，Ｑ６のベース
・エミッタ間電圧ＶBEを例えば−０．７Ｖとする。ｎｐ
ｎトランジスタＱ１１における電圧降下及びｐｎｐトラ
ンジスタＱ１２における電圧降下を０Ｖとする。
回路４０の作用について説明する。今、ｎｐｎトランジ
スタＱ１，Ｑ２のベース・エミッタ間電圧ＶBEを例えば
０．７Ｖとし、ｐｎｐトランジスタＱ５，Ｑ６のベース
・エミッタ間電圧ＶBEを例えば−０．７Ｖとする。ｎｐ
ｎトランジスタＱ１１における電圧降下及びｐｎｐトラ
ンジスタＱ１２における電圧降下を０Ｖとする。
【００７９】すると、入力信号ＩＮ１として０．５Ｖを
印加すると、ｎｐｎトランジスタＱ１，Ｑ２のベース・
エミッタ間電圧ＶBE以下であるため、ｎｐｎトランジス
タＱ１，Ｑ２がカットオフしてしまう。
印加すると、ｎｐｎトランジスタＱ１，Ｑ２のベース・
エミッタ間電圧ＶBE以下であるため、ｎｐｎトランジス
タＱ１，Ｑ２がカットオフしてしまう。
【００８０】このとき、第２の差動増幅回路４２のｐｎ
ｐトランジスタＱ５，Ｑ６がオンし、第２の差動増幅回
路４２は正常に動作して入力信号ＩＮ１に基づく所定の
電位の出力信号Ｓ２が出力される。
ｐトランジスタＱ５，Ｑ６がオンし、第２の差動増幅回
路４２は正常に動作して入力信号ＩＮ１に基づく所定の
電位の出力信号Ｓ２が出力される。
【００８１】従って、出力信号Ｓ１の電位は出力信号Ｓ
２の電位にｎｐｎトランジスタＱ１８のコレクタ・エミ
ッタ間電圧を加えた値となる。出力信号Ｓ１，Ｓ２の電
位に基づいてｐｎｐトランジスタＱ９及びｎｐｎトラン
ジスタＱ１０のオン状態の程度が制御され、反転増幅器
４４から増幅信号ＯＵＴとして入力信号ＩＮ１の電圧と
同一の電圧０．５Ｖが出力される。
２の電位にｎｐｎトランジスタＱ１８のコレクタ・エミ
ッタ間電圧を加えた値となる。出力信号Ｓ１，Ｓ２の電
位に基づいてｐｎｐトランジスタＱ９及びｎｐｎトラン
ジスタＱ１０のオン状態の程度が制御され、反転増幅器
４４から増幅信号ＯＵＴとして入力信号ＩＮ１の電圧と
同一の電圧０．５Ｖが出力される。
【００８２】また、入力信号ＩＮ１として１Ｖ〜４Ｖの
電圧を印加すると、ｎｐｎトランジスタＱ１，Ｑ２がオ
ンし、第１の差動増幅回路４１は正常に動作して入力信
号ＩＮ１に基づく所定の電位の出力信号Ｓ１が出力され
る。また、ｐｎｐトランジスタＱ５，Ｑ６がオンし、第
２の差動増幅回路４２は正常に動作して入力信号ＩＮ１
に基づく所定の電位の出力信号Ｓ２が出力される。この
とき、出力信号Ｓ１と出力信号Ｓ２との電位差はｎｐｎ
トランジスタＱ１８のコレクタ・エミッタ間電圧とな
る。出力信号Ｓ１，Ｓ２の電位に基づいてｐｎｐトラン
ジスタＱ９及びｎｐｎトランジスタＱ１０のオン状態の
程度が制御され、反転増幅器４４から増幅信号ＯＵＴと
して入力信号ＩＮ１の電圧と同一の電圧が出力される。
電圧を印加すると、ｎｐｎトランジスタＱ１，Ｑ２がオ
ンし、第１の差動増幅回路４１は正常に動作して入力信
号ＩＮ１に基づく所定の電位の出力信号Ｓ１が出力され
る。また、ｐｎｐトランジスタＱ５，Ｑ６がオンし、第
２の差動増幅回路４２は正常に動作して入力信号ＩＮ１
に基づく所定の電位の出力信号Ｓ２が出力される。この
とき、出力信号Ｓ１と出力信号Ｓ２との電位差はｎｐｎ
トランジスタＱ１８のコレクタ・エミッタ間電圧とな
る。出力信号Ｓ１，Ｓ２の電位に基づいてｐｎｐトラン
ジスタＱ９及びｎｐｎトランジスタＱ１０のオン状態の
程度が制御され、反転増幅器４４から増幅信号ＯＵＴと
して入力信号ＩＮ１の電圧と同一の電圧が出力される。
【００８３】さらに、入力信号ＩＮ１として４．５Ｖを
印加すると、ｐｎｐトランジスタＱ５，Ｑ６のベース・
エミッタ間電圧ＶBE以上であるため、ｐｎｐトランジス
タＱ５，Ｑ６がカットオフしてしまう。
印加すると、ｐｎｐトランジスタＱ５，Ｑ６のベース・
エミッタ間電圧ＶBE以上であるため、ｐｎｐトランジス
タＱ５，Ｑ６がカットオフしてしまう。
【００８４】このとき、第１の差動増幅回路４１のｎｐ
ｎトランジスタＱ１，Ｑ２がオンし、第１の差動増幅回
路４１は正常に動作して入力信号ＩＮ１に基づく所定の
電位の出力信号Ｓ１が出力される。
ｎトランジスタＱ１，Ｑ２がオンし、第１の差動増幅回
路４１は正常に動作して入力信号ＩＮ１に基づく所定の
電位の出力信号Ｓ１が出力される。
【００８５】従って、出力信号Ｓ２の電位は出力信号Ｓ
１の電位からｎｐｎトランジスタＱ１８のコレクタ・エ
ミッタ間電圧を引いた値となる。出力信号Ｓ１，Ｓ２の
電位に基づいてｐｎｐトランジスタＱ９及びｎｐｎトラ
ンジスタＱ１０のオン状態の程度が制御され、反転増幅
器４４から増幅信号ＯＵＴとして入力信号ＩＮ１の電圧
と同一の電圧４．５Ｖが出力される。
１の電位からｎｐｎトランジスタＱ１８のコレクタ・エ
ミッタ間電圧を引いた値となる。出力信号Ｓ１，Ｓ２の
電位に基づいてｐｎｐトランジスタＱ９及びｎｐｎトラ
ンジスタＱ１０のオン状態の程度が制御され、反転増幅
器４４から増幅信号ＯＵＴとして入力信号ＩＮ１の電圧
と同一の電圧４．５Ｖが出力される。
【００８６】本形態は上記のように構成されているの
で、以下の効果がある。 （１）本形態では、ｎｐｎトランジスタＱ１，Ｑ２を備
える第１の差動増幅回路４１と、ｐｎｐトランジスタＱ
５，Ｑ６を備える第２の差動増幅回路４２とを設け、い
ずれか一方の差動増幅回路の出力信号に基づいて反転増
幅器４４から増幅信号ＯＵＴを出力するようにしてい
る。そのため、入力信号ＩＮ１の電圧がｎｐｎトランジ
スタＱ１，Ｑ２のベース・エミッタ間電圧ＶBE以下であ
って第１の差動増幅回路４１が正常に動作しなくなって
もこの場合には第２の差動増幅回路４２が正常に動作す
る。また、入力信号ＩＮ１の電圧がｐｎｐトランジスタ
Ｑ５，Ｑ６のベース・エミッタ間電圧ＶBE以上であって
第２の差動増幅回路４２が正常に動作しなくなってもこ
の場合には第１の差動増幅回路４１が正常に動作する。
よって、入力信号ＩＮ１の電圧範囲を高電圧電源ＶCCの
電圧から低電圧電源Ｖ SSの電圧まで広くすることができ
る。さらに、バイポーラトランジスタはプロセスばらつ
きによってベース・エミッタ間電圧ＶBEのばらつきが発
生するが、第１及び第２の差動増幅回路４１，４２を設
けているので、バイポーラトランジスタのベース・エミ
ッタ間電圧ＶBEのばらつきの影響をなくすことができ
る。
で、以下の効果がある。 （１）本形態では、ｎｐｎトランジスタＱ１，Ｑ２を備
える第１の差動増幅回路４１と、ｐｎｐトランジスタＱ
５，Ｑ６を備える第２の差動増幅回路４２とを設け、い
ずれか一方の差動増幅回路の出力信号に基づいて反転増
幅器４４から増幅信号ＯＵＴを出力するようにしてい
る。そのため、入力信号ＩＮ１の電圧がｎｐｎトランジ
スタＱ１，Ｑ２のベース・エミッタ間電圧ＶBE以下であ
って第１の差動増幅回路４１が正常に動作しなくなって
もこの場合には第２の差動増幅回路４２が正常に動作す
る。また、入力信号ＩＮ１の電圧がｐｎｐトランジスタ
Ｑ５，Ｑ６のベース・エミッタ間電圧ＶBE以上であって
第２の差動増幅回路４２が正常に動作しなくなってもこ
の場合には第１の差動増幅回路４１が正常に動作する。
よって、入力信号ＩＮ１の電圧範囲を高電圧電源ＶCCの
電圧から低電圧電源Ｖ SSの電圧まで広くすることができ
る。さらに、バイポーラトランジスタはプロセスばらつ
きによってベース・エミッタ間電圧ＶBEのばらつきが発
生するが、第１及び第２の差動増幅回路４１，４２を設
けているので、バイポーラトランジスタのベース・エミ
ッタ間電圧ＶBEのばらつきの影響をなくすことができ
る。
【００８７】（２）本形態では反転増幅器４４を、高電
位電源ＶCCに接続されたｐｎｐトランジスタＱ９と低電
位電源ＶSSに接続されたｎｐｎトランジスタＱ１０とに
より構成しているので、出力信号ＯＵＴの電圧範囲を高
電圧電源ＶCCの電圧から低電圧電源ＶSSの電圧まで広く
することができる。
位電源ＶCCに接続されたｐｎｐトランジスタＱ９と低電
位電源ＶSSに接続されたｎｐｎトランジスタＱ１０とに
より構成しているので、出力信号ＯＵＴの電圧範囲を高
電圧電源ＶCCの電圧から低電圧電源ＶSSの電圧まで広く
することができる。
【００８８】（３）本形態では、第１の差動増幅回路４
１の出力信号Ｓ１と第２の差動増幅回路４２の出力信号
Ｓ２との間にレベルシフト用電源回路４５を接続するこ
とにより出力信号Ｓ１，Ｓ２に所定の電位差を持たせる
ようにしたので、反転増幅器４４のｐｎｐトランジスタ
Ｑ９及びｎｐｎトランジスタＱ１０の出力のリニアリテ
ィを向上することができる。
１の出力信号Ｓ１と第２の差動増幅回路４２の出力信号
Ｓ２との間にレベルシフト用電源回路４５を接続するこ
とにより出力信号Ｓ１，Ｓ２に所定の電位差を持たせる
ようにしたので、反転増幅器４４のｐｎｐトランジスタ
Ｑ９及びｎｐｎトランジスタＱ１０の出力のリニアリテ
ィを向上することができる。
【００８９】（４）本形態のレベルシフト用電源回路４
５は、抵抗Ｒ８，Ｒ９によってｎｐｎトランジスタＱ１
８のコレクタ・エミッタ間にＶBE×（Ｒ８＋Ｒ９）／Ｒ
９の電圧を発生させるようにしているため、抵抗Ｒ８，
Ｒ９の抵抗を任意に設定することにより、ｎｐｎトラン
ジスタＱ１８のコレクタ・エミッタ間電圧を任意に設定
することができる。
５は、抵抗Ｒ８，Ｒ９によってｎｐｎトランジスタＱ１
８のコレクタ・エミッタ間にＶBE×（Ｒ８＋Ｒ９）／Ｒ
９の電圧を発生させるようにしているため、抵抗Ｒ８，
Ｒ９の抵抗を任意に設定することにより、ｎｐｎトラン
ジスタＱ１８のコレクタ・エミッタ間電圧を任意に設定
することができる。
【００９０】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）第２の形態のレベルシフト用電源回路２５に代え
て、ツェナーダイオードまたは抵抗を用いてもよい。こ
の場合に第２の形態と同様の効果がある。
具体化することも可能である。 （１）第２の形態のレベルシフト用電源回路２５に代え
て、ツェナーダイオードまたは抵抗を用いてもよい。こ
の場合に第２の形態と同様の効果がある。
【００９１】（２）上記各形態では、オペアンプ回路の
出力端子を反転入力端子（−側入力端子）に接続して出
力信号ＯＵＴを入力信号ＩＮ２として印加したボルテー
ジホロワ回路にて説明したが、オペアンプ回路の出力端
子を非反転入力端子（＋側入力端子）に接続して出力信
号ＯＵＴを入力信号ＩＮ１として印加する非反転増幅回
路として使用したり、オペアンプ回路の出力信号を帰還
させずに使用したりしてもよいことはいうまでもない。
出力端子を反転入力端子（−側入力端子）に接続して出
力信号ＯＵＴを入力信号ＩＮ２として印加したボルテー
ジホロワ回路にて説明したが、オペアンプ回路の出力端
子を非反転入力端子（＋側入力端子）に接続して出力信
号ＯＵＴを入力信号ＩＮ１として印加する非反転増幅回
路として使用したり、オペアンプ回路の出力信号を帰還
させずに使用したりしてもよいことはいうまでもない。
【００９２】
【発明の効果】以上詳述したように発明は、入力信号の
電圧範囲を高電圧電源の電圧から低電圧電源の電圧まで
広くすることができる。
電圧範囲を高電圧電源の電圧から低電圧電源の電圧まで
広くすることができる。
【００９３】また、本発明は入力信号及び出力信号の電
圧範囲を高電圧電源の電圧から低電圧電源の電圧まで広
くすることができる。
圧範囲を高電圧電源の電圧から低電圧電源の電圧まで広
くすることができる。
【図１】本発明の原理説明図
【図２】第１の実施の形態を示す回路図
【図３】第２の実施の形態を示す回路図
【図４】第３の実施の形態を示す回路図
【図５】第４の実施の形態を示す回路図
【図６】従来のオペアンプ回路を示す回路図
【図７】図６のオペアンプ回路の詳細を示す回路図
【図８】図６のオペアンプ回路の別の構成例を示す回路
図
図
【図９】図６のオペアンプ回路の別の構成例を示す回路
図
図
１ 第１の差動増幅回路 ２ 第２の差動増幅回路 ３ 出力回路 ＩＮ１ 第１の入力信号 ＩＮ２ 第２の入力信号 ＯＵＴ 増幅信号 Ｔｒ１，Ｔｒ２ 第１の型のトランジスタ Ｔｒ３，Ｔｒ４ 第２の型のトランジスタ ＶCC 高電位電源 ＶSS 低電位電源
Claims (11)
- 【請求項１】 高電位電源及び低電位電源が動作電源と
して供給され、第１及び第２の入力信号の電位差に基づ
く増幅信号を出力するオペアンプ回路であって、 前記高電位電源及び前記低電位電源が動作電源として供
給され、前記低電位電源の電圧よりも高い電圧の第１及
び第２の入力信号に基づいて動作する第１の型のトラン
ジスタよりなる第１の差動対を備え、前記第１の入力信
号及び前記第２の入力信号の電位差に基づく第１の信号
を出力する第１の差動増幅回路と、 前記高電位電源及び前記低電位電源が動作電源として供
給され、前記高電位電源の電圧よりも低い電圧の第１及
び第２の入力信号に基づいて動作する第２の型のトラン
ジスタよりなる第２の差動対を備え、前記第１の入力信
号及び前記第２の入力信号の電位差に基づく第２の信号
を出力する第２の差動増幅回路と、 前記第１の信号及び第２の信号を合成した信号に基づい
て動作し、前記増幅信号を出力する出力回路とを備える
オペアンプ回路。 - 【請求項２】 前記出力回路は、前記高電位電源及び前
記低電位電源間に直列に接続された第１のトランジスタ
及び第２のトランジスタを備え、該第１及び第２のトラ
ンジスタに前記第１及び第２の信号の合成信号が入力さ
れる請求項１に記載のオペアンプ回路。 - 【請求項３】 前記第１のトランジスタはｐＭＯＳトラ
ンジスタであり、前記第２のトランジスタはｎＭＯＳト
ランジスタである請求項２に記載のオペアンプ回路。 - 【請求項４】 前記第１のトランジスタはｐｎｐトラン
ジスタであり、前記第２のトランジスタはｎｐｎトラン
ジスタである請求項２に記載のオペアンプ回路。 - 【請求項５】 前記第１の型のトランジスタはｎＭＯＳ
トランジスタであり、前記第２の型のトランジスタはｐ
ＭＯＳトランジスタである請求項１〜４のいずれか一項
に記載のオペアンプ回路。 - 【請求項６】 前記第１の型のトランジスタはｎｐｎト
ランジスタであり、前記第２の型のトランジスタはｐｎ
ｐトランジスタである請求項１〜４のいずれか一項に記
載のオペアンプ回路。 - 【請求項７】 前記第１の信号と前記第２の信号との合
成時において前記第１の信号と第２の信号とに所定の電
位差を発生させるためのレベルシフト用電源回路を備え
る請求項１〜６のいずれか一項に記載のオペアンプ回
路。 - 【請求項８】 前記レベルシフト用電源回路は、前記第
１の信号と前記第２の信号との間に接続された電源であ
る請求項７に記載のオペアンプ回路。 - 【請求項９】 前記レベルシフト用電源回路は、前記第
１の信号と前記第２の信号との間に接続されたダイオー
ドである請求項７に記載のオペアンプ回路。 - 【請求項１０】 前記レベルシフト用電源回路は、前記
第１の信号と前記第２の信号との間に接続された第１の
抵抗であり、該第１の抵抗の両端はそれぞれ定電流回路
を介して前記高電位電源及び前記低電位電源に接続され
ている請求項７に記載のオペアンプ回路。 - 【請求項１１】 前記レベルシフト用電源回路は、前記
第１の信号と前記第２の信号との間にコレクタ及びエミ
ッタが接続されたバイポーラトランジスタと、該バイポ
ーラトランジスタのコレクタとベースとの間に接続され
た第２の抵抗と、該バイポーラトランジスタのベースと
エミッタとの間に接続された第３の抵抗とを備え、前記
バイポーラトランジスタのコレクタ及びエミッタはそれ
ぞれ定電流回路を介して前記高電位電源及び前記低電位
電源に接続されている請求項７に記載のオペアンプ回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22860596A JP3435292B2 (ja) | 1996-08-29 | 1996-08-29 | オペアンプ回路 |
| US08/869,743 US5909146A (en) | 1996-08-29 | 1997-06-05 | Operational amplifier having rail to rail input/output ability |
| EP97401552A EP0827272B1 (en) | 1996-08-29 | 1997-07-02 | Operational amplifier |
| DE69721414T DE69721414T2 (de) | 1996-08-29 | 1997-07-02 | Operationsverstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22860596A JP3435292B2 (ja) | 1996-08-29 | 1996-08-29 | オペアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1075133A true JPH1075133A (ja) | 1998-03-17 |
| JP3435292B2 JP3435292B2 (ja) | 2003-08-11 |
Family
ID=16878976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22860596A Expired - Lifetime JP3435292B2 (ja) | 1996-08-29 | 1996-08-29 | オペアンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5909146A (ja) |
| EP (1) | EP0827272B1 (ja) |
| JP (1) | JP3435292B2 (ja) |
| DE (1) | DE69721414T2 (ja) |
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