KR100671210B1 - 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로 - Google Patents

와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로 Download PDF

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Abstract

본 발명에 의한 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업(start-up) 회로는 전원전압(VDD)단에 소스가 연결되고, 게이트가 제1 바이어스 전압(Vbiasu)에 연결된 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 드레인 단에 소스가 연결되고, 게이트가 제2 바이어스 전압(Vbiasd)에 연결된 제2 PMOS 트랜지스터; 상기 제2 PMOS 트랜지스터의 드레인 단에 드레인과 게이트가 연결된 제1 NMOS트랜지스터와 상기 제1 NMOS트랜지스터의 게이트를 공통으로 하는 제2 NMOS트랜지스터로 구성된 전류미러; 상기 전류미러의 출력단인 상기 제2 NMOS트랜지스터의 드레인 단에 게이트가 연결되고, 드레인이 제1 바이어스 전압(Vbiasu)에 연결된 제3 NMOS트랜지스터; 상기 전류미러의 출력단인 상기 제2 NMOS트랜지스터의 드레인 단에 게이트가 연결되고, 드레인이 제2 바이어스 전압(Vbiasb)에 연결된 제4 NMOS트랜지스터; 상기 전원전압(VDD)단에 소스가 연결되고, 상기 제2 NMOS트랜지스터의 드레인 단에 드레인이 연결되고, 게이트에 Vpg 전압(전원전압(VDD)-문턱전압(△V))이 인가되는 제3 PMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 게이트 단에 게이트와 드레인이 연결되고, 전원전압(VDD)단에 소스가 연결된 제4 PMOS 트랜지스터; 및 상기 제3 PMOS 트랜지스터의 게이트 단에 드레인이 연결되고, 전원전압(VDD)단에 게이트가 연결된 제5 NMOS 트랜지스터;를 포함함을 특징으로 한다.

Description

와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로{Start-up circuit of cascode current mirror type having wide swing}
도 1은 밴드갭 기준전압 발생기의 구성을 블록도로 도시한 것이다.
도 2는 밴드갭 기준전압 발생기 회로를 도시한 것이다.
도 3은 저전압 레벨 쉬프터를 사용한 차동증폭기 회로를 도시한 것이다.
도 4는 레벨 쉬프터를 사용한 밴드갭 기준전압 발생기 회로도를 도시한 것이다.
도 5는 종래의 스타트-업 회로를 도시한 것이다.
도 6은 와이드 스윙을 갖는 캐스코드 전류미러 형태의 BGR회로를 도시한 것이다.
도 7은 BGR의 스타트-업 회로를 도시한 것이다.
도 8은 BGR의 Power-Up 시뮬레이션 결과를 그래프로 도시한 것이다.
도 9는 본 발명에 의한 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로를 도시한 것이다.
도 10은 각 모드별 공급전압 VDD에 대한 Vref의 감도(sensitivity) 시뮬레이션(Simulation) 결과를 도시한 것이다.
본 발명은 기준전압발생회로에 관한 것으로, 특히 기준전압 발생회로에 적용하는 스타트-업 회로에 관한 것이다.
기준전압 발생기는 문턱전압(Threshold Voltage)과 PNP 바이폴라 트랜지스터를 사용한 밴드갭 기준전압 발생기(Bandgap Reference Voltage Generator)가 있다.
상기 문턱전압 차를 이용하여 기준전압 (Reference Voltage)을 만드는 방법은 인핸스먼트(Enhancement) PMOS 트랜지스터의 문턱전압을 다르게 하여 만드는 방법, 인핸스먼트(Enhancement)와 디플션(Depletion) MOS 트랜지스터를 이용하여 만드는 방법이 있다.
MOS 트랜지스터의 문턱전압 차를 이용하는 경우는 밴드갭 기준전압 발생기보다 VDD, 온도와 공정의 변화에 대해 더 큰 의존성을 가지고 있으므로 밴드갭 기준전압 발생기를 많이 사용한다.
도 1은 밴드갭 기준전압 발생기의 구성을 블록도로 도시한 것이다.
도 1에서 보는 바와 같이 PTAT (Proportional To Absolute Temperature) 전압에 음의 온도 계수를 가지며 순방향으로 바이어스된 베이스-에미터 접합(Base-Emitter Junction) 전압 (VBE)을 더하므로 구현된다.
도 2는 밴드갭 기준전압 발생기 회로를 도시한 것이다.
밴드갭 기준전압 발생기 회로는 임의의 기준전압을 만들어 주는 차동증폭기 형태(Differential Amplifier Type)의 회로로 Q1 대 Q2의 에미터(Emitter) 면적 비는 1:N이다.
상기 밴드갭 기준전압 발생기의 개념은 단지 피드백 루프(feedback loop)에 의해 VEB와 VT에 비례하는 2가지 전류를 만드는 것이다. 이들 전류는 합해져 저항을 통해서 흘러 Vref를 만든다.
도 2의 밴드갭 기준전압 발생기에서 차동증폭기(Differential Amplifier)가 포화(Saturation) 영역에서 동작하기 위해서는 차동 쌍(Differential Pair)의 NMOS 트랜지스터는 문턱전압(Threshold Voltage)이 낮은 Low-VT 트랜지스터를 사용해야 한다.
도 2의 MP1, MP2와 MP3의 PMOS 채널 폭은 모두 같고 R1과 R2의 저항은 같다. 차동증폭기(Differential Amplifier)는 Va와 Vb 전압이 같도록 조정된다. MP1, MP2와 MP3의 게이트 노드는 치동증폭기의 출력 노드에 모두 연결되어 있으므로 전류 I1, I2와 I3은 모두 같다. I1a=I2a이고 I1b=I2b이므로 수학식 1이 얻어진다.
Figure 112006014119512-pat00001
I2a는 수학식 2와 같이 VT에 비례한다.
Figure 112006014119512-pat00002
I2b는 수학식 3과 같이 VEB1에 비례한다.
Figure 112006014119512-pat00003
여기서 I2는 I2a와 I2b의 합이고, I2와 I3는 같은 전류가 흐르므로 수학식 4가 성립된다.
Figure 112006014119512-pat00004
그러므로 출력 기준전압 Vref는 수학식 5와 같이 된다.
Figure 112006014119512-pat00005
그리고 2001년 6월 CICC에서 이태리 파르마(Parma)대학에서 저전압용 밴드갭 기준전압 발생기를 발표하였다. 이 회로는 Low-VT MOS 트랜지스터 없이 노멀(Normal) VT를 갖는 공정에서도 사용하기 위해 도 2의 차동증폭기의 입력단에 도 3과 같은 레벨 쉬프터(Level Shifter)를 두어 차동증폭기의 입력 바이어스 전압을 높이므로 차동증폭기의 모든 트랜지스터가 포화(Saturation) 영역에서 동작하도록 하고 있다.
도 3은 저전압 레벨 쉬프터(Level Shifter)를 사용한 차동증폭기 회로를 도 시한 것이다.
이상적인 전류원은 게이트가 접지(Ground)에 연결된 PMOS 트랜지스터로 설계할 수 있으며, MP13과 MP14는 Tail Current Source인 MN13의 바이어스 전류를 공급해 주는 자기 바이어스(Self Bias) 회로이다.
도 4는 레벨 쉬프터(Level Shifter)를 사용한 밴드갭 기준전압 발생기 회로도를 도시한 것이다.
도 4의 밴드갭 기준전압 발생기는 에미터(Emitter)의 면적비가 1:100으로 PNP 바이폴라 트랜지스터가 차지하는 면적이 크고, 단순한 전류미러를 사용하므로 Vref의 타겟(target) 전압이 VBE와 다른 경우는 channel length modulation에 의해 전류 값이 달라지고 이에 따라 Vref의 값이 변동한다.
Power-Up시 도 2와 도 4의 밴드갭 기준전압 발생기 회로에서 Vbiasp 노드의 전압이 VDD를 따라 가게 되면 BGR의 자기 바이어스(Self Bias) 회로가 제대로 동작하지 않는다. 그래서 도 5의 Start-Up 회로의 NMOS 트랜지스터인 NM에 의해 VBIASP의 Charge를 정상적인 전압으로 될 때가지 빼주어 바이어스 전류가 흐르게 하는 회로가 필요하다.
도 5는 종래의 스타트-업(Start-Up) 회로를 도시한 것이다.
도 5의 스타트-업(Start-Up) 회로에서 Vbiasp가 VDD를 따라가게 되면 MP31은 OFF 상태이고 NMOS 전류미러(Current Mirror)인 MN32를 통해서 흐르는 전류는 거의 0이다. 한편 게이트가 접지(Ground)인 MP32는 ON상태이므로 NMOS 스위치 MN33의 게 이트 전압인 Vg1이 VDD를 따라 올라 가면서 MN33 NMOS 스위치를 통해 Vbiasp의 Charge를 Va 노드를 통해 discharge시킨다.
만약 Vbiasp가 정상적인 전압으로 떨어지면 MP31이 ON상태가 되어 전류가 NMOS 전류미러(Current Mirror)를 통해 흐르며, MN32의 풀-다운(pull-down) 전류가 MP32의 풀-다운(pull-up) 전류보다 크게 되면 MN33의 게이트 전압인 Vg1은 low로 떨어져 NMOS 스위치 MN32를 OFF시킨다.
도 6은 와이드 스윙(wide swing)을 갖는 캐스코드 전류미러 형태의 BGR회로를 도시한 것이다.
전류미러의 트랜지스터 크기 비를 변경하여 바이폴라 면적 비를 1/10로 줄이고, 와이드 스윙(wide swing)을 갖는 캐스코드 전류미러(cascode current mirror)를 사용하여 VDD 변동에 대해 Vref 의 변동이 둔감하도록 하는 밴드 갭 기준전압발생기 회로도이다. 이때 기준전압(Vref)은 수학식 6과 같이 되며 R3을 조정하므로 임의의 기준전압을 얻을 수 있다.
Figure 112006014119512-pat00006
도 7은 BGR의 스타트-업(Start-Up) 회로를 도시한 것이다.
Power-Up시 Vbiasu와 Vbiasd 노드의 전압이 전원전압(VDD)을 따라 올라갈 때 MN41과 MN42가 ON되어 디스차아징 패스(discharging path)를 만들어 Vbiasu와 Vbiasd가 정상적인 전압으로 바이어싱(biasing)되게 한다.
도 8은 BGR의 Power-Up 시뮬레이션 결과를 그래프로 도시한 것이다.
도 7의 스타트-업 회로의 문제점은 도 8의 SPICE 시뮬레이션(Simulation) 결과에서 보는바와 같이 전원전압(VDD)이 증가함에 따라 MP43의 소오스(Source)와 게이트(Gate) 전압의 차이가 커지면서 pull-up 전류가 증가하여 MN41과 MN42를 턴-온(Turn-On) 시키므로 정상상태에서 Vbiasu와 Vbiasd의 전압을 떨어뜨린다.
따라서, 기준전압(Vref)이 전원전압(VDD)이 증가함에 따라 증가하는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 전원전압(VDD)이 증가하면서 기준전압(Vref)이 증가하지 않는 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업(start-up) 회로는 전원전압(VDD)단에 소스가 연결되고, 게이트가 제1 바이어스 전압(Vbiasu)에 연결된 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 드레인 단에 소스가 연결되고, 게이트가 제2 바이어스 전압(Vbiasd)에 연결된 제2 PMOS 트랜지스터; 상기 제2 PMOS 트랜지스터의 드레인 단에 드레인과 게이트가 연결된 제1 NMOS트랜지스터와 상기 제1 NMOS트랜지스터의 게이트를 공통으로 하는 제2 NMOS트랜지스터로 구성된 전류미러; 상기 전류미러의 출력단인 상기 제2 NMOS트랜지스터의 드레인 단에 게이트가 연결되고, 드레인이 제1 바 이어스 전압(Vbiasu)에 연결된 제3 NMOS트랜지스터; 상기 전류미러의 출력단인 상기 제2 NMOS트랜지스터의 드레인 단에 게이트가 연결되고, 드레인이 제2 바이어스 전압(Vbiasb)에 연결된 제4 NMOS트랜지스터; 상기 전원전압(VDD)단에 소스가 연결되고, 상기 제2 NMOS트랜지스터의 드레인 단에 드레인이 연결되고, 게이트에 Vpg 전압(전원전압(VDD)-문턱전압(△V))이 인가되는 제3 PMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 게이트 단에 게이트와 드레인이 연결되고, 전원전압(VDD)단에 소스가 연결된 제4 PMOS 트랜지스터; 및 상기 제3 PMOS 트랜지스터의 게이트 단에 드레인이 연결되고, 전원전압(VDD)단에 게이트가 연결된 제5 NMOS 트랜지스터;를 포함함을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 9는 본 발명에 의한 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업 회로를 도시한 것이다.
P형 MOS 트랜지스터인 MP43에 인가되는 Vpg 전압(전원전압(VDD) - 문턱전압(△V))을 인가하기 위한 회로로서, 상기 MP43의 게이트 단에 게이트와 드레인이 연결되고, 전원전압(VDD)단에 소스가 연결된 P형 MOS 트랜지스터인 MP51과 상기 MP43의 게이트 단에 드레인이 연결되고, 전원전압(VDD)단에 게이트가 연결된 N형 MOS 트랜지스터인 MN51이 연결된다.
파워-업(Power-up)시 Vbiasu와 Vbiasd가 전원전압(VDD)을 따라가게 되면 MP41과 MP42는 OFF 상태이고 NMOS 전류미러(Current Mirror)인 MN44를 통해서 흐르는 전류는 거의 0이다.
또한, Vbiasu와 Vbiasd가 전원전압(VDD)을 따라 올라갈 때 MN41과 MN42가 ON되어 디스차아징 패스(discharging path)를 만들어 Vbiasu와 Vbiasp가 정상적인 전압으로 바이어싱(biasing)되게 한다.
본원발명의 핵심인 MP43의 게이트에 Vpg 전압(전원전압(VDD) - 문턱전압(△V))이 인가되면, MP43은 ON 상태이므로 NMOS 스위치 MN41과 MN42의 게이트 전압인 Vg1과 Vg2가 전원전압(VDD)을 따라 올라 가면서 MN41과 MN42 NMOS 스위치를 통해 Vbiasu와 Vbiasd의 Charge를 Va와 Vb 노드를 통해 디스차아지(discharge)시킨다.
이때, 전원전압(VDD)이 증가하더라도 MP43의 소오스(source)와 게이트(gate) 전압 차이를 일정하게 유지하므로 Pull-up 전류를 일정하게 해준다.
만약 Vbiasp가 정상적인 전압으로 떨어지면 MP31이 ON되어 전류가 NMOS 전류미러(Current Mirror)를 통해 흐르며, MN32의 pull-down 전류가 MP32의 pull-up 전류보다 크게 되면 MN33의 게이트 전압인 Vg1은 low로 떨어져 NMOS 스위치 MN32를 OFF시킨다.
도 10은 각 모드별 공급전압 VDD에 대한 Vref의 감도(sensitivity) 시뮬레이션(Simulation) 결과를 도시한 것이다.
도 9에 의한 본 발명의 스타트-업(start-up) 회로를 도 6의 와이드 스윙을 갖는 캐스코드 전류미러 형태의 밴드갭 기준전압 발생회로에 0.18㎛ 공정을 이용하여 각 모드별 공급전압 VDD에 대한 Vref의 감도(sensitivity) 시뮬레이션(Simulation) 결과이다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예 시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 스타트-업 회로의 전원전압(VDD)이 증가하면서 소스트랜지스터(MP43)의 소스와 게이트 전압 차이를 일정하게 유지해주므로 Pull-up 전류를 일정하게 유지해준다. 따라서, 전원전압(VDD)이 증가하면서 기준전압(Vref)이 증가하는 문제를 해결할 수 있다.

Claims (2)

  1. 와이드 스윙을 갖는 밴드갭 기준전압 발생회로에 적용되는 스타트-업(start-up) 회로에 있어서,
    전원전압(VDD)단에 소스가 연결되고, 게이트가 제1 바이어스 전압(Vbiasu)에 연결된 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인 단에 소스가 연결되고, 게이트가 제2 바이어스 전압(Vbiasd)에 연결된 제2 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인 단에 드레인과 게이트가 연결된 제1 NMOS트랜지스터와 상기 제1 NMOS트랜지스터의 게이트를 공통으로 하는 제2 NMOS트랜지스터로 구성된 전류미러;
    상기 전류미러의 출력단인 상기 제2 NMOS트랜지스터의 드레인 단에 게이트가 연결되고, 드레인이 제1 바이어스 전압(Vbiasu)에 연결된 제3 NMOS트랜지스터;
    상기 전류미러의 출력단인 상기 제2 NMOS트랜지스터의 드레인 단에 게이트가 연결되고, 드레인이 제2 바이어스 전압(Vbiasb)에 연결된 제4 NMOS트랜지스터;
    상기 전원전압(VDD)단에 소스가 연결되고, 상기 제2 NMOS트랜지스터의 드레인 단에 드레인이 연결되고, 게이트에 Vpg 전압(전원전압(VDD)-문턱전압(△V))이 인가되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 게이트 단에 게이트와 드레인이 연결되고, 전원전압(VDD)단에 소스가 연결된 제4 PMOS 트랜지스터; 및
    상기 제3 PMOS 트랜지스터의 게이트 단에 드레인이 연결되고, 전원전압(VDD)단에 게이트가 연결된 제5 NMOS 트랜지스터;를 포함함을 특징으로 하는 와이드 스윙을 갖는 캐스코드 전류미러형 스타트-업(start-up) 회로.
  2. 제1항에 있어서, 상기 제3 PMOS 트랜지스터의 게이트에 인가되는 Vpg 전압은
    상기 제4 PMOS 트랜지스터와 제5 NMOS 트랜지스터의 회로구성에 의해 생성됨을 특징으로 하는 스타트-업(start-up) 회로.
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CN112506264A (zh) * 2019-09-13 2021-03-16 美国亚德诺半导体公司 具有双基电流循环器的电流镜布置
CN112506264B (zh) * 2019-09-13 2022-10-04 美国亚德诺半导体公司 具有双基电流循环器的电流镜布置

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