JPH08185236A - 基準電圧生成回路 - Google Patents
基準電圧生成回路Info
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- JPH08185236A JPH08185236A JP33854294A JP33854294A JPH08185236A JP H08185236 A JPH08185236 A JP H08185236A JP 33854294 A JP33854294 A JP 33854294A JP 33854294 A JP33854294 A JP 33854294A JP H08185236 A JPH08185236 A JP H08185236A
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Abstract
(57)【要約】
【目的】電源電圧を１Ｖ以下にする。
【構成】ＮＰＮトランジスタＱＮ２のベース・エミッタ
間の電圧の温度ドリフト係数は負の定数となり、ＮＰＮ
トランジスタＱＮ１及びＱＮ２のコレクタ間電圧Ｖ１−
Ｖ２の温度ドリフト係数は正の定数となる。Ｖ１−Ｖ２
に比例した電流ΔＩを差動増幅回路３０で生成してＮＰ
Ｎ型トランジスタＱＮ５のベースに供給する。電流ΔＩ
は絶対温度Ｔに比例し、Ｔが上昇すると、ＮＰＮトラン
ジスタＱＮ５のコレクタ電流の増分はＴの増分に比例
し、その分、抵抗Ｒ７に流れる電流Ｉ４が減少し、これ
により、基準電圧ＶＲＥＦの温度ドリフト係数を殆ど０
にすることができる。ＮＰＮ型トランジスタＱＮ２の飽
和電圧は、０．１Ｖ程度にすることができ、抵抗Ｒ１２
の端子間電圧は０．１Ｖ程度にすることができ、負荷ト
ランジスタＱＰ１の端子間電圧は０．５Ｖ程度にするこ
とができる。
間の電圧の温度ドリフト係数は負の定数となり、ＮＰＮ
トランジスタＱＮ１及びＱＮ２のコレクタ間電圧Ｖ１−
Ｖ２の温度ドリフト係数は正の定数となる。Ｖ１−Ｖ２
に比例した電流ΔＩを差動増幅回路３０で生成してＮＰ
Ｎ型トランジスタＱＮ５のベースに供給する。電流ΔＩ
は絶対温度Ｔに比例し、Ｔが上昇すると、ＮＰＮトラン
ジスタＱＮ５のコレクタ電流の増分はＴの増分に比例
し、その分、抵抗Ｒ７に流れる電流Ｉ４が減少し、これ
により、基準電圧ＶＲＥＦの温度ドリフト係数を殆ど０
にすることができる。ＮＰＮ型トランジスタＱＮ２の飽
和電圧は、０．１Ｖ程度にすることができ、抵抗Ｒ１２
の端子間電圧は０．１Ｖ程度にすることができ、負荷ト
ランジスタＱＰ１の端子間電圧は０．５Ｖ程度にするこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、基準電圧生成回路に関
する。
する。
【０００２】
【従来の技術】携帯電話のような電子機器は、小型化、
軽量化が要求され、これに応じて電池１本で低電圧動作
する半導体集積回路が多用されてきている。このような
半導体集積回路内の低電圧レギュレータ等に用いられる
基準電圧生成回路は、１Ｖ以下の安定した基準電圧を生
成する必要がある。
軽量化が要求され、これに応じて電池１本で低電圧動作
する半導体集積回路が多用されてきている。このような
半導体集積回路内の低電圧レギュレータ等に用いられる
基準電圧生成回路は、１Ｖ以下の安定した基準電圧を生
成する必要がある。
【０００３】図４は、従来の基準電圧生成回路を示す。
図中、１は温度ドリフト検出・補正回路、２はカレント
ミラー回路、３は増幅回路、ＱＰ１〜ＱＰ３はＰＮＰ型
トランジスタ、ＱＮ１〜ＱＮ３はＮＰＮ型トランジス
タ、Ｒ１〜Ｒ５は抵抗である。カレントミラー回路２に
より、ＮＰＮ型トランジスタＱＮ１及びＱＮ２に流れる
コレクタ電流が互いに等しい値Ｉ１にされ、抵抗Ｒ３に
電流２Ｉ１が流れる。
図中、１は温度ドリフト検出・補正回路、２はカレント
ミラー回路、３は増幅回路、ＱＰ１〜ＱＰ３はＰＮＰ型
トランジスタ、ＱＮ１〜ＱＮ３はＮＰＮ型トランジス
タ、Ｒ１〜Ｒ５は抵抗である。カレントミラー回路２に
より、ＮＰＮ型トランジスタＱＮ１及びＱＮ２に流れる
コレクタ電流が互いに等しい値Ｉ１にされ、抵抗Ｒ３に
電流２Ｉ１が流れる。
【０００４】ＮＰＮ型トランジスタＱＮ１は、その飽和
電流がＮＰＮ型トランジスタＱＮ２のそれよりも大きく
なっており、この倍率をｎとする。このようにするに
は、例えばＮＰＮ型トランジスタＱＮ１のエミッタ面積
を、ＮＰＮ型トランジスタＱＮ２のそれのｎ倍にすれば
よい。抵抗Ｒ２の端子間電圧ΔＶＢＥは、ＮＰＮ型トラ
ンジスタＱＮ２のベース・エミッタ間電圧とＮＰＮ型ト
ランジスタＱＮ１のベース・エミッタ間の電圧の差であ
り、 ΔＶＢＥ＝（ｋＴ／ｑ）｛ｌｎ（ｎ）｝ ・・・（１） となる。ここに、ｋはボルツマン定数、Ｔは絶対温度、
ｑは電子の電荷量である。
電流がＮＰＮ型トランジスタＱＮ２のそれよりも大きく
なっており、この倍率をｎとする。このようにするに
は、例えばＮＰＮ型トランジスタＱＮ１のエミッタ面積
を、ＮＰＮ型トランジスタＱＮ２のそれのｎ倍にすれば
よい。抵抗Ｒ２の端子間電圧ΔＶＢＥは、ＮＰＮ型トラ
ンジスタＱＮ２のベース・エミッタ間電圧とＮＰＮ型ト
ランジスタＱＮ１のベース・エミッタ間の電圧の差であ
り、 ΔＶＢＥ＝（ｋＴ／ｑ）｛ｌｎ（ｎ）｝ ・・・（１） となる。ここに、ｋはボルツマン定数、Ｔは絶対温度、
ｑは電子の電荷量である。
【０００５】電流Ｉ１は、抵抗Ｒ２の値により、 Ｉ１＝ΔＶＢＥ／Ｒ２ ・・・（２） として定まり、また、抵抗Ｒ３の端子間電圧の温度ドリ
フト係数（温度に対する電圧の変化率）は正の定数にな
る。一方、ＮＰＮ型トランジスタＱＮ２のベース・エミ
ッタ間電圧ＶＢＥは、Ｔ＝Ｔ０でのＶＢＥ及びエネルギ
ーギャップをそれぞれＶＢＥ０及びＶＥＧ０とすると、
近似的に、 ＶＢＥ＝ＶＢＥ０（Ｔ／Ｔ０）＋ＶＧＥ０（１−Ｔ／Ｔ０）・・・（３） と表され、温度ドリフト係数は負の定数である。
フト係数（温度に対する電圧の変化率）は正の定数にな
る。一方、ＮＰＮ型トランジスタＱＮ２のベース・エミ
ッタ間電圧ＶＢＥは、Ｔ＝Ｔ０でのＶＢＥ及びエネルギ
ーギャップをそれぞれＶＢＥ０及びＶＥＧ０とすると、
近似的に、 ＶＢＥ＝ＶＢＥ０（Ｔ／Ｔ０）＋ＶＧＥ０（１−Ｔ／Ｔ０）・・・（３） と表され、温度ドリフト係数は負の定数である。
【０００６】したがって、抵抗Ｒ２と抵抗Ｒ３の抵抗値
を適当に選定することにより、抵抗Ｒ３の端子間電圧と
ＮＰＮ型トランジスタＱＮ２のベース・エミッタ間電圧
ＶＢＥとの和である電圧Ｖ５の温度ドリフト係数を殆ど
０にすることができる。抵抗Ｒ４及びＲ５は、ＮＰＮ型
トランジスタＱＮ１及びＱＮ２にベース電圧を印加する
ための分圧抵抗である。基準電圧ＶＲＥＦはＶ５（Ｒ４
＋Ｒ５）／Ｒ５となる。
を適当に選定することにより、抵抗Ｒ３の端子間電圧と
ＮＰＮ型トランジスタＱＮ２のベース・エミッタ間電圧
ＶＢＥとの和である電圧Ｖ５の温度ドリフト係数を殆ど
０にすることができる。抵抗Ｒ４及びＲ５は、ＮＰＮ型
トランジスタＱＮ１及びＱＮ２にベース電圧を印加する
ための分圧抵抗である。基準電圧ＶＲＥＦはＶ５（Ｒ４
＋Ｒ５）／Ｒ５となる。
【０００７】ＮＰＮ型トランジスタＱＮ３は、駆動能力
を増幅し、かつ、出力インピーダンスを小さくするため
のものである。また、ＰＮＰ型トランジスタＱＰ１、抵
抗Ｒ１及び増幅回路３は、基準電圧生成回路の出力電流
の変動に対する基準電圧ＶＲＥＦの変動を低減するため
のものである。基準電圧生成回路の出力電流が増加して
基準電圧ＶＲＥＦが低下すると、増幅回路３の出力電位
が低下してＰＮＰ型トランジスタＱＰ１に流れるコレク
タ電流が増加し、ＮＰＮ型トランジスタＱＮ３のベース
電流が増加してそのコレクタ電流が増加する。
を増幅し、かつ、出力インピーダンスを小さくするため
のものである。また、ＰＮＰ型トランジスタＱＰ１、抵
抗Ｒ１及び増幅回路３は、基準電圧生成回路の出力電流
の変動に対する基準電圧ＶＲＥＦの変動を低減するため
のものである。基準電圧生成回路の出力電流が増加して
基準電圧ＶＲＥＦが低下すると、増幅回路３の出力電位
が低下してＰＮＰ型トランジスタＱＰ１に流れるコレク
タ電流が増加し、ＮＰＮ型トランジスタＱＮ３のベース
電流が増加してそのコレクタ電流が増加する。
【０００８】
【発明が解決しようとする課題】電圧Ｖ５は、ＮＰＮ型
トランジスタＱＮ２の絶対零度におけるエネルギーギャ
ップ電圧（シリコンの場合１．２３Ｖ）程度であり、ま
た、抵抗Ｒ４と抵抗Ｒ５の抵抗値は互いにほぼ等しくさ
れるので、基準電圧ＶＲＥＦは２．７Ｖ程度になり、電
源電圧ＶＣＣを１Ｖ以下の低電圧にすることができな
い。このため、安定度の低い基準電圧生成回路を用いる
か、又は、昇圧回路を付加する必要があり、後者の場
合、回路が複雑になると共に、消費電力が増大する原因
となる。
トランジスタＱＮ２の絶対零度におけるエネルギーギャ
ップ電圧（シリコンの場合１．２３Ｖ）程度であり、ま
た、抵抗Ｒ４と抵抗Ｒ５の抵抗値は互いにほぼ等しくさ
れるので、基準電圧ＶＲＥＦは２．７Ｖ程度になり、電
源電圧ＶＣＣを１Ｖ以下の低電圧にすることができな
い。このため、安定度の低い基準電圧生成回路を用いる
か、又は、昇圧回路を付加する必要があり、後者の場
合、回路が複雑になると共に、消費電力が増大する原因
となる。
【０００９】本発明の目的は、このような問題点に鑑
み、電源電圧を１Ｖ以下にすることが可能な安定度のよ
い基準電圧生成回路を提供することにある。
み、電源電圧を１Ｖ以下にすることが可能な安定度のよ
い基準電圧生成回路を提供することにある。
【００１０】
【課題を解決するための手段及びその作用】本発明で
は、第１ＮＰＮトランジスタのエミッタが第１抵抗を介
して第１電源供給線に接続され、飽和電流が該第１ＮＰ
Ｎトランジスタのそれより小さい第２ＮＰＮトランジス
タのエミッタが該第１電源供給線に接続され、該第１及
び第２のＮＰＮトランジスタのベースが互いに短絡さ
れ、該第１及び第２のＮＰＮトランジスタのコレクタが
それぞれ第２及び第３の抵抗を介して負荷トランジスタ
の一端に接続され、該負荷トランジスタの他端が該第１
電源供給線より高い電位の第２電源供給線に接続された
温度ドリフト検出回路と、第３トランジスタの一端が該
第１電源供給線に接続され、該第３トランジスタの他端
が、定電流源を介して該第２電源供給線に接続され且つ
第４抵抗の一端に接続された温度ドリフト補正回路と、
該第１及び第２のＮＰＮ型トランジスタのコレクタ間の
電圧に比例した電流を該第３トランジスタの制御入力端
に供給する差動増幅回路と、を有し、該第１及び第２の
抵抗の値は、該第１及び第２のＮＰＮ型トランジスタに
流れる電流が互いに略等しくなるように定められ、該第
１及び第２のＮＰＮトランジスタのベースが該第３トラ
ンジスタの該他端に接続され、該第４抵抗の他端が基準
電圧出力端とされる。
は、第１ＮＰＮトランジスタのエミッタが第１抵抗を介
して第１電源供給線に接続され、飽和電流が該第１ＮＰ
Ｎトランジスタのそれより小さい第２ＮＰＮトランジス
タのエミッタが該第１電源供給線に接続され、該第１及
び第２のＮＰＮトランジスタのベースが互いに短絡さ
れ、該第１及び第２のＮＰＮトランジスタのコレクタが
それぞれ第２及び第３の抵抗を介して負荷トランジスタ
の一端に接続され、該負荷トランジスタの他端が該第１
電源供給線より高い電位の第２電源供給線に接続された
温度ドリフト検出回路と、第３トランジスタの一端が該
第１電源供給線に接続され、該第３トランジスタの他端
が、定電流源を介して該第２電源供給線に接続され且つ
第４抵抗の一端に接続された温度ドリフト補正回路と、
該第１及び第２のＮＰＮ型トランジスタのコレクタ間の
電圧に比例した電流を該第３トランジスタの制御入力端
に供給する差動増幅回路と、を有し、該第１及び第２の
抵抗の値は、該第１及び第２のＮＰＮ型トランジスタに
流れる電流が互いに略等しくなるように定められ、該第
１及び第２のＮＰＮトランジスタのベースが該第３トラ
ンジスタの該他端に接続され、該第４抵抗の他端が基準
電圧出力端とされる。
【００１１】上記構成において、第１及び第２のＮＰＮ
型トランジスタに流れる電流Ｉ１は、上式（１）で表さ
れ、温度ドリフト係数は正の定数である。また、第２Ｎ
ＰＮ型トランジスタＱＮ２のベース電圧ＶＢＥは、上式
（３）で表され、温度ドリフト係数は負の定数である。
電流Ｉ１は絶対温度Ｔに比例するので、差動増幅回路の
出力電流ΔＩも絶対温度Ｔに比例する。絶対温度Ｔが上
昇すると、第３トランジスタに流れる電流の増分はＴの
増分に比例し、その分、第４抵抗に流れる電流Ｉ４が減
少する。故に、温度ドリフト検出回路、温度ドリフト補
正回路及び差動増幅回路の設計パラメータを適当に定め
ることにより、基準電圧ＶＲＥＦの温度ドリフト係数を
殆ど０にすることができる。
型トランジスタに流れる電流Ｉ１は、上式（１）で表さ
れ、温度ドリフト係数は正の定数である。また、第２Ｎ
ＰＮ型トランジスタＱＮ２のベース電圧ＶＢＥは、上式
（３）で表され、温度ドリフト係数は負の定数である。
電流Ｉ１は絶対温度Ｔに比例するので、差動増幅回路の
出力電流ΔＩも絶対温度Ｔに比例する。絶対温度Ｔが上
昇すると、第３トランジスタに流れる電流の増分はＴの
増分に比例し、その分、第４抵抗に流れる電流Ｉ４が減
少する。故に、温度ドリフト検出回路、温度ドリフト補
正回路及び差動増幅回路の設計パラメータを適当に定め
ることにより、基準電圧ＶＲＥＦの温度ドリフト係数を
殆ど０にすることができる。
【００１２】第２電源供給線と第１電源供給線との間の
必要な最低電源電圧は、温度ドリフト検出回路により定
まる。第２ＮＰＮ型トランジスタの飽和電圧は、０．１
Ｖ程度にすることができ、第２抵抗の端子間電圧は０．
１Ｖ程度にすることができる。負荷トランジスタの端子
間電圧は、例えば、ＰＮＰトランジスタの場合には０．
５Ｖ程度にすることができ、ｐＭＯＳトランジスタの場
合には０．２Ｖ程度にすることができる。したがって、
この最低電源電圧は１Ｖ以下にすることができる。
必要な最低電源電圧は、温度ドリフト検出回路により定
まる。第２ＮＰＮ型トランジスタの飽和電圧は、０．１
Ｖ程度にすることができ、第２抵抗の端子間電圧は０．
１Ｖ程度にすることができる。負荷トランジスタの端子
間電圧は、例えば、ＰＮＰトランジスタの場合には０．
５Ｖ程度にすることができ、ｐＭＯＳトランジスタの場
合には０．２Ｖ程度にすることができる。したがって、
この最低電源電圧は１Ｖ以下にすることができる。
【００１３】本発明の第１態様では、上記負荷トランジ
スタとでカレントミラー回路を構成する第４トランジス
タの一端が第５抵抗の一端に接続され、該第５抵抗の他
端が上記第１電源供給線に接続された出力バッファ回路
を有し、該第５抵抗の一端が上記第４抵抗の上記他端に
接続されている。この第１態様によれば、基準電圧生成
回路の出力電流が増加して基準電圧ＶＲＥＦが低下する
と、第４トランジスタに流れる電流ｋＩ１が増加し、こ
れに伴って負荷トランジスタに流れる電流２Ｉ１が増加
し、差動増幅回路の入力電圧及び出力電流ΔＩが増加し
て、第３トランジスタに流れる電流Ｉ３が増加する。こ
れにより、第４抵抗に流れる電流Ｉ４が減少するので、
基準電圧ＶＲＥＦが上昇してその変動が抑えられる。
スタとでカレントミラー回路を構成する第４トランジス
タの一端が第５抵抗の一端に接続され、該第５抵抗の他
端が上記第１電源供給線に接続された出力バッファ回路
を有し、該第５抵抗の一端が上記第４抵抗の上記他端に
接続されている。この第１態様によれば、基準電圧生成
回路の出力電流が増加して基準電圧ＶＲＥＦが低下する
と、第４トランジスタに流れる電流ｋＩ１が増加し、こ
れに伴って負荷トランジスタに流れる電流２Ｉ１が増加
し、差動増幅回路の入力電圧及び出力電流ΔＩが増加し
て、第３トランジスタに流れる電流Ｉ３が増加する。こ
れにより、第４抵抗に流れる電流Ｉ４が減少するので、
基準電圧ＶＲＥＦが上昇してその変動が抑えられる。
【００１４】本発明の第２態様では、上記出力バッファ
回路は、上記第４トランジスタが２つの並列接続された
トランジスタで構成され、該並列接続されたトランジス
タの他端が第６抵抗を介して上記第２電源供給線に接続
されており、該並列接続されたトランジスタの一方及び
他方のトランジスタの制御入力端がそれぞれ上記第１及
び第２のＮＰＮ型トランジスタのコレクタに接続されて
いる。
回路は、上記第４トランジスタが２つの並列接続された
トランジスタで構成され、該並列接続されたトランジス
タの他端が第６抵抗を介して上記第２電源供給線に接続
されており、該並列接続されたトランジスタの一方及び
他方のトランジスタの制御入力端がそれぞれ上記第１及
び第２のＮＰＮ型トランジスタのコレクタに接続されて
いる。
【００１５】この第２態様によれば、第４トランジスタ
と第６抵抗からなる回路と、負荷トランジスタと第２及
び第３抵抗とからなる回路とが、カレントミラー回路を
構成し、負荷トランジスタと第２電源供給線との間に抵
抗を接続せずにこの抵抗の役割を第２及び第３の抵抗で
兼用でき、したがって、電源電圧を上昇させることな
く、主に第６抵抗の抵抗値を選定することにより、第４
トランジスタに流れる電流ｋＩ１を適当な値にすること
ができる。
と第６抵抗からなる回路と、負荷トランジスタと第２及
び第３抵抗とからなる回路とが、カレントミラー回路を
構成し、負荷トランジスタと第２電源供給線との間に抵
抗を接続せずにこの抵抗の役割を第２及び第３の抵抗で
兼用でき、したがって、電源電圧を上昇させることな
く、主に第６抵抗の抵抗値を選定することにより、第４
トランジスタに流れる電流ｋＩ１を適当な値にすること
ができる。
【００１６】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 ［第１実施例］図１は、第１実施例の基準電圧生成回路
を示す。
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 ［第１実施例］図１は、第１実施例の基準電圧生成回路
を示す。
【００１７】この回路は、温度ドリフト検出回路１０
と、温度ドリフト補正回路２０と、温度ドリフト補正回
路２０を制御するためのバッファとしての差動増幅回路
３０と、出力バッファ回路４０とからなる。温度ドリフ
ト検出回路１０は、図４の場合と同一の回路１１を備え
ており、これは、ＮＰＮ型トランジスタＱＮ１のベース
が抵抗Ｒ２を介してグランド線ＶＳＳに接続され、ＮＰ
Ｎ型トランジスタＱＮ２のベースがグランド線ＶＳＳに
接続され、ＮＰＮ型トランジスタＱＮ１とＱＮ２のベー
スが短絡されている。ＮＰＮ型トランジスタＱＮ１の飽
和電流は、ＮＰＮ型トランジスタＱＮ２のそれのｎ倍
（ｎ＞１）となっている。ＮＰＮ型トランジスタＱＮ１
及びＱＮ２のコレクタはそれぞれ、抵抗Ｒ１１及びＲ１
２を介し、負荷トランジスタであるＰＮＰ型トランジス
タＱＰ１のコレクタに接続されている。ＰＮＰ型トラン
ジスタＱＰ１は、ベースとコレクタ間が短絡され、ベー
スが電源供給線ＶＣＣに接続されている。抵抗Ｒ１１及
びＲ１２の抵抗値は、ＮＰＮ型トランジスタＱＮ１及び
ＱＮ２に互いに等しいコレクタ電流Ｉ１が流れるように
選定される。
と、温度ドリフト補正回路２０と、温度ドリフト補正回
路２０を制御するためのバッファとしての差動増幅回路
３０と、出力バッファ回路４０とからなる。温度ドリフ
ト検出回路１０は、図４の場合と同一の回路１１を備え
ており、これは、ＮＰＮ型トランジスタＱＮ１のベース
が抵抗Ｒ２を介してグランド線ＶＳＳに接続され、ＮＰ
Ｎ型トランジスタＱＮ２のベースがグランド線ＶＳＳに
接続され、ＮＰＮ型トランジスタＱＮ１とＱＮ２のベー
スが短絡されている。ＮＰＮ型トランジスタＱＮ１の飽
和電流は、ＮＰＮ型トランジスタＱＮ２のそれのｎ倍
（ｎ＞１）となっている。ＮＰＮ型トランジスタＱＮ１
及びＱＮ２のコレクタはそれぞれ、抵抗Ｒ１１及びＲ１
２を介し、負荷トランジスタであるＰＮＰ型トランジス
タＱＰ１のコレクタに接続されている。ＰＮＰ型トラン
ジスタＱＰ１は、ベースとコレクタ間が短絡され、ベー
スが電源供給線ＶＣＣに接続されている。抵抗Ｒ１１及
びＲ１２の抵抗値は、ＮＰＮ型トランジスタＱＮ１及び
ＱＮ２に互いに等しいコレクタ電流Ｉ１が流れるように
選定される。
【００１８】これにより、電流Ｉ１は上式（１）で表さ
れ、温度ドリフト係数は正の定数である。また、ＮＰＮ
型トランジスタＱＮ２のベース電圧ＶＢＥは、上式
（３）で表され、温度ドリフト係数は負の定数である。
温度ドリフト補正回路２０は、ＮＰＮ型トランジスタＱ
Ｎ５のエミッタがグランド線ＶＳＳに接続され、ＮＰＮ
型トランジスタＱＮ５のコレクタが、抵抗Ｒ７の一端に
接続され、定電流源２１を介し電源供給線ＶＣＣに接続
され、かつ、ＮＰＮ型トランジスタＱＮ２のベースに接
続されている。定電流源２１に流れる一定の電流Ｉ２
は、ＮＰＮ型トランジスタＱＮ５のコレクタ電流Ｉ３と
抵抗Ｒ７に流れる電流Ｉ４との和になる。電流Ｉ３は、
応答の高速化のため電流Ｉ４よりも充分大きくされ、電
流Ｉ４は、ＮＰＮ型トランジスタＱＮ２のベース電流に
依存しないようにこれよりも充分大きくされる。
れ、温度ドリフト係数は正の定数である。また、ＮＰＮ
型トランジスタＱＮ２のベース電圧ＶＢＥは、上式
（３）で表され、温度ドリフト係数は負の定数である。
温度ドリフト補正回路２０は、ＮＰＮ型トランジスタＱ
Ｎ５のエミッタがグランド線ＶＳＳに接続され、ＮＰＮ
型トランジスタＱＮ５のコレクタが、抵抗Ｒ７の一端に
接続され、定電流源２１を介し電源供給線ＶＣＣに接続
され、かつ、ＮＰＮ型トランジスタＱＮ２のベースに接
続されている。定電流源２１に流れる一定の電流Ｉ２
は、ＮＰＮ型トランジスタＱＮ５のコレクタ電流Ｉ３と
抵抗Ｒ７に流れる電流Ｉ４との和になる。電流Ｉ３は、
応答の高速化のため電流Ｉ４よりも充分大きくされ、電
流Ｉ４は、ＮＰＮ型トランジスタＱＮ２のベース電流に
依存しないようにこれよりも充分大きくされる。
【００１９】温度が上昇すると、ベース・エミッタ間電
圧ＶＢＥが温度の増分に比例して低下するので、抵抗Ｒ
７の他端の基準電圧ＶＲＥＦを一定にするには、電流Ｉ
４を温度の増分に比例して減少させればよい。そこで、
差動増幅回路３０の非反転入力端及び反転入力端がそれ
ぞれＮＰＮ型トランジスタＱＮ１及びＱＮ２のコレクタ
に接続され、差動増幅回路３０の出力端がＮＰＮ型トラ
ンジスタＱＮ５のベースに接続されている。
圧ＶＢＥが温度の増分に比例して低下するので、抵抗Ｒ
７の他端の基準電圧ＶＲＥＦを一定にするには、電流Ｉ
４を温度の増分に比例して減少させればよい。そこで、
差動増幅回路３０の非反転入力端及び反転入力端がそれ
ぞれＮＰＮ型トランジスタＱＮ１及びＱＮ２のコレクタ
に接続され、差動増幅回路３０の出力端がＮＰＮ型トラ
ンジスタＱＮ５のベースに接続されている。
【００２０】ＮＰＮ型トランジスタＱＮ１及びＱＮ２の
コレクタ電圧をそれぞれＶ１及びＶ２とすると、差動増
幅回路３０は、Ｖ１−Ｖ２に比例した電流ΔＩを出力す
る。Ｖ１−Ｖ２＝Ｉ１（Ｒ１２−Ｒ１１）であり、電流
Ｉ１は上式（１）に示すように絶対温度Ｔに比例するの
で、電流ΔＩもＴに比例する。したがって、Ｔが上昇す
ると、電流Ｉ３の増分はＴの増分に比例し、その分、電
流Ｉ４が減少する。故に、温度ドリフト検出回路１０、
温度ドリフト補正回路２０及び差動増幅回路３０の設計
パラメータを適当に定めることにより、基準電圧ＶＲＥ
Ｆの温度ドリフト係数を殆ど０にすることができる。
コレクタ電圧をそれぞれＶ１及びＶ２とすると、差動増
幅回路３０は、Ｖ１−Ｖ２に比例した電流ΔＩを出力す
る。Ｖ１−Ｖ２＝Ｉ１（Ｒ１２−Ｒ１１）であり、電流
Ｉ１は上式（１）に示すように絶対温度Ｔに比例するの
で、電流ΔＩもＴに比例する。したがって、Ｔが上昇す
ると、電流Ｉ３の増分はＴの増分に比例し、その分、電
流Ｉ４が減少する。故に、温度ドリフト検出回路１０、
温度ドリフト補正回路２０及び差動増幅回路３０の設計
パラメータを適当に定めることにより、基準電圧ＶＲＥ
Ｆの温度ドリフト係数を殆ど０にすることができる。
【００２１】出力バッファ回路４０は、ＰＮＰ型トラン
ジスタＱＰ５のエミッタ及びベースがそれぞれ電源供給
線ＶＣＣ及びＰＮＰ型トランジスタＱＰ１のベースに接
続され、ＰＮＰ型トランジスタＱＰ５のコレクタが、抵
抗Ｒ７の他端に接続され、かつ、抵抗Ｒ５を介してグラ
ンド線ＶＳＳに接続されている。ＰＮＰ型トランジスタ
ＱＰ５は、ＰＮＰ型トランジスタＱＰ１とカレントミラ
ー回路を構成しているので、ＰＮＰ型トランジスタＱＰ
５のコレクタ電流は、ＰＮＰ型トランジスタＱＰ１のコ
レクタ電流２Ｉ１に比例した値ｋＩ１となる。
ジスタＱＰ５のエミッタ及びベースがそれぞれ電源供給
線ＶＣＣ及びＰＮＰ型トランジスタＱＰ１のベースに接
続され、ＰＮＰ型トランジスタＱＰ５のコレクタが、抵
抗Ｒ７の他端に接続され、かつ、抵抗Ｒ５を介してグラ
ンド線ＶＳＳに接続されている。ＰＮＰ型トランジスタ
ＱＰ５は、ＰＮＰ型トランジスタＱＰ１とカレントミラ
ー回路を構成しているので、ＰＮＰ型トランジスタＱＰ
５のコレクタ電流は、ＰＮＰ型トランジスタＱＰ１のコ
レクタ電流２Ｉ１に比例した値ｋＩ１となる。
【００２２】基準電圧生成回路の出力電流が増加して基
準電圧ＶＲＥＦが低下すると、電流ｋＩ１が増加し、こ
れに伴って電流２Ｉ１が増加し、Ｖ１−Ｖ２及び電流Δ
Ｉが増加して電流Ｉ３が増加し、電流Ｉ４が減少するの
で、基準電圧ＶＲＥＦが上昇してその変動が抑えられ
る。電源電圧ＶＣＣに必要な最低電圧は、温度ドリフト
検出回路１０により定まる。ＮＰＮ型トランジスタＱＮ
２の飽和電圧は、０．１Ｖ程度にすることができ、抵抗
Ｒ１２の端子間電圧は０．１Ｖ程度にすることができ、
ＰＮＰ型トランジスタＱＰ１のエミッタ・ベース間の電
圧は０．５Ｖ程度にすることができるので、この場合、 ＶＣＣ＝０．１＋０．１＋０．５＝０．７Ｖ となり、電源電圧ＶＣＣを１Ｖ以下にすることができ
る。
準電圧ＶＲＥＦが低下すると、電流ｋＩ１が増加し、こ
れに伴って電流２Ｉ１が増加し、Ｖ１−Ｖ２及び電流Δ
Ｉが増加して電流Ｉ３が増加し、電流Ｉ４が減少するの
で、基準電圧ＶＲＥＦが上昇してその変動が抑えられ
る。電源電圧ＶＣＣに必要な最低電圧は、温度ドリフト
検出回路１０により定まる。ＮＰＮ型トランジスタＱＮ
２の飽和電圧は、０．１Ｖ程度にすることができ、抵抗
Ｒ１２の端子間電圧は０．１Ｖ程度にすることができ、
ＰＮＰ型トランジスタＱＰ１のエミッタ・ベース間の電
圧は０．５Ｖ程度にすることができるので、この場合、 ＶＣＣ＝０．１＋０．１＋０．５＝０．７Ｖ となり、電源電圧ＶＣＣを１Ｖ以下にすることができ
る。
【００２３】［第２実施例］図２は、第２実施例の基準
電圧生成回路を示す。この回路の差動増幅回路３０は、
ＰＮＰ型トランジスタＱＰ４１及びＱＰ４２のエミッタ
が抵抗Ｒ６を介して電源供給線ＶＣＣに接続され、ＰＮ
Ｐ型トランジスタＱＰ４１及びＱＰ４２のコレクタがそ
れぞれＮＰＮ型トランジスタＱＮ４１及びＱＮ４２のコ
レクタに接続されている。ＮＰＮ型トランジスタＱＮ４
１とＮＰＮ型トランジスタＱＮ４２とは、ベース及びエ
ミッタがそれぞれ互いに短絡され、ベースがＮＰＮ型ト
ランジスタＱＮ４１のコレクタと短絡され、かつ、エミ
ッタがグランド線ＶＳＳに接続されており、カレントミ
ラー回路３１を構成している。ＮＰＮ型トランジスタＱ
Ｎ４１及びＱＮ４２のコレクタ電流は互いに等しく、こ
れをＩ５とすると、ＰＮＰ型トランジスタＱＰ４２のコ
レクタ電流はＩ５＋ΔＩと表され、電流ΔＩが分流して
ＮＰＮ型トランジスタＱＮ５のベースに流れる。この電
流ΔＩは、Ｖ１−Ｖ２に比例する。
電圧生成回路を示す。この回路の差動増幅回路３０は、
ＰＮＰ型トランジスタＱＰ４１及びＱＰ４２のエミッタ
が抵抗Ｒ６を介して電源供給線ＶＣＣに接続され、ＰＮ
Ｐ型トランジスタＱＰ４１及びＱＰ４２のコレクタがそ
れぞれＮＰＮ型トランジスタＱＮ４１及びＱＮ４２のコ
レクタに接続されている。ＮＰＮ型トランジスタＱＮ４
１とＮＰＮ型トランジスタＱＮ４２とは、ベース及びエ
ミッタがそれぞれ互いに短絡され、ベースがＮＰＮ型ト
ランジスタＱＮ４１のコレクタと短絡され、かつ、エミ
ッタがグランド線ＶＳＳに接続されており、カレントミ
ラー回路３１を構成している。ＮＰＮ型トランジスタＱ
Ｎ４１及びＱＮ４２のコレクタ電流は互いに等しく、こ
れをＩ５とすると、ＰＮＰ型トランジスタＱＰ４２のコ
レクタ電流はＩ５＋ΔＩと表され、電流ΔＩが分流して
ＮＰＮ型トランジスタＱＮ５のベースに流れる。この電
流ΔＩは、Ｖ１−Ｖ２に比例する。
【００２４】ここで、図１において、ＰＮＰ型トランジ
スタＱＰ５のトランジスタサイズを変えずにそのコレク
タ電流ｋＩを変えるには、ＰＮＰ型トランジスタＱＰ５
のエミッタと電源供給線ＶＣＣとの間に抵抗を接続し、
これに対応して、ＰＮＰ型トランジスタＱＰ１のエミッ
タと電源供給線ＶＣＣとの間に抵抗を接続すればよい。
しかし、これにより、必要な電源電圧ＶＣＣが上昇す
る。
スタＱＰ５のトランジスタサイズを変えずにそのコレク
タ電流ｋＩを変えるには、ＰＮＰ型トランジスタＱＰ５
のエミッタと電源供給線ＶＣＣとの間に抵抗を接続し、
これに対応して、ＰＮＰ型トランジスタＱＰ１のエミッ
タと電源供給線ＶＣＣとの間に抵抗を接続すればよい。
しかし、これにより、必要な電源電圧ＶＣＣが上昇す
る。
【００２５】そこで、これを避けるため、図２では、Ｐ
ＮＰ型トランジスタＱＰ１のエミッタと電源供給線ＶＣ
Ｃとの間に抵抗を接続せずに、この抵抗を抵抗Ｒ１１及
びＲ１２で兼用している。一般にＶ１≠Ｖ２であるの
で、図１のＰＮＰ型トランジスタＱＰ５の替わりにＰＮ
Ｐ型トランジスタＱＰ５１とＰＮＰ型トランジスタＱＰ
５２とが並列接続され、それぞれのエミッタが抵抗Ｒ１
１と抵抗Ｒ１２の回路１１側の一端に接続されている。
ＮＰ型トランジスタＱＰ１のエミッタと電源供給線ＶＣ
Ｃとの間に抵抗を接続せずに、この抵抗を抵抗Ｒ１１及
びＲ１２で兼用している。一般にＶ１≠Ｖ２であるの
で、図１のＰＮＰ型トランジスタＱＰ５の替わりにＰＮ
Ｐ型トランジスタＱＰ５１とＰＮＰ型トランジスタＱＰ
５２とが並列接続され、それぞれのエミッタが抵抗Ｒ１
１と抵抗Ｒ１２の回路１１側の一端に接続されている。
【００２６】これにより、ＰＮＰ型トランジスタＱＰ５
１及びＱＰ５２を等価な１つのＰＮＰ型トランジスタで
置き換えたと仮定したときにそのベース電圧がＶ１とＶ
２の平均電圧になる。したがって、本第２実施例によれ
ば、電源電圧ＶＣＣを上昇させることなく、主に抵抗Ｒ
８の抵抗値を選定することにより、回路４１に流れる電
流ｋＩ１を適当な値にすることができる。
１及びＱＰ５２を等価な１つのＰＮＰ型トランジスタで
置き換えたと仮定したときにそのベース電圧がＶ１とＶ
２の平均電圧になる。したがって、本第２実施例によれ
ば、電源電圧ＶＣＣを上昇させることなく、主に抵抗Ｒ
８の抵抗値を選定することにより、回路４１に流れる電
流ｋＩ１を適当な値にすることができる。
【００２７】また、ＮＰＮ型トランジスタＱＮ５のベー
スとＮＰＮ型トランジスタＱＮ２のベースとの間には、
位相補償用のコンデンサＣが接続されている。コンデン
サＣは、ＰＮＰ型トランジスタＱＰ４１のベース・コレ
クタ間と、ＮＰＮ型トランジスタＱＮ４１のコレクタ・
ベース間と、ＮＰＮ型トランジスタＱＮ４２のベース・
コレクタ間と、ＮＰＮ型トランジスタＱＮ５のベース・
コレクタ間と、ＮＰＮ型トランジスタＱＮ２のベース・
コレクタ間とを結んだループでの発信を防止するための
ものである。
スとＮＰＮ型トランジスタＱＮ２のベースとの間には、
位相補償用のコンデンサＣが接続されている。コンデン
サＣは、ＰＮＰ型トランジスタＱＰ４１のベース・コレ
クタ間と、ＮＰＮ型トランジスタＱＮ４１のコレクタ・
ベース間と、ＮＰＮ型トランジスタＱＮ４２のベース・
コレクタ間と、ＮＰＮ型トランジスタＱＮ５のベース・
コレクタ間と、ＮＰＮ型トランジスタＱＮ２のベース・
コレクタ間とを結んだループでの発信を防止するための
ものである。
【００２８】［第３実施例］図３は、第３実施例の基準
電圧生成回路を示す。この回路は、上式（１）の関係を
確保するためのＮＰＮ型トランジスタＱＮ１及びＱＮ２
を除き、図２のＰＮＰ型トランジスタ及びＮＰＮ型トラ
ンジスタをそれぞれｐＭＯＳトランジスタ及びｎＭＯＳ
トランジスタで置き換えた構成となっている。
電圧生成回路を示す。この回路は、上式（１）の関係を
確保するためのＮＰＮ型トランジスタＱＮ１及びＱＮ２
を除き、図２のＰＮＰ型トランジスタ及びＮＰＮ型トラ
ンジスタをそれぞれｐＭＯＳトランジスタ及びｎＭＯＳ
トランジスタで置き換えた構成となっている。
【００２９】ｐＭＯＳトランジスタＴＰ１の、ゲート・
ドレイン間を短絡した端子間電圧（しきい電圧）は、
０．２Ｖ程度にできるので、本第３実施例によれば、上
記第１及び第２実施例よりもさらに電源電圧ＶＣＣを低
くすることが可能である。
ドレイン間を短絡した端子間電圧（しきい電圧）は、
０．２Ｖ程度にできるので、本第３実施例によれば、上
記第１及び第２実施例よりもさらに電源電圧ＶＣＣを低
くすることが可能である。
【００３０】
【発明の効果】以上説明した如く、本発明に係る基準電
圧生成回路によれば、１Ｖ以下の低電源電圧を用いて温
度ドリフトが殆ど無い基準電圧を生成できるという優れ
た効果を奏し、携帯電話等の軽量化及び電池の長寿命化
に寄与するところが大きい。本発明の第１態様によれ
ば、基準電圧生成回路の出力電流の変動に対しても基準
電圧を安定化することができるという効果を奏する。
圧生成回路によれば、１Ｖ以下の低電源電圧を用いて温
度ドリフトが殆ど無い基準電圧を生成できるという優れ
た効果を奏し、携帯電話等の軽量化及び電池の長寿命化
に寄与するところが大きい。本発明の第１態様によれ
ば、基準電圧生成回路の出力電流の変動に対しても基準
電圧を安定化することができるという効果を奏する。
【００３１】本発明の第２態様によれば、第４トランジ
スタと第６抵抗からなる回路と、負荷トランジスタと第
２及び第３抵抗とからなる回路とが、カレントミラー回
路を構成し、負荷トランジスタと第２電源供給線との間
に抵抗を接続せずにこの抵抗の役割を第２及び第３の抵
抗で兼用でき、したがって、電源電圧を上昇させること
なく、主に第６抵抗の抵抗値を選定することにより、第
４トランジスタに流れる電流を適当な値にすることがで
きるという効果を奏する。
スタと第６抵抗からなる回路と、負荷トランジスタと第
２及び第３抵抗とからなる回路とが、カレントミラー回
路を構成し、負荷トランジスタと第２電源供給線との間
に抵抗を接続せずにこの抵抗の役割を第２及び第３の抵
抗で兼用でき、したがって、電源電圧を上昇させること
なく、主に第６抵抗の抵抗値を選定することにより、第
４トランジスタに流れる電流を適当な値にすることがで
きるという効果を奏する。
【図１】本発明の第１実施例の基準電圧生成回路を示す
図である。
図である。
【図２】本発明の第２実施例の基準電圧生成回路を示す
図である。
図である。
【図３】本発明の第３実施例の基準電圧生成回路を示す
図である。
図である。
【図４】従来の基準電圧生成回路を示す図である。
１０ 温度ドリフト検出回路 ２０ 温度ドリフト補正回路 ２１ 定電流源 ３０ 差動増幅回路 ３１ カレントミラー回路 ４０、４０Ａ 出力バッファ回路
Claims (3)
- 【請求項１】 第１ＮＰＮトランジスタのエミッタが第
１抵抗を介して第１電源供給線に接続され、飽和電流が
該第１ＮＰＮトランジスタのそれより小さい第２ＮＰＮ
トランジスタのエミッタが該第１電源供給線に接続さ
れ、該第１及び第２のＮＰＮトランジスタのベースが互
いに短絡され、該第１及び第２のＮＰＮトランジスタの
コレクタがそれぞれ第２及び第３の抵抗を介して負荷ト
ランジスタの一端に接続され、該負荷トランジスタの他
端が該第１電源供給線より高い電位の第２電源供給線に
接続された温度ドリフト検出回路と、 第３トランジスタの一端が該第１電源供給線に接続さ
れ、該第３トランジスタの他端が、定電流源を介して該
第２電源供給線に接続され且つ第４抵抗の一端に接続さ
れた温度ドリフト補正回路と、 該第１及び第２のＮＰＮ型トランジスタのコレクタ間の
電圧に比例した電流を該第３トランジスタの制御入力端
に供給する差動増幅回路と、 を有し、該第１及び第２の抵抗の値は、該第１及び第２
のＮＰＮ型トランジスタに流れる電流が互いに略等しく
なるように定められ、該第１及び第２のＮＰＮトランジ
スタのベースが該第３トランジスタの該他端に接続さ
れ、該第４抵抗の他端が基準電圧出力端とされることを
特徴とする基準電圧生成回路。 - 【請求項２】 前記負荷トランジスタとでカレントミラ
ー回路を構成する第４トランジスタの一端が第５抵抗の
一端に接続され、該第５抵抗の他端が前記第１電源供給
線に接続された出力バッファ回路を有し、 該第５抵抗の一端が前記第４抵抗の前記他端に接続され
ていることを特徴とする請求項１記載の基準電圧生成回
路。 - 【請求項３】 前記出力バッファ回路は、前記第４トラ
ンジスタが２つの並列接続されたトランジスタで構成さ
れ、該並列接続されたトランジスタの他端が第６抵抗を
介して前記第２電源供給線に接続されており、 該並列接続されたトランジスタの一方及び他方のトラン
ジスタの制御入力端がそれぞれ前記第１及び第２のＮＰ
Ｎ型トランジスタのコレクタに接続されていることを特
徴とする請求項２記載の基準電圧生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33854294A JPH08185236A (ja) | 1994-12-29 | 1994-12-29 | 基準電圧生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33854294A JPH08185236A (ja) | 1994-12-29 | 1994-12-29 | 基準電圧生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08185236A true JPH08185236A (ja) | 1996-07-16 |
Family
ID=18319151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33854294A Withdrawn JPH08185236A (ja) | 1994-12-29 | 1994-12-29 | 基準電圧生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08185236A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776160B1 (ko) * | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
| WO2008120350A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 基準電圧生成回路 |
| CN103323153A (zh) * | 2013-06-27 | 2013-09-25 | 无锡信大气象传感网科技有限公司 | 一种压阻式压力变送器 |
| US9112510B2 (en) | 2012-01-11 | 2015-08-18 | Socionext Inc. | Reference voltage generation circuit, oscillation circuit including the same and method for calibrating oscillation frequency of oscillation circuit |
| CN113655842A (zh) * | 2021-09-23 | 2021-11-16 | 华东光电集成器件研究所 | 一种零温漂基准源电路装置 |
-
1994
- 1994-12-29 JP JP33854294A patent/JPH08185236A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776160B1 (ko) * | 2006-12-27 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 밴드갭 기준전압 생성장치 |
| WO2008120350A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 基準電圧生成回路 |
| US7880532B2 (en) | 2007-03-29 | 2011-02-01 | Fujitsu Limited | Reference voltage generating circuit |
| JP5003754B2 (ja) * | 2007-03-29 | 2012-08-15 | 富士通株式会社 | 基準電圧生成回路 |
| US9112510B2 (en) | 2012-01-11 | 2015-08-18 | Socionext Inc. | Reference voltage generation circuit, oscillation circuit including the same and method for calibrating oscillation frequency of oscillation circuit |
| CN103323153A (zh) * | 2013-06-27 | 2013-09-25 | 无锡信大气象传感网科技有限公司 | 一种压阻式压力变送器 |
| CN103323153B (zh) * | 2013-06-27 | 2015-10-21 | 无锡信大气象传感网科技有限公司 | 一种压阻式压力变送器 |
| CN113655842A (zh) * | 2021-09-23 | 2021-11-16 | 华东光电集成器件研究所 | 一种零温漂基准源电路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |