JP3420536B2 - Ｃｍｏｓバンドギャップ電圧基準 - Google Patents
Ｃｍｏｓバンドギャップ電圧基準Info
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バンドギャップ電
圧基準回路に関し、特に低供給電圧を有する温度に影響
を受けないバンドギャップ電圧基準回路に関する。
圧基準回路に関し、特に低供給電圧を有する温度に影響
を受けないバンドギャップ電圧基準回路に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】複
雑な高性能電子回路を利用する携帯型電池式機器または
システムの用途が、セルラー電話、ラップトップ・コン
ピュータ等のシステムの広範な使用と共に最近増加して
いる。こうした用途に必須の構成要素は、バンドギャッ
プ電圧および電流基準である低電圧基準を有する集積回
路（ＩＣ）であり、これが大部分のアナログ機能をサポ
ートする。こうしたシステムでは、この低電圧基準が、
１．２〜３．０ボルト程度といった、比較的低い電源電
圧で動作することが望ましい。また、低電圧基準が安定
で、温度変化、電源の変化および雑音の影響を事実上受
けないことが望ましい。
雑な高性能電子回路を利用する携帯型電池式機器または
システムの用途が、セルラー電話、ラップトップ・コン
ピュータ等のシステムの広範な使用と共に最近増加して
いる。こうした用途に必須の構成要素は、バンドギャッ
プ電圧および電流基準である低電圧基準を有する集積回
路（ＩＣ）であり、これが大部分のアナログ機能をサポ
ートする。こうしたシステムでは、この低電圧基準が、
１．２〜３．０ボルト程度といった、比較的低い電源電
圧で動作することが望ましい。また、低電圧基準が安定
で、温度変化、電源の変化および雑音の影響を事実上受
けないことが望ましい。
【０００３】通常、バンドギャップ電圧基準発生器とし
て知られる回路が利用され、望ましい安定な基準、すな
わちバンドギャップ電圧基準を提供する。こうしたバン
ドギャップ電圧基準発生器の１つが、１９９６年４月３
０日発行の、Ｎａｇａｒａｊによる「バンドギャップ電
圧基準発生器」と題された米国特許第５，５１２，８１
７号で説明されている。この発生器は種々の用途で特に
有効であるが、上記の特許で説明されたバンドギャップ
電圧基準回路は、通常、約４ボルト程度の電源を利用し
て約１．２５ボルトのバンドギャップ電圧基準を発生し
ている。場合によっては、むしろほぼ絶対温度に比例す
る（ＰＴＡＴ）電流を発生する電流源を有することが望
ましいことがある。こうした電流源が利用され、他の用
途に関連してより大きな柔軟性を提供しつつ、バンドギ
ャップ電圧基準を提供することがある。ほぼ絶対温度に
比例する電流を提供し、４ボルト以下といった比較的低
い供給電圧で満足に動作することのできるＰＴＡＴ電流
源は、１９９７年７月８日発行の、Ｌａｋｓｈｍｉｋｕ
ｍａｒ他による米国特許第５，６４６，５１８号で説明
されている。
て知られる回路が利用され、望ましい安定な基準、すな
わちバンドギャップ電圧基準を提供する。こうしたバン
ドギャップ電圧基準発生器の１つが、１９９６年４月３
０日発行の、Ｎａｇａｒａｊによる「バンドギャップ電
圧基準発生器」と題された米国特許第５，５１２，８１
７号で説明されている。この発生器は種々の用途で特に
有効であるが、上記の特許で説明されたバンドギャップ
電圧基準回路は、通常、約４ボルト程度の電源を利用し
て約１．２５ボルトのバンドギャップ電圧基準を発生し
ている。場合によっては、むしろほぼ絶対温度に比例す
る（ＰＴＡＴ）電流を発生する電流源を有することが望
ましいことがある。こうした電流源が利用され、他の用
途に関連してより大きな柔軟性を提供しつつ、バンドギ
ャップ電圧基準を提供することがある。ほぼ絶対温度に
比例する電流を提供し、４ボルト以下といった比較的低
い供給電圧で満足に動作することのできるＰＴＡＴ電流
源は、１９９７年７月８日発行の、Ｌａｋｓｈｍｉｋｕ
ｍａｒ他による米国特許第５，６４６，５１８号で説明
されている。
【０００４】既存の０．３５μｍ、３．０ボルト・バン
ドギャップ電圧基準回路は、ＩＣのトリミング後、−４
０℃から＋１２５℃で約４％の最悪値シミュレート温度
変化を有する。この最悪値変化は大部分の無線用途では
十分であるが、場合によっては動作に十分な余裕がない
ことがある。さらに、供給電圧が２．４ボルト以下にな
ると、通常の１．２４ボルト・バンドギャップ出力電圧
は大部分の同相電圧用の場合高すぎ、直流負荷を駆動し
ない場合でも、さらに低い電圧（通常、約Ｖｄｄ／２）
に再バッファしなければならない。
ドギャップ電圧基準回路は、ＩＣのトリミング後、−４
０℃から＋１２５℃で約４％の最悪値シミュレート温度
変化を有する。この最悪値変化は大部分の無線用途では
十分であるが、場合によっては動作に十分な余裕がない
ことがある。さらに、供給電圧が２．４ボルト以下にな
ると、通常の１．２４ボルト・バンドギャップ出力電圧
は大部分の同相電圧用の場合高すぎ、直流負荷を駆動し
ない場合でも、さらに低い電圧（通常、約Ｖｄｄ／２）
に再バッファしなければならない。
【０００５】
【課題を解決するための手段】本発明は、絶対温度比例
（ＰＴＡＴ）電圧発生器と電圧バッファを含むバンドギ
ャップ電圧基準回路に関する。ＰＴＡＴ電圧発生器は、
第１電流経路で第１インピーダンスにかかる第１ＰＴＡ
Ｔ電圧と第１素子にかかる第２ＰＴＡＴ電圧を発生し、
第２電流経路で第２素子にかかる第３ＰＴＡＴ電圧を発
生することができる。第２および第３ＰＴＡＴ電圧の各
々は対応する素子のダイオード接合等式にほぼ従い、第
１素子は第１電流経路の第１インピーダンスと直列に結
合し、ＰＴＡＴ電圧発生器は第１および第２ＰＴＡＴ電
圧の合計に第３ＰＴＡＴ電圧までバイアスをかける。電
圧バッファは第２インピーダンスにかかる電圧と第３Ｐ
ＴＡＴ電圧を受け取り、出力端子にバンドギャップ電圧
を発生することができる。第２インピーダンスにかかる
電圧とそれを流れる電流は、それぞれ第１インピーダン
スにかかる第１ＰＴＡＴ電圧とそれを流れる電流にほぼ
比例し、電圧バッファは第３ＰＴＡＴ電圧で第２インピ
ーダンスにかかる電圧にバイアスをかけ、バンドギャッ
プ電圧を調整する。
（ＰＴＡＴ）電圧発生器と電圧バッファを含むバンドギ
ャップ電圧基準回路に関する。ＰＴＡＴ電圧発生器は、
第１電流経路で第１インピーダンスにかかる第１ＰＴＡ
Ｔ電圧と第１素子にかかる第２ＰＴＡＴ電圧を発生し、
第２電流経路で第２素子にかかる第３ＰＴＡＴ電圧を発
生することができる。第２および第３ＰＴＡＴ電圧の各
々は対応する素子のダイオード接合等式にほぼ従い、第
１素子は第１電流経路の第１インピーダンスと直列に結
合し、ＰＴＡＴ電圧発生器は第１および第２ＰＴＡＴ電
圧の合計に第３ＰＴＡＴ電圧までバイアスをかける。電
圧バッファは第２インピーダンスにかかる電圧と第３Ｐ
ＴＡＴ電圧を受け取り、出力端子にバンドギャップ電圧
を発生することができる。第２インピーダンスにかかる
電圧とそれを流れる電流は、それぞれ第１インピーダン
スにかかる第１ＰＴＡＴ電圧とそれを流れる電流にほぼ
比例し、電圧バッファは第３ＰＴＡＴ電圧で第２インピ
ーダンスにかかる電圧にバイアスをかけ、バンドギャッ
プ電圧を調整する。
【０００６】
【発明の実施の形態】本発明の他の態様、特徴及び利点
は、以下の詳細な記述、添付された特許請求の範囲及び
添付された図面からより完全に明らかになるであろう。
図１を参照すると、本発明の１つの実施形態によるバン
ドギャップ電圧基準回路１００が示される。図１に示さ
れるように、バンドギャップ電圧基準回路１００は、電
源としての電流源１５０、電圧調整器１１８、第１段１
９０および第２段１９２を備えている。第１段１９０
は、電流源１５０によって駆動される絶対温度比例（Ｐ
ＴＡＴ）電圧発生器である。第１段１９０は、ＭＯＳ素
子１０２および１０４を有する第１電流ミラー１６０、
抵抗値Ｒ1の負荷抵抗１１０、素子サイズＱ１およびＱ
２を有するＰＮＰトランジスタ１０６および１０８とし
て示される１組の半導体素子および、第１演算増幅器
（ＶＡＭＰ１）１１２を備えている。第２段１９２は電
流ミラーと電圧バッファである。第２段１９２は、ＭＯ
Ｓ素子１１４、１２０および１２２を有する第２電流ミ
ラー１７０、抵抗値Ｒ２の帰還抵抗１２４を有する第２
演算増幅器（ＶＡＭＰ２）１１６および、ＭＯＳ素子１
３０を備えている。
は、以下の詳細な記述、添付された特許請求の範囲及び
添付された図面からより完全に明らかになるであろう。
図１を参照すると、本発明の１つの実施形態によるバン
ドギャップ電圧基準回路１００が示される。図１に示さ
れるように、バンドギャップ電圧基準回路１００は、電
源としての電流源１５０、電圧調整器１１８、第１段１
９０および第２段１９２を備えている。第１段１９０
は、電流源１５０によって駆動される絶対温度比例（Ｐ
ＴＡＴ）電圧発生器である。第１段１９０は、ＭＯＳ素
子１０２および１０４を有する第１電流ミラー１６０、
抵抗値Ｒ1の負荷抵抗１１０、素子サイズＱ１およびＱ
２を有するＰＮＰトランジスタ１０６および１０８とし
て示される１組の半導体素子および、第１演算増幅器
（ＶＡＭＰ１）１１２を備えている。第２段１９２は電
流ミラーと電圧バッファである。第２段１９２は、ＭＯ
Ｓ素子１１４、１２０および１２２を有する第２電流ミ
ラー１７０、抵抗値Ｒ２の帰還抵抗１２４を有する第２
演算増幅器（ＶＡＭＰ２）１１６および、ＭＯＳ素子１
３０を備えている。
【０００７】電流源１５０は、例えば、１組のＭＯＳ素
子１２６および１２８として、およびＶＤＤのような電
圧源の両端で調整電圧ＶREG に結合された電流ミラーと
して実現されるが、本発明の範囲はこの点で制限されな
い。図１の回路の場合、ＶＡＭＰ１とＶＡＭＰ２の「演
算増幅器」という用語は、２つの電圧レベルまたは電圧
信号を直接比較し、少なくとも部分的に電圧信号比較に
基づいて増幅出力電圧信号応答を提供する素子を指す。
例えば、ＶＡＭＰ１ １１２は、ノードＮ１の抵抗素子
１１０とＰＮＰトランジスタ１０６の両方にかかる電圧
と、ノードＮ２のＰＮＰトランジスタ１０８にかかる電
圧を比較する。
子１２６および１２８として、およびＶＤＤのような電
圧源の両端で調整電圧ＶREG に結合された電流ミラーと
して実現されるが、本発明の範囲はこの点で制限されな
い。図１の回路の場合、ＶＡＭＰ１とＶＡＭＰ２の「演
算増幅器」という用語は、２つの電圧レベルまたは電圧
信号を直接比較し、少なくとも部分的に電圧信号比較に
基づいて増幅出力電圧信号応答を提供する素子を指す。
例えば、ＶＡＭＰ１ １１２は、ノードＮ１の抵抗素子
１１０とＰＮＰトランジスタ１０６の両方にかかる電圧
と、ノードＮ２のＰＮＰトランジスタ１０８にかかる電
圧を比較する。
【０００８】図１で示されているように、ＭＯＳ素子１
０２および１０４は、第１および第２経路に比例する電
流を有する第１電流ミラーを提供するよう結合されてい
る。当業技術分野で周知のように、ＭＯＳ素子を通過す
る電流は素子のゲート幅に比例する。従って、第１電流
と第２電流の比は、ＭＯＳ素子１０２と１０４のサイズ
の比によって決定される。ＭＯＳ素子１０４はＭＯＳ素
子１０２の約８倍の大きさのゲート幅を有する。すなわ
ち、示されるように、約１０μＡの第１電流Ｉ１がノー
ドＮ１の第１電流経路を流れ、約８０μＡの第２電流Ｉ
２がノードＮ２を流れる。ＭＯＳ素子１０２および１０
４は、ＶＡＭＰ１ １１２によって発生した電圧比較Ｖ
GATEに電気的に結合されたゲートを有する。ＶＡＭＰ１
１１２によって提供された電圧ＶGATEによって、ＭＯ
Ｓ素子１０２と１０４のドレーン−ソース間電圧はほぼ
等しくなり、ＭＯＳ素子１０２と１０４はバンドギャッ
プ電圧基準回路１００の回路動作中、飽和領域で、また
はその付近で動作する。
０２および１０４は、第１および第２経路に比例する電
流を有する第１電流ミラーを提供するよう結合されてい
る。当業技術分野で周知のように、ＭＯＳ素子を通過す
る電流は素子のゲート幅に比例する。従って、第１電流
と第２電流の比は、ＭＯＳ素子１０２と１０４のサイズ
の比によって決定される。ＭＯＳ素子１０４はＭＯＳ素
子１０２の約８倍の大きさのゲート幅を有する。すなわ
ち、示されるように、約１０μＡの第１電流Ｉ１がノー
ドＮ１の第１電流経路を流れ、約８０μＡの第２電流Ｉ
２がノードＮ２を流れる。ＭＯＳ素子１０２および１０
４は、ＶＡＭＰ１ １１２によって発生した電圧比較Ｖ
GATEに電気的に結合されたゲートを有する。ＶＡＭＰ１
１１２によって提供された電圧ＶGATEによって、ＭＯ
Ｓ素子１０２と１０４のドレーン−ソース間電圧はほぼ
等しくなり、ＭＯＳ素子１０２と１０４はバンドギャッ
プ電圧基準回路１００の回路動作中、飽和領域で、また
はその付近で動作する。
【０００９】ＶＡＭＰ１ １１２は、電流Ｉ１を提供す
るようにＭＯＳ素子１０２を動作させることによって、
電圧ＶR1が負荷抵抗１１０にかかるようにする。さら
に、ＶＡＭＰ１によって提供されるＶGATEの帰還によっ
て、ノードＮ１とＮ２の電圧はほぼ等しくなる。図１に
示されるように、バイポーラＰＮＰトランジスタ１０６
および１０８は、それぞれノードＮ１およびＮ２を通じ
て第１および第２電流経路に結合される。すなわち、第
１および第２電流経路を流れる電流は、それぞれ第１お
よび第２電流経路に沿って配置されたバイポーラＰＮＰ
トランジスタ１０６および１０８の電圧に関連する。こ
の関係は、ほぼダイオード接合等式に従う。それにもか
かわらず、本発明の範囲はＰＮＰまたはＮＰＮバイポー
ラ・トランジスタの使用に制限されず、他の半導体素子
が使用されることもある。例えば、閾値下領域で動作す
るダイオードまたはＭＯＳ素子が代わりに利用されるこ
とがある。すなわち、「半導体素子」という用語はここ
では、半導体接合を含む半導体材料を含む素子を指し、
その素子について、素子を通る電流密度Ｊと素子または
その一部にかかる電圧Ｖの間の関係はほぼ次のダイオー
ド接合等式（１）に従う。 Ｊ＝Ｊ0（ｅV/V T−１） （１） ここで、Ｊ0は基準電流密度であり、ＶTは熱電圧であっ
て、ｋがボルツマン定数、Ｔが絶対温度、ｑが電子の電
荷である時、ｋＴ／ｑに等しい。適用業務によっては、
電圧Ｖは、素子中の直列抵抗、電流漏れまたは他の損失
によってほぼ等式（１）に従うことがある。ＰＮＰトラ
ンジスタ１０６および１０８の組合せの各々にかかるベ
ース−エミッタ間電圧ＶBEは等式（２）によって与えら
れる。 ＶBE＝ＶBE0＋ＶTｌｎ（Ｊ／Ｊ0） （２） ここで、Ｊは素子を通る電流密度であり、ＶBE0は基準
電流密度Ｊ0に対する基準電圧である。これらのパラメ
ータはプロセス依存性によって調整される。さらに、ノ
ードＮ１およびＮ２の電圧はほぼ等しいので、ＰＮＰト
ランジスタ１０８にかかるベース−エミッタ間電圧はＰ
ＮＰトランジスタ１０６にかかるベース−エミッタ間電
圧に負荷抵抗１１０にかかる電圧を加えたものにほぼ等
しい。それぞれＰＮＰトランジスタ１０６と１０８のベ
ース−エミッタ間電圧ＶBE1 とＶBE2の電圧差Ｖdiffは
負荷抵抗１１０にかかる電圧ＶR1として現れる。この電
圧差は等式（３）によって与えられる電圧差と等値であ
る。
るようにＭＯＳ素子１０２を動作させることによって、
電圧ＶR1が負荷抵抗１１０にかかるようにする。さら
に、ＶＡＭＰ１によって提供されるＶGATEの帰還によっ
て、ノードＮ１とＮ２の電圧はほぼ等しくなる。図１に
示されるように、バイポーラＰＮＰトランジスタ１０６
および１０８は、それぞれノードＮ１およびＮ２を通じ
て第１および第２電流経路に結合される。すなわち、第
１および第２電流経路を流れる電流は、それぞれ第１お
よび第２電流経路に沿って配置されたバイポーラＰＮＰ
トランジスタ１０６および１０８の電圧に関連する。こ
の関係は、ほぼダイオード接合等式に従う。それにもか
かわらず、本発明の範囲はＰＮＰまたはＮＰＮバイポー
ラ・トランジスタの使用に制限されず、他の半導体素子
が使用されることもある。例えば、閾値下領域で動作す
るダイオードまたはＭＯＳ素子が代わりに利用されるこ
とがある。すなわち、「半導体素子」という用語はここ
では、半導体接合を含む半導体材料を含む素子を指し、
その素子について、素子を通る電流密度Ｊと素子または
その一部にかかる電圧Ｖの間の関係はほぼ次のダイオー
ド接合等式（１）に従う。 Ｊ＝Ｊ0（ｅV/V T−１） （１） ここで、Ｊ0は基準電流密度であり、ＶTは熱電圧であっ
て、ｋがボルツマン定数、Ｔが絶対温度、ｑが電子の電
荷である時、ｋＴ／ｑに等しい。適用業務によっては、
電圧Ｖは、素子中の直列抵抗、電流漏れまたは他の損失
によってほぼ等式（１）に従うことがある。ＰＮＰトラ
ンジスタ１０６および１０８の組合せの各々にかかるベ
ース−エミッタ間電圧ＶBEは等式（２）によって与えら
れる。 ＶBE＝ＶBE0＋ＶTｌｎ（Ｊ／Ｊ0） （２） ここで、Ｊは素子を通る電流密度であり、ＶBE0は基準
電流密度Ｊ0に対する基準電圧である。これらのパラメ
ータはプロセス依存性によって調整される。さらに、ノ
ードＮ１およびＮ２の電圧はほぼ等しいので、ＰＮＰト
ランジスタ１０８にかかるベース−エミッタ間電圧はＰ
ＮＰトランジスタ１０６にかかるベース−エミッタ間電
圧に負荷抵抗１１０にかかる電圧を加えたものにほぼ等
しい。それぞれＰＮＰトランジスタ１０６と１０８のベ
ース−エミッタ間電圧ＶBE1 とＶBE2の電圧差Ｖdiffは
負荷抵抗１１０にかかる電圧ＶR1として現れる。この電
圧差は等式（３）によって与えられる電圧差と等値であ
る。
【数１】
図１の例示としての実施形態の場合、ＰＮＰ素子サイズ
の比Ｑ１／Ｑ２は８であり、ＭＯＳ素子サイズの比Ｍ１
／Ｍ２は１／８であるので、３００Ｋで
の比Ｑ１／Ｑ２は８であり、ＭＯＳ素子サイズの比Ｍ１
／Ｍ２は１／８であるので、３００Ｋで
【数２】
である。
【００１０】抵抗値Ｒ1 を有する負荷抵抗１１０は、抵
抗値Ｒ1 が、対象温度範囲全体にわたって絶対温度にほ
ぼ比例するような合成温度係数を有するよう選択された
Ｎ＋およびＮｔｕｂ抵抗の組み合わせである。さらに、
等式（２）で与えられるベース−エミッタ間電圧ＶBEも
絶対温度に比例して変化する。
抗値Ｒ1 が、対象温度範囲全体にわたって絶対温度にほ
ぼ比例するような合成温度係数を有するよう選択された
Ｎ＋およびＮｔｕｂ抵抗の組み合わせである。さらに、
等式（２）で与えられるベース−エミッタ間電圧ＶBEも
絶対温度に比例して変化する。
【００１１】本発明によれば、第２段１９２は、電圧バ
ッファとして利用され、負荷抵抗１１０にかかる電圧Ｖ
R1と、ＰＴＡＴ電圧発生器のＰＮＰトランジスタ１０６
および１０８のベース−エミッタ間電圧から得られた電
圧ＶBGを提供する。第２電流ミラー１７０のＭＯＳ素子
１２０は、ゲートと電気的に結合されたドレーンとダイ
オード接続されるので、ＭＯＳ素子１２０のゲートに印
加された正電圧が素子を飽和領域で、またはその付近で
動作させる。それぞれＰＮＰトランジスタ１０６および
１０８のベース−エミッタ間電圧ＶBE1 およびＶBE2 は
温度と共にほぼ直線的に減少するので、ＰＮＰトランジ
スタ１０８にかかる電圧ＶBE2 の温度依存変化を負荷抵
抗１１０の両端に現れる電圧ＶR1の基準化されたものに
加えることによってほぼ温度と無関係な電圧が達成され
る。これは後で説明するように達成される。
ッファとして利用され、負荷抵抗１１０にかかる電圧Ｖ
R1と、ＰＴＡＴ電圧発生器のＰＮＰトランジスタ１０６
および１０８のベース−エミッタ間電圧から得られた電
圧ＶBGを提供する。第２電流ミラー１７０のＭＯＳ素子
１２０は、ゲートと電気的に結合されたドレーンとダイ
オード接続されるので、ＭＯＳ素子１２０のゲートに印
加された正電圧が素子を飽和領域で、またはその付近で
動作させる。それぞれＰＮＰトランジスタ１０６および
１０８のベース−エミッタ間電圧ＶBE1 およびＶBE2 は
温度と共にほぼ直線的に減少するので、ＰＮＰトランジ
スタ１０８にかかる電圧ＶBE2 の温度依存変化を負荷抵
抗１１０の両端に現れる電圧ＶR1の基準化されたものに
加えることによってほぼ温度と無関係な電圧が達成され
る。これは後で説明するように達成される。
【００１２】ＭＯＳ素子１０２を通る電流はＭＯＳ素子
１１４によってミラーリングされるが、ＭＯＳ素子１１
４は、例えば、２０μＡのＭＯＳ素子１２０を流れる電
流を与えるように、ＭＯＳ素子１０２のゲート幅Ｍ１の
２倍のゲート幅Ｍ３を有するように選択される。一方、
電流ミラー１７０は、ＭＯＳ素子１２２を通る、例え
ば、２０μＡの等値電流を提供するよう動作するが、こ
れはＭＯＳ素子１２０と１２２が等値のゲート幅を有す
るからである。また、図１では、電流源１５０のＭＯＳ
素子１２８と直列にダイオード接続されたＭＯＳ素子１
３０が示されている。ＭＯＳ素子１３０を通る電流は、
バンドギャップ電圧基準回路１００の定常状態動作でＭ
ＯＳ素子１２０からミラーリングされる。さらに、ＭＯ
Ｓ素子１３０の電流はＭＯＳ素子１２８によってＭＯＳ
素子１２６にミラーリングされる。
１１４によってミラーリングされるが、ＭＯＳ素子１１
４は、例えば、２０μＡのＭＯＳ素子１２０を流れる電
流を与えるように、ＭＯＳ素子１０２のゲート幅Ｍ１の
２倍のゲート幅Ｍ３を有するように選択される。一方、
電流ミラー１７０は、ＭＯＳ素子１２２を通る、例え
ば、２０μＡの等値電流を提供するよう動作するが、こ
れはＭＯＳ素子１２０と１２２が等値のゲート幅を有す
るからである。また、図１では、電流源１５０のＭＯＳ
素子１２８と直列にダイオード接続されたＭＯＳ素子１
３０が示されている。ＭＯＳ素子１３０を通る電流は、
バンドギャップ電圧基準回路１００の定常状態動作でＭ
ＯＳ素子１２０からミラーリングされる。さらに、ＭＯ
Ｓ素子１３０の電流はＭＯＳ素子１２８によってＭＯＳ
素子１２６にミラーリングされる。
【００１３】ＭＯＳ素子１２２を通過するノード３に現
れる電流は、ＶＡＭＰ２ １１６の帰還抵抗１２４をも
通過する。負荷抵抗１２４を通るＶＡＭＰ２ １１６の
帰還経路はノードＮ２とＮ３の電圧をほぼ等しくする。
ＰＮＰトランジスタ１０８にかかる、ベース−エミッタ
間電圧である電圧ＶBE2 と負荷抵抗１１０にかかる電圧
ＶR1はノードＮ２でＶＡＭＰ２ １１６の１つの入力端
子に現れる。帰還抵抗１２４にかかる電圧はＶR2であ
り、ノードＮ３のＶＡＭＰ２ １１６の入力端子に現れ
る電圧はほぼＶBG−ＶR2であり、これはＶＡＭＰ２ １
１６の動作によってＶBE2 となる。帰還抵抗１２４にか
かる電圧ＶR2は、ＭＯＳ素子１０２の電流に比例するＭ
ＯＳ素子１２２を通る電流経路の動作によって、負荷抵
抗１１０にかかる電圧ＶR1にほぼ比例する。その結果、
温度による電圧の変化ＶBE2 と、電圧ＶR1の逆の変化は
電圧ＶBGに反映される。その結果、電圧ＶBGは温度が変
化してもほぼ一定となる。
れる電流は、ＶＡＭＰ２ １１６の帰還抵抗１２４をも
通過する。負荷抵抗１２４を通るＶＡＭＰ２ １１６の
帰還経路はノードＮ２とＮ３の電圧をほぼ等しくする。
ＰＮＰトランジスタ１０８にかかる、ベース−エミッタ
間電圧である電圧ＶBE2 と負荷抵抗１１０にかかる電圧
ＶR1はノードＮ２でＶＡＭＰ２ １１６の１つの入力端
子に現れる。帰還抵抗１２４にかかる電圧はＶR2であ
り、ノードＮ３のＶＡＭＰ２ １１６の入力端子に現れ
る電圧はほぼＶBG−ＶR2であり、これはＶＡＭＰ２ １
１６の動作によってＶBE2 となる。帰還抵抗１２４にか
かる電圧ＶR2は、ＭＯＳ素子１０２の電流に比例するＭ
ＯＳ素子１２２を通る電流経路の動作によって、負荷抵
抗１１０にかかる電圧ＶR1にほぼ比例する。その結果、
温度による電圧の変化ＶBE2 と、電圧ＶR1の逆の変化は
電圧ＶBGに反映される。その結果、電圧ＶBGは温度が変
化してもほぼ一定となる。
【００１４】本発明によれば、負荷抵抗１１０にかかる
電圧ＶR1は絶対温度又はＰＴＡＴに比例する。従って、
ほぼ温度と無関係な電圧ＶBGは、ＰＮＰトランジスタ１
０８にかかる変化するベース−エミッタ間電圧ＶBEを、
負荷抵抗１１０の両端に現れる適切に基準化された変化
するＰＴＡＴ電圧ＶR1に加えることで達成される。基準
化は、抵抗値の比Ｒ1 ／Ｒ2 を調整することで達成され
る。その結果、負荷抵抗１１０を通る電流はほぼ温度と
無関係になる。さらに、電圧基準回路１００全体の電流
源１５０からの供給電流は、第２段１９２を通じて負荷
抵抗１１０を通る電流からミラーリングされるので、電
圧基準回路１００の合計電流消費は温度が変化してもほ
ぼ一定である。図１の実施形態の１つの実現例の場合、
負荷抵抗１１０の合成抵抗の値Ｒ1 は、望ましい電圧Ｖ
BGに対して、ＰＮＰトランジスタ１０６を通る電流Ｉ１
が１０ｍＡとなり、ＰＮＰトランジスタ１０８を通る電
流Ｉ２が８０ｍＡとなるように選択される。結果として
得られるバンドギャップ電圧ＶBGは、ほぼ１．２４ボル
トであるが、様々なプロセスと動作の条件にわたって最
適な温度依存挙動を得るために、負荷抵抗１１０の抵抗
値の比Ｒ1 ／Ｒ2 と帰還抵抗１２４を調整することで実
験的に調整される。
電圧ＶR1は絶対温度又はＰＴＡＴに比例する。従って、
ほぼ温度と無関係な電圧ＶBGは、ＰＮＰトランジスタ１
０８にかかる変化するベース−エミッタ間電圧ＶBEを、
負荷抵抗１１０の両端に現れる適切に基準化された変化
するＰＴＡＴ電圧ＶR1に加えることで達成される。基準
化は、抵抗値の比Ｒ1 ／Ｒ2 を調整することで達成され
る。その結果、負荷抵抗１１０を通る電流はほぼ温度と
無関係になる。さらに、電圧基準回路１００全体の電流
源１５０からの供給電流は、第２段１９２を通じて負荷
抵抗１１０を通る電流からミラーリングされるので、電
圧基準回路１００の合計電流消費は温度が変化してもほ
ぼ一定である。図１の実施形態の１つの実現例の場合、
負荷抵抗１１０の合成抵抗の値Ｒ1 は、望ましい電圧Ｖ
BGに対して、ＰＮＰトランジスタ１０６を通る電流Ｉ１
が１０ｍＡとなり、ＰＮＰトランジスタ１０８を通る電
流Ｉ２が８０ｍＡとなるように選択される。結果として
得られるバンドギャップ電圧ＶBGは、ほぼ１．２４ボル
トであるが、様々なプロセスと動作の条件にわたって最
適な温度依存挙動を得るために、負荷抵抗１１０の抵抗
値の比Ｒ1 ／Ｒ2 と帰還抵抗１２４を調整することで実
験的に調整される。
【００１５】図２は、電圧調整器１１８、電流バイアス
基準２０２、抵抗分割器負荷２０７および起動回路２０
１を含む、本発明の代替実施形態によるバンドギャップ
電圧基準回路２００を示す。バンドギャップ電圧基準回
路２００の本発明による動作がここで説明されるが、図
１で示される素子と同じ参照番号を有する図２の素子
は、図１を参照して説明された素子と同様の形で動作す
る。
基準２０２、抵抗分割器負荷２０７および起動回路２０
１を含む、本発明の代替実施形態によるバンドギャップ
電圧基準回路２００を示す。バンドギャップ電圧基準回
路２００の本発明による動作がここで説明されるが、図
１で示される素子と同じ参照番号を有する図２の素子
は、図１を参照して説明された素子と同様の形で動作す
る。
【００１６】抵抗２０８と２０９を有する抵抗分割器負
荷２０７は電圧ＶBGのノードＮ４と共通ノード電圧ＶSS
の間に結合され、例えば、１．２４ボルトより低い出力
電圧を発生するが、これはバンドギャップ電圧ＶBGがＶ
ＡＭＰ２ １１６によってバッファされるからである。
荷２０７は電圧ＶBGのノードＮ４と共通ノード電圧ＶSS
の間に結合され、例えば、１．２４ボルトより低い出力
電圧を発生するが、これはバンドギャップ電圧ＶBGがＶ
ＡＭＰ２ １１６によってバッファされるからである。
【００１７】供給電圧ＶDDに十分な余裕のあるバンドギ
ャップ電圧基準回路を得るために、調整供給電圧ＶREG
が一般に利用される。本発明によるバンドギャップ基準
回路１００は十分な余裕を有さないことがある。その結
果、ＶREG の修正電圧調整方法が利用され、そのために
演算増幅器ＶＡＭＰ１ １１２とＶＡＭＰ２ １１６が
直接供給電圧ＶDDに接続される。この電圧調整のための
最も簡単な構成はＶＡＭＰ２の出力電圧ＶBGを直接Ｖ
REG に接続することである。しかし、ＶBGとＶRE G の間
に結合された１つかそれ以上の素子を利用することでよ
り良好な動作が達成される。図２に示されるように、図
１の電圧調整器１１８は、２つのＭＯＳ素子２０４およ
び２０６を利用して実現される。ＭＯＳ素子２０４およ
び２０６の何れか一方または両方を使用してより良好な
動作が達成される。
ャップ電圧基準回路を得るために、調整供給電圧ＶREG
が一般に利用される。本発明によるバンドギャップ基準
回路１００は十分な余裕を有さないことがある。その結
果、ＶREG の修正電圧調整方法が利用され、そのために
演算増幅器ＶＡＭＰ１ １１２とＶＡＭＰ２ １１６が
直接供給電圧ＶDDに接続される。この電圧調整のための
最も簡単な構成はＶＡＭＰ２の出力電圧ＶBGを直接Ｖ
REG に接続することである。しかし、ＶBGとＶRE G の間
に結合された１つかそれ以上の素子を利用することでよ
り良好な動作が達成される。図２に示されるように、図
１の電圧調整器１１８は、２つのＭＯＳ素子２０４およ
び２０６を利用して実現される。ＭＯＳ素子２０４およ
び２０６の何れか一方または両方を使用してより良好な
動作が達成される。
【００１８】ＭＯＳ素子２０６は望ましくは、標準閾値
ダイオード接続Ｎチャネル素子であり、ＶREG をＶBGよ
り十分に高い電圧で調整できるようにし、ひいてはＭＯ
Ｓ素子１０２、１０４および１１４の動作点が温度変化
に影響される度合いを小さくするが、これは温度が低下
するに連れてノードＮ１とＮ２の電圧が上昇するからで
ある。ＭＯＳ素子２０６は望ましくは、例えば、２．４
ボルトの標準供給電圧ＶDDについて利用される。
ダイオード接続Ｎチャネル素子であり、ＶREG をＶBGよ
り十分に高い電圧で調整できるようにし、ひいてはＭＯ
Ｓ素子１０２、１０４および１１４の動作点が温度変化
に影響される度合いを小さくするが、これは温度が低下
するに連れてノードＮ１とＮ２の電圧が上昇するからで
ある。ＭＯＳ素子２０６は望ましくは、例えば、２．４
ボルトの標準供給電圧ＶDDについて利用される。
【００１９】ＭＯＳ素子２０４は望ましくは、低閾値ダ
イオード接続Ｎチャネル素子であり、望ましくは１．８
ボルトといった低供給電圧ＶDDについて利用される。温
度が高い時、ノードＮ２の電圧はＭＯＳ素子２０４をオ
ンにするのに十分なだけ低く、電圧ＶREG はＶBGよりわ
ずかに高い。温度が低い時、ノードＮ２の電圧は上昇
し、ＶREG はＶBGより高く上昇する。ＭＯＳ素子２０４
のこの温度依存電圧調整は、直流電源除去を促し、約
１．４ボルトまでの供給電圧の降下時の有効な動作を可
能にする。
イオード接続Ｎチャネル素子であり、望ましくは１．８
ボルトといった低供給電圧ＶDDについて利用される。温
度が高い時、ノードＮ２の電圧はＭＯＳ素子２０４をオ
ンにするのに十分なだけ低く、電圧ＶREG はＶBGよりわ
ずかに高い。温度が低い時、ノードＮ２の電圧は上昇
し、ＶREG はＶBGより高く上昇する。ＭＯＳ素子２０４
のこの温度依存電圧調整は、直流電源除去を促し、約
１．４ボルトまでの供給電圧の降下時の有効な動作を可
能にする。
【００２０】図２はまた、ＭＯＳ素子１０２を通る電流
をミラーリングし、ＭＯＳ素子１０２を通る電流に比例
する電流バイアス基準ＩREF を供給するＭＯＳ素子２０
３を有する電流バイアス基準２０２を示す。ＭＯＳ素子
１０２を通る電流と、ひいてはＩREF は温度が変化して
もほぼ一定なので、電流バイアス基準２０２は、先行技
術のバンドギャップ電圧基準回路が通常必要とするよう
な独立した電流基準発生器の必要を除去する。
をミラーリングし、ＭＯＳ素子１０２を通る電流に比例
する電流バイアス基準ＩREF を供給するＭＯＳ素子２０
３を有する電流バイアス基準２０２を示す。ＭＯＳ素子
１０２を通る電流と、ひいてはＩREF は温度が変化して
もほぼ一定なので、電流バイアス基準２０２は、先行技
術のバンドギャップ電圧基準回路が通常必要とするよう
な独立した電流基準発生器の必要を除去する。
【００２１】バンドギャップ電圧基準回路１００は多数
の帰還ループを有するので、図１に示される回路につい
て動作に関して１つより多い安定状態が可能である。そ
の結果、図２に示されるような起動回路２０１が利用さ
れ、バンドギャップ電圧基準回路１００を起動し、望ま
しい動作モードに保持する。図２を参照すると、ＭＯＳ
素子２４６、２５０、２６０、２４４が利用され、電圧
バンドギャップ基準回路１００の電源投入または電源切
断を行う。バンドギャップ電圧基準回路１００は、ノー
ドＰＵＰの入力電圧がハイ（電位ＶDD）で、ノードＰＤ
の入力電圧がロー（電位ＶSS）の時アクティブ状態にあ
る。アクティブ状態では、ＭＯＳ素子２５０と２６０は
導通し（「オン」）、素子２４６と２４４は導通しない
（「オフ」）。
の帰還ループを有するので、図１に示される回路につい
て動作に関して１つより多い安定状態が可能である。そ
の結果、図２に示されるような起動回路２０１が利用さ
れ、バンドギャップ電圧基準回路１００を起動し、望ま
しい動作モードに保持する。図２を参照すると、ＭＯＳ
素子２４６、２５０、２６０、２４４が利用され、電圧
バンドギャップ基準回路１００の電源投入または電源切
断を行う。バンドギャップ電圧基準回路１００は、ノー
ドＰＵＰの入力電圧がハイ（電位ＶDD）で、ノードＰＤ
の入力電圧がロー（電位ＶSS）の時アクティブ状態にあ
る。アクティブ状態では、ＭＯＳ素子２５０と２６０は
導通し（「オン」）、素子２４６と２４４は導通しない
（「オフ」）。
【００２２】起動回路２０１にはＭＯＳ素子２４８、２
５８、２５２、２５４および２５６が含まれる。起動回
路２０１のような起動回路がない場合、バンドギャップ
電圧基準回路１００は普通、電源投入時に１）ゼロ出力
電圧状態と２）望ましい動作状態の少なくとも２つの安
定状態を有する。起動回路２０１は電源投入時に次のよ
うに動作する。初め起動回路２０１以外のバンドギャッ
プ基準回路１００には電流が流れていないので、電圧Ｖ
REG とＶGATE、およびＶＫＳ、およびノードＫＳの電圧
は共通ノード電圧ＶSSに近い。その結果、ＭＯＳ素子２
４８はオンで、ＭＯＳ素子２５８、２５２、２５４およ
び２５６はオフである。ＭＯＳ素子２４８を流れる電流
は、ＭＯＳ素子２５８が導通し始めるまでノードＫＳの
ゲートを充電する。ＭＯＳ素子２５８を流れる電流はＭ
ＯＳ素子１２８（直列に存在）をも流れ、ＭＯＳ素子１
２６を流れる電流はＭＯＳ素子１２８からミラーリング
されて、残りの回路に電力を提供し、ＶREG 、ＶGATEお
よび電圧ＶＫＳを上昇させる。ＭＯＳ素子２５２、２５
４および２５６がオンになり始める一方、ノードＫＳの
ＭＯＳ素子２５８のゲートにかかる電圧が低下するた
め、ＭＯＳ素子２５８を流れる電流が減少する。ノード
ＫＳの電圧はＭＯＳ素子２５８がオフになるまで低下し
続け、バンドギャップ電圧基準回路は自己調節的とな
る。素子の組み合わせによって、広い範囲の起動条件
で、ロバストな起動プロセスが確保される。
５８、２５２、２５４および２５６が含まれる。起動回
路２０１のような起動回路がない場合、バンドギャップ
電圧基準回路１００は普通、電源投入時に１）ゼロ出力
電圧状態と２）望ましい動作状態の少なくとも２つの安
定状態を有する。起動回路２０１は電源投入時に次のよ
うに動作する。初め起動回路２０１以外のバンドギャッ
プ基準回路１００には電流が流れていないので、電圧Ｖ
REG とＶGATE、およびＶＫＳ、およびノードＫＳの電圧
は共通ノード電圧ＶSSに近い。その結果、ＭＯＳ素子２
４８はオンで、ＭＯＳ素子２５８、２５２、２５４およ
び２５６はオフである。ＭＯＳ素子２４８を流れる電流
は、ＭＯＳ素子２５８が導通し始めるまでノードＫＳの
ゲートを充電する。ＭＯＳ素子２５８を流れる電流はＭ
ＯＳ素子１２８（直列に存在）をも流れ、ＭＯＳ素子１
２６を流れる電流はＭＯＳ素子１２８からミラーリング
されて、残りの回路に電力を提供し、ＶREG 、ＶGATEお
よび電圧ＶＫＳを上昇させる。ＭＯＳ素子２５２、２５
４および２５６がオンになり始める一方、ノードＫＳの
ＭＯＳ素子２５８のゲートにかかる電圧が低下するた
め、ＭＯＳ素子２５８を流れる電流が減少する。ノード
ＫＳの電圧はＭＯＳ素子２５８がオフになるまで低下し
続け、バンドギャップ電圧基準回路は自己調節的とな
る。素子の組み合わせによって、広い範囲の起動条件
で、ロバストな起動プロセスが確保される。
【００２３】ＭＯＳ素子２５８は初めオンになり、ＶＡ
ＭＰ１ １１２、ＶＡＭＰ２ １１６とバイポーラＰＮ
Ｐトランジスタ１０６および１０８のバイアス電流を発
生する。起動回路２０１はＶBGをゼロでない値に抑制
し、ＶＡＭＰ１ １１２のＶGATEが所定の範囲内にある
よう要求する。この範囲は、少なくとも何らかのバイア
ス電流がＭＯＳ素子１０２、１０４、１１４、１２０お
よび１２２について存在し、調整電源ＶREG から得られ
る電流が過剰でないようにあらかじめ定めることが可能
である。ＭＯＳ素子２５２のゲート電圧ＶＫＳは望まし
くは供給電圧ＶREG に接続される。図２の起動回路２０
１は、例えば、２．４ボルトの標準電圧供給ＶDDを有す
るバンドギャップ電圧基準回路１００のための好適実施
形態である。
ＭＰ１ １１２、ＶＡＭＰ２ １１６とバイポーラＰＮ
Ｐトランジスタ１０６および１０８のバイアス電流を発
生する。起動回路２０１はＶBGをゼロでない値に抑制
し、ＶＡＭＰ１ １１２のＶGATEが所定の範囲内にある
よう要求する。この範囲は、少なくとも何らかのバイア
ス電流がＭＯＳ素子１０２、１０４、１１４、１２０お
よび１２２について存在し、調整電源ＶREG から得られ
る電流が過剰でないようにあらかじめ定めることが可能
である。ＭＯＳ素子２５２のゲート電圧ＶＫＳは望まし
くは供給電圧ＶREG に接続される。図２の起動回路２０
１は、例えば、２．４ボルトの標準電圧供給ＶDDを有す
るバンドギャップ電圧基準回路１００のための好適実施
形態である。
【００２４】図３は、本発明による起動回路２０１に加
えて使用される回路３０１を示す。回路３０１は、ＶBG
を提供するが、低供給電圧ＶDD（例えば、１．８ボルト
以下程度）を有するバンドギャップ電圧基準回路２００
に関しては好ましい。図３の実施形態では、図２のＭＯ
Ｓ素子２５２のゲートは回路３０１に結合されて電圧Ｖ
ＫＳを受け、調整供給電圧ＶREG に直接結合されない。
低供給電圧ＶDDでバンドギャップ電圧基準回路１００を
起動するために、図３の回路が利用され、図２のＭＯＳ
素子２５２に十分なゲート電圧を発生する。図３に示さ
れる起動回路２０１によって提供される利得が高いた
め、プロセスと温度の条件によってはＶDD＜１．０ボル
トの場合回路の発振を起こすことがあるが、バンドギャ
ップ電圧基準回路１００はＶDDが有効動作範囲に達する
前に安定する。
えて使用される回路３０１を示す。回路３０１は、ＶBG
を提供するが、低供給電圧ＶDD（例えば、１．８ボルト
以下程度）を有するバンドギャップ電圧基準回路２００
に関しては好ましい。図３の実施形態では、図２のＭＯ
Ｓ素子２５２のゲートは回路３０１に結合されて電圧Ｖ
ＫＳを受け、調整供給電圧ＶREG に直接結合されない。
低供給電圧ＶDDでバンドギャップ電圧基準回路１００を
起動するために、図３の回路が利用され、図２のＭＯＳ
素子２５２に十分なゲート電圧を発生する。図３に示さ
れる起動回路２０１によって提供される利得が高いた
め、プロセスと温度の条件によってはＶDD＜１．０ボル
トの場合回路の発振を起こすことがあるが、バンドギャ
ップ電圧基準回路１００はＶDDが有効動作範囲に達する
前に安定する。
【００２５】図４Ａおよび図４Ｂは、図１のバンドギャ
ップ電圧基準回路１００のＶＡＭＰ１ １１２とＶＡＭ
Ｐ２ １１６のために使用される演算増幅器の実施形態
を示す。演算増幅器ＶＡＭＰ２は演算増幅器ＶＡＭＰ１
と同様であるが、ＶＡＭＰ２は望ましくはより大きな出
力負荷を駆動するため、ＶＡＭＰ２の素子サイズは、Ｖ
ＡＭＰ１より大きくなるように選択される。例えば、
１．８ボルトの低供給電圧ＶDDの場合好適な図３Ａおよ
び図３Ｂの演算増幅器には、低閾値入力半導体素子が含
まれる。２．４ボルトの標準供給電圧の場合、演算増幅
器は標準閾値半導体素子を利用する。
ップ電圧基準回路１００のＶＡＭＰ１ １１２とＶＡＭ
Ｐ２ １１６のために使用される演算増幅器の実施形態
を示す。演算増幅器ＶＡＭＰ２は演算増幅器ＶＡＭＰ１
と同様であるが、ＶＡＭＰ２は望ましくはより大きな出
力負荷を駆動するため、ＶＡＭＰ２の素子サイズは、Ｖ
ＡＭＰ１より大きくなるように選択される。例えば、
１．８ボルトの低供給電圧ＶDDの場合好適な図３Ａおよ
び図３Ｂの演算増幅器には、低閾値入力半導体素子が含
まれる。２．４ボルトの標準供給電圧の場合、演算増幅
器は標準閾値半導体素子を利用する。
【００２６】図４Ａおよび図４Ｂに示される演算増幅器
アーキテクチャは単に例示としてのものである。当業者
に明らかなように、本発明により多様な演算増幅器アー
キテクチャが利用される。
アーキテクチャは単に例示としてのものである。当業者
に明らかなように、本発明により多様な演算増幅器アー
キテクチャが利用される。
【００２７】電源除去比（ＰＳＲＲ）を改善するため
に、図４Ａおよび図４Ｂの演算増幅器の電圧ＶDDF のた
めの電圧調整回路が、図５Ａに示されるように提供され
る。図３Ａの演算増幅器のＶDDF のバイアス調整器の代
替実施形態が図５Ｂに示され、より良好な温度特性を有
する。プロセス条件によっては、バンドギャップ電圧の
温度依存は図５Ｂの回路に較べてわずかに増大するが、
そこではＶDDF がＲ−Ｃフィルタを通じてＶDDに接続さ
れる。ＰＳＲＲは、バンドギャップ電圧基準回路１００
外部のフィルタ・コンデンサによって大きく改善される
ことがある。
に、図４Ａおよび図４Ｂの演算増幅器の電圧ＶDDF のた
めの電圧調整回路が、図５Ａに示されるように提供され
る。図３Ａの演算増幅器のＶDDF のバイアス調整器の代
替実施形態が図５Ｂに示され、より良好な温度特性を有
する。プロセス条件によっては、バンドギャップ電圧の
温度依存は図５Ｂの回路に較べてわずかに増大するが、
そこではＶDDF がＲ−Ｃフィルタを通じてＶDDに接続さ
れる。ＰＳＲＲは、バンドギャップ電圧基準回路１００
外部のフィルタ・コンデンサによって大きく改善される
ことがある。
【００２８】図６Ａ、図６Ｂ、図７Ａおよび図７Ｂは、
低供給電圧および標準供給電圧で動作するよう設計され
た回路の供給電圧ＶDDの変化の影響を示すシミュレーシ
ョン結果である。図６Ａおよび図６Ｂに示されるよう
に、低供給電圧ＶDDの電圧バンドギャップ基準回路２０
０は、１．５ボルトより大きい供給電圧の場合比較的安
定な電圧ＶBGを有する。同様に、図７Ａおよび図７Ｂに
示されるように、標準供給電圧ＶDDの電圧バンドギャッ
プ基準回路２００は、１．５ボルトより大きい供給電圧
の場合比較的安定な電圧ＶBGを有する。
低供給電圧および標準供給電圧で動作するよう設計され
た回路の供給電圧ＶDDの変化の影響を示すシミュレーシ
ョン結果である。図６Ａおよび図６Ｂに示されるよう
に、低供給電圧ＶDDの電圧バンドギャップ基準回路２０
０は、１．５ボルトより大きい供給電圧の場合比較的安
定な電圧ＶBGを有する。同様に、図７Ａおよび図７Ｂに
示されるように、標準供給電圧ＶDDの電圧バンドギャッ
プ基準回路２００は、１．５ボルトより大きい供給電圧
の場合比較的安定な電圧ＶBGを有する。
【００２９】図６Ａおよび図６Ｂは、１．８ボルトの低
供給電圧ＶDD用に設計された、図２に示されるようなバ
ンドギャップ基準電圧回路２００の例示としての実施形
態のための様々な回路ノード電圧を示す。図６Ａでは、
１２５℃の温度で動作する回路について、回路ノード電
圧が供給電圧ＶDDの関数として示される。図６Ｂでは、
−３５℃の温度で動作する回路について、回路ノード電
圧が、供給電圧ＶDDの関数として示される。図６Ａおよ
び図６Ｂでは、供給電圧ＶDDは１．０ボルトから４．０
ボルトまで変化し、電圧ＶDSはＭＯＳ素子１０２と１０
４のドレーンとソースにかかる電圧であり、電圧ＶCEは
ＰＮＰトランジスタ１０８のコレクタとエミッタにかか
る電圧である。
供給電圧ＶDD用に設計された、図２に示されるようなバ
ンドギャップ基準電圧回路２００の例示としての実施形
態のための様々な回路ノード電圧を示す。図６Ａでは、
１２５℃の温度で動作する回路について、回路ノード電
圧が供給電圧ＶDDの関数として示される。図６Ｂでは、
−３５℃の温度で動作する回路について、回路ノード電
圧が、供給電圧ＶDDの関数として示される。図６Ａおよ
び図６Ｂでは、供給電圧ＶDDは１．０ボルトから４．０
ボルトまで変化し、電圧ＶDSはＭＯＳ素子１０２と１０
４のドレーンとソースにかかる電圧であり、電圧ＶCEは
ＰＮＰトランジスタ１０８のコレクタとエミッタにかか
る電圧である。
【００３０】図７Ａおよび図７Ｂは、２．４ボルトの標
準供給電圧ＶDD用に設計された図２のバンドギャップ基
準電圧回路２００の様々な回路ノード電圧を示す。図７
Ａでは、１２５℃の温度で動作する回路について、回路
ノード電圧が供給電圧ＶDDの関数として示される。図７
Ｂでは、−３５℃の温度で動作する回路について、回路
ノード電圧が供給電圧ＶDDの関数として示される。図７
Ａおよび図７Ｂでは、供給電圧ＶDDは１．０ボルトから
４．０ボルトまで変化し、電圧ＶDSはＭＯＳ素子１０２
と１０４のドレーンとソースにかかる電圧であり、電圧
ＶCEはＰＮＰトランジスタ１０８のコレクタとエミッタ
にかかる電圧である。
準供給電圧ＶDD用に設計された図２のバンドギャップ基
準電圧回路２００の様々な回路ノード電圧を示す。図７
Ａでは、１２５℃の温度で動作する回路について、回路
ノード電圧が供給電圧ＶDDの関数として示される。図７
Ｂでは、−３５℃の温度で動作する回路について、回路
ノード電圧が供給電圧ＶDDの関数として示される。図７
Ａおよび図７Ｂでは、供給電圧ＶDDは１．０ボルトから
４．０ボルトまで変化し、電圧ＶDSはＭＯＳ素子１０２
と１０４のドレーンとソースにかかる電圧であり、電圧
ＶCEはＰＮＰトランジスタ１０８のコレクタとエミッタ
にかかる電圧である。
【００３１】当業者であれば、本発明の性質を説明する
ために、今まで説明し、図示してきた詳細な点、材料お
よび部品の配置を、以下の特許請求の範囲に記載した原
理および範囲から逸脱することなしに種々に変更できる
ことを理解されたい。
ために、今まで説明し、図示してきた詳細な点、材料お
よび部品の配置を、以下の特許請求の範囲に記載した原
理および範囲から逸脱することなしに種々に変更できる
ことを理解されたい。
【図１】本発明の実施形態によるバンドギャップ電圧基
準回路の回路図である。
準回路の回路図である。
【図２】本発明の代替実施形態による図１のバンドギャ
ップ電圧基準回路の回路図である。
ップ電圧基準回路の回路図である。
【図３】低供給電圧を有するバンドギャップ電圧基準回
路用の図２の起動回路の追加回路を示す図である。
路用の図２の起動回路の追加回路を示す図である。
【図４Ａ】図１の演算増幅器で利用される例示としての
回路を示す図である。
回路を示す図である。
【図４Ｂ】図１の演算増幅器で利用される例示としての
回路を示す図である。
回路を示す図である。
【図５Ａ】図３Ａおよび図３Ｂで示される演算増幅器の
電圧ＶDDF の電圧調整回路を示す図である。
電圧ＶDDF の電圧調整回路を示す図である。
【図５Ｂ】図３Ａおよび図３Ｂで示される演算増幅器の
電圧ＶDDF の代替電圧調整回路を示す図である。
電圧ＶDDF の代替電圧調整回路を示す図である。
【図６Ａ】低供給電圧を有し１２５℃の温度で動作する
図２の例示としてのバンドギャップ電圧基準回路の供給
電圧ＶDDの関数である回路ノード電圧を示す図である。
図２の例示としてのバンドギャップ電圧基準回路の供給
電圧ＶDDの関数である回路ノード電圧を示す図である。
【図６Ｂ】低供給電圧を有し−３５℃の温度で動作する
図２の例示としてのバンドギャップ電圧基準回路の供給
電圧ＶDDの関数である回路ノード電圧を示す図である。
図２の例示としてのバンドギャップ電圧基準回路の供給
電圧ＶDDの関数である回路ノード電圧を示す図である。
【図７Ａ】標準供給電圧を有し１２５℃の温度で動作す
る図２の例示としてのバンドギャップ電圧基準回路の供
給電圧ＶDDの関数である回路ノード電圧を示す図であ
る。
る図２の例示としてのバンドギャップ電圧基準回路の供
給電圧ＶDDの関数である回路ノード電圧を示す図であ
る。
【図７Ｂ】標準供給電圧を有し−３５℃の温度で動作す
る図２の例示としてのバンドギャップ電圧基準回路の供
給電圧ＶDDの関数である回路ノード電圧を示す図であ
る。
る図２の例示としてのバンドギャップ電圧基準回路の供
給電圧ＶDDの関数である回路ノード電圧を示す図であ
る。
フロントページの続き
(72)発明者 ロバート ダブリュ．ワルデン
アメリカ合衆国 18018 ペンシルヴァ
ニア，ベスレヘム，ティオガ ストリー
ト 826
(56)参考文献 特開 平７−249949（ＪＰ，Ａ)
特開 平２−189703（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 3/26
Claims (20)
- 【請求項１】 バンドギャップ電圧基準回路（例えば、
図１の１００）を有する集積回路であって、 絶対温度比例（ＰＴＡＴ）電圧発生器（例えば、１９
０）であって、 第１電流経路において、第１インピーダンス（例えば、
１１０）にかかる第１ＰＴＡＴ電圧と、第１素子（例え
ば、１０６）にかかる第２ＰＴＡＴ電圧と、 第２電流経路において、第２素子（例えば、１０８）に
かかる第３ＰＴＡＴ電圧とを発生することができ、 前記第２及び第３ＰＴＡＴ電圧を発生する第１素子及び
第２素子の各々は、対応する素子のダイオード接合等式
に従って動作しており、 前記第１素子が前記第１電流経路の前記第１インピーダ
ンスと直列に結合され、 ＰＴＡＴ電圧発生器は、その第１入力端子において第１
及び第２ＰＴＡＴ電圧の合計を、そして、その第２入力
端子において第３ＰＴＡＴ電圧を、受け取るために結合
された帰還増幅器を含み、該帰還増幅器の出力端子の帰
還電圧信号は、第１及び第２ＰＴＡＴ電圧の合計が第３
ＰＴＡＴ電圧と実質的に等価であるように第１及び第２
電流経路における電流を調整するために使用されてお
り、 前記集積回路はさらに、電圧バッファ（例えば、１９
２）を含み、該電圧バッファは、１）その第１入力端子
において、該電圧バッファの出力端子及び１つの入力端
子の間の帰還経路に接続された第２インピーダンス（例
えば、１２４）にかかる電圧を受け取り、２）その第２
端子において、電圧バッファ（例えば、Ｎ４）の出力端
子にてバンドギャップ電圧を発生するために第３ＰＴＡ
Ｔ電圧を受け取り、 前記第２インピーダンスにかかる前記電圧とそれを通る
電流とが、それぞれ前記第１インピーダンスにかかる前
記第１ＰＴＡＴ電圧とそれを通る電流にほぼ比例し、 前記電圧バッファの帰還経路を通る電流が、前記バンド
ギャップ電圧を調整するように、前記第３ＰＴＡＴ電圧
によって前記第２インピーダンスにかかる前記電圧を調
整することを特徴とする集積回路。 - 【請求項２】 請求項１に記載の集積回路において、前
記帰還増幅器が、 第１入力端子で前記第１および第２ＰＴＡＴ電圧の前記
合計を、および第２入力端子で前記第３ＰＴＡＴ電圧を
受け取り、および帰還電圧信号を発生することができる
演算増幅器（例えば、１１２）と、 前記帰還電圧信号に応答して、前記第２電流経路の第２
電流に比例する前記第１電流経路の第１電流を提供する
第１電流ミラー（例えば、１６０）とを備え、 前記第１電流ミラーは、前記第１および第２ＰＴＡＴ電
圧の合計が実質的に前記第３ＰＴＡＴ電圧に等価である
ように、第１及び第２電流経路に電流を発生する集積回
路。 - 【請求項３】 請求項２に記載の集積回路において、 前記ＰＴＡＴ電圧発生器の前記第１および第２素子がト
ランジスタ（例えば、１０６、１０８）であり、各トラ
ンジスタが対応する素子サイズ（例えば、Ｑ１、Ｑ２）
を有し、 前記ＰＴＡＴ電圧発生器の前記第１電流ミラーが、前記
第１および第２電流経路の各々に対応するＭＯＳ素子サ
イズ（例えば、Ｍ１、Ｍ２）のＭＯＳ素子（例えば、１
０２、１０４）を備え、前記第１および第２電流の割合
が前記ＭＯＳ素子サイズの比に基づき、 前記第１ＰＴＡＴ電圧が前記第１および第２素子のベー
ス−エミッタ間電圧の差に関連し、前記差が、前記ダイ
オード接合等式によって、１）ＭＯＳ素子サイズの前記
比と２）前記第１および第２素子の素子サイズの比に関
連する集積回路。 - 【請求項４】 請求項１に記載の集積回路において、前
記電圧バッファが、 第３電流経路に前記第１電流に比例する第３電流を提供
する第２電流ミラー（例えば、１１４、１７０）と、 １つの入力端子で前記第２インピーダンスにかかる前記
電圧を、およびもう１つの端子で前記第３ＰＴＡＴ電圧
を受け取り、および前記バンドギャップ電圧を提供する
ことができる演算増幅器（例えば、１１６）とを備え、 前記第３経路の前記電流の一部が、前記第１ＰＴＡＴ電
圧に比例する前記第２インピーダンスにかかる前記電圧
を提供するために、前記第２インピーダンスを流れる集
積回路。 - 【請求項５】 請求項４に記載の集積回路において、前
記バンドギャップ電圧が、前記第１および第２インピー
ダンスの比（Ｒ１ ／Ｒ２ ）に基づいて調整される集積
回路。 - 【請求項６】 請求項４に記載の集積回路において、さ
らに、直列の少なくとも２つの抵抗（例えば、図２の２
０７と２０９）を有し、前記電圧バッファの前記出力端
子と共通ノードの間に電気的に結合された抵抗分割器回
路を備える集積回路。 - 【請求項７】 請求項１に記載の集積回路において、前
記ＰＴＡＴ電圧発生器が調整電圧端子に結合され、前記
バンドギャップ電圧基準回路がさらに、 前記調整電圧端子と供給電圧の間に結合された電流源
（例えば、１５０）であって、前記電流源が前記バンド
ギャップ電圧基準回路用の回路電流を提供する電流源を
備え、 前記調整電圧端子の前記調整電圧が前記ＰＴＡＴ電圧発
生器を駆動する集積回路。 - 【請求項８】 請求項７に記載の集積回路において、絶
対温度と共に前記調整電圧を前記バンドギャップ電圧に
基づいて変化させるための、前記バッファの前記出力端
子と前記調整電圧端子との間に結合された電圧調整器
（例えば、２０４、２０６）をさらに備える集積回路。 - 【請求項９】 請求項７に記載の集積回路において、さ
らに、前記電圧バッファの前記出力端子と前記調整電圧
端子の間に結合された電流バイアス発生器（例えば、２
０２）を備え、前記電流バイアス発生器が前記電流源か
ら前記第１電流に比例するＰＴＡＴ基準バイアス電流を
提供する集積回路。 - 【請求項１０】 請求項１に記載の集積回路において、
前記バンドギャップ電圧基準回路がさらに、供給電圧に
結合され、ゼロでないバンドギャップ電圧を提供するた
めに、前記第１および第２電流経路を通る起動電流を発
生することができる起動回路（例えば、２０１）を備え
る集積回路。 - 【請求項１１】 請求項１に記載の集積回路において、
前記電圧バッファが、温度とほぼ無関係な前記バンドギ
ャップ電圧を形成するために、前記第３ＰＴＡＴ電圧を
第２インピーダンスにかかる電圧と結合する集積回路。 - 【請求項１２】バンドギャップ電圧を発生する方法であ
って、 ａ）第１電流経路において第１インピーダンスにかかる
第１ＰＴＡＴ電圧と第１素子にかかる第２ＰＴＡＴ電圧
を発生するステップと、 ｂ）第２電流経路において第２素子にかかる第３ＰＴＡ
Ｔ電圧を発生するステップであって、前記第２および第
３ＰＴＡＴ電圧を発生するの各々の素子が対応する素子
のダイオード接合等式に従って動作するステップと、 ｃ）第１及び第２ＰＴＡＴ電圧の合計が実質的に第３Ｐ
ＴＡＴ電圧に等価であり、第１及び第２ＰＴＡＴ電圧の
合計が帰還増幅器の第１入力端子に供給されかつ第３Ｐ
ＴＡＴ電圧が帰還増幅器の第２入力端子に供給されるよ
う、第１及び第２電流経路における電流を帰還増幅器の
帰還電圧信号で調整するステップと、 ｄ）第２インピーダンスにかかる電圧及びそれを通る電
流が第１インピーダンスにかかる電圧及びそれを通る電
流にそれぞれ実質的に比例するよう、１）電圧バッファ
の出力から電圧バッファの第１入力端子への帰還経路に
おいて第２インピーダンスにかかる電圧及び２）電圧バ
ッファの第２入力端子の第３ＰＴＡＴ電圧からバンドギ
ャップ電圧を電圧バッファで発生させるステップとを備
え、 ｅ）前記バンドギャップ電圧を調整するように、前記第
２インピーダンスにかかる前記電圧を前記第３ＰＴＡＴ
電圧に基づいて帰還経路に通る電流で調整するステップ
とを含む方法。 - 【請求項１３】 請求項１２に記載の方法において、さ
らに、 ｆ）前記第１および第２ＰＴＡＴ電圧の合計と前記第３
ＰＴＡＴ電圧に基づいて帰還電圧信号を発生するステッ
プと、 ｇ）前記帰還電圧信号に応答して、前記第２電流経路の
第２電流に比例する前記第１電流経路の第１電流をミラ
ーリングするステップとを含み、 前記ステップｇ）が、１）前記第１および第２ＰＴＡＴ
電圧の合計と２）前記第３ＰＴＡＴ電圧との間の電圧差
を最小にするために第１及び第２電流経路の電流を映す
方法。 - 【請求項１４】 請求項１２に記載の方法において、さ
らに、 ｈ）第３電流経路に前記第１電流に比例する第３電流を
提供するステップと、 ｉ）前記第２インピーダンスにかかる前記電圧と前記第
３ＰＴＡＴ電圧に基づいて前記バンドギャップ電圧を発
生するステップであって、前記第３経路の前記電流の一
部が、前記第１ＰＴＡＴ電圧に比例する前記第２インピ
ーダンスにかかる前記電圧を提供するために、前記第２
インピーダンスを通って流れるステップとを含む方法。 - 【請求項１５】 請求項１２に記載の方法において、さ
らに、絶対温度と共に前記調整電圧をバンドキャップ電
圧に基づいて変化させるステップを含む方法。 - 【請求項１６】 請求項１２に記載の方法において、さ
らに、ゼロでないバンドギャップ電圧を提供するため
に、前記第１および第２電流経路を介して起動電流を最
初に発生するステップを含む方法。 - 【請求項１７】 請求項１２に記載の方法において、前
記ステップｄ）がさらに、温度とほぼ無関係な前記バン
ドギャップ電圧を形成するように、前記第３ＰＴＡＴ電
圧を第２インピーダンスにかかる電圧と結合するステッ
プを含む方法。 - 【請求項１８】 バンドギャップ電圧基準回路であっ
て、 １）第１電流経路において第１インピーダンスにかかる
第１ＰＴＡＴ電圧と第１素子にかかる第２ＰＴＡＴ電圧
とを発生し、２）第２電流経路において第２素子にかか
る第３ＰＴＡＴ電圧を発生するＰＴＡＴ電圧発生手段で
あって、前記第２および第３ＰＴＡＴ電圧を発生する各
々の素子が対応する素子のダイオード接合等式に従って
動作するＰＴＡＴ電圧発生手段と、 第１及び第２ＰＴＡＴ電圧の合計が実質的に第３ＰＴＡ
Ｔ電圧に等価であり、第１及び第２ＰＴＡＴ電圧の合計
が帰還増幅器の第１入力端子に供給されかつ第３ＰＴＡ
Ｔ電圧が帰還増幅器の第２入力端子に供給されるよう、
第１及び第２電流経路における電流を帰還増幅器の帰還
電圧信号で調整する電圧バイアス手段と、 第２インピーダンスにかかる電圧及びそれを通る電流が
第１インピーダンスにかかる電圧及びそれを通る電流に
それぞれ実質的に比例するよう、１）電圧バッファの出
力から電圧バッファの第１入力端子への帰還経路におい
て第２インピーダンスにかかる電圧及び２）電圧バッフ
ァの第２入力端子の第３ＰＴＡＴ電圧からバンドギャッ
プ電圧を電圧バッファで発生させるバンドギャップ電圧
発生手段と、 前記バンドギャップ電圧を調整するように、前記第３Ｐ
ＴＡＴ電圧に基づいて帰還経路を通る電流で前記第２イ
ンピーダンスにかかる前記電圧を調整する手段とを備え
るバンドギャップ電圧基準回路。 - 【請求項１９】 請求項１８に記載のバンドギャップ電
圧基準回路において、前記電圧バイアス手段がさらに、
前記第１および第２ＰＴＡＴ電圧の前記合計と前記第３
ＰＴＡＴ電圧に基づいて帰還電圧信号を発生する手段を
含み、前記ＰＴＡＴ電圧発生手段がさらに、 前記帰還電圧信号に応答して、前記第２電流経路の第２
電流に比例する前記第１電流経路の第１電流を提供する
電流ミラーリング手段を含み、 前記電流ミラーリング手段は、第１及び第２電流経路に
電流を映し、１）第１及び第２ＰＴＡＴ電圧の合計及び
２）第３ＰＴＡＴ電圧間の電圧差を最小にするバンドギ
ャップ電圧基準回路。 - 【請求項２０】 請求項１８に記載のバンドギャップ電
圧基準回路において、さらに、前記第１電流に比例する
第３電流経路の第３電流を提供する電流ミラーリング手
段を備え、 前記第３経路の前記電流の一部が、前記第１ＰＴＡＴ電
圧に比例する前記第２インピーダンスにかかる前記電圧
を提供するために、前記第２インピーダンスを通って流
れ、 前記バンドギャップ電圧発生手段が、前記第２インピー
ダンスにかかる前記電圧と前記第３ＰＴＡＴ電圧に基づ
いて前記バンドギャップ電圧を発生するバンドギャップ
電圧基準回路。
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