JP5301147B2

JP5301147B2 - 電子回路

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Publication number: JP5301147B2
Application number: JP2007322071A
Authority: JP
Inventors: 賢司新井
Original assignee: スパンションエルエルシー
Priority date: 2007-12-13
Filing date: 2007-12-13
Publication date: 2013-09-25
Anticipated expiration: 2027-12-13
Also published as: JP2009146116A; US7893681B2; US20090153125A1

Description

本発明は電子回路に関し、特にバンドギャップ回路とカレントミラー回路とを有し参照電圧を出力する電子回路に関する。

参照電圧を出力する回路として、負の電圧依存性を有する電圧と正の電圧依存性を有する電圧とを加算し、温度依存性の小さい参照電圧を生成するバンドギャップ回路が用いられている。特許文献１には、制御トランジスタとバンドギャップ回路との間に参照電圧出力端子を有し、バンドギャップ回路から制御トランジスタに帰還をかける電子回路が開示されている。
特開平１１−９５８５０号公報

特許文献１によれば、バンドギャップ回路により温度依存性の小さい参照電圧が得られる。また、バンドギャップ回路から制御トランジスタに帰還をかけることにより、電源電圧依存性の小さな参照電圧が得られる。

しかしながら、特許文献１においても参照電圧の温度依存性、電源電圧依存性の抑制は不十分である。

本発明は、上記課題に鑑みなされたものであり、参照電圧の温度依存性および電源電圧依存性の抑制が可能な電子回路を提供することを目的とする。

本発明は、それぞれのベースが第１ノードにおいて互いに接続されたバイポーラトランジスタである第１トランジスタおよび第２トランジスタを有するバンドギャップ回路と、それぞれの制御端子が第２ノードにおいて互いに接続された第３トランジスタおよび第４トランジスタと、前記第３トランジスタの出力端子に接続されベースが前記第２トランジスタのコレクタに接続されたバイポーラトランジスタである第５トランジスタと、前記第４トランジスタの出力端子に接続されベースが前記第１ノードに接続されたバイポーラトランジスタである第６トランジスタと、を有するカレントミラー回路と、前記カレントミラー回路の出力に基づき、前記バンドギャップ回路に供給される電流を制御する制御回路と、前記制御回路と前記バンドギャップ回路との間に設けられた参照電圧を出力する参照電圧出力端子と、を具備することを特徴とする電子回路である。本発明によれば、参照電圧の温度依存性および電源電圧依存性を抑制することができる。

上記構成において、前記第１トランジスタのエミッタ面積に対する前記第５トランジスタのエミッタ面積の比をｎ２とし、前記第１トランジスタのエミッタ面積に対する前記第６トランジスタのエミッタ面積の比をｎ１倍とし、前記第４トランジスタの出力電流に対する前記第３トランジスタの出力電流の比をｎ３としたとき、ｎ２＝ｎ１×ｎ３である構成とすることができる。この構成によれば、第５トランジスタに供給される電流を所望の電流値とすることができる。

上記構成において、前記第１トランジスタと前記２トランジスタとのベース電流が同じである構成とすることができる。この構成によれば、参照電圧の温度特性を改善することができる。

上記構成において、前記第２トランジスタは、前記第１トランジスタの形状と同じ形状を有する複数のトランジスタが並列接続された構成とすることができる。この構成によれば、第１トランジスタと第２トランジスタとの、アーリー効果を一致させ、参照電圧の温度依存性を改善することができる。

上記構成において、前記第２トランジスタのエミッタに接続された第１抵抗と、前記定電圧出力端子と前記第１トランジスタのコレクタとの間に設けられた第２抵抗と、を具備し、前記第１トランジスタのコレクタと前記第１ノードとが接続された構成とすることができる。

上記構成において、前記第１トランジスタのベースエミッタ電圧の温度係数と前記第２抵抗の両端の電圧の温度係数とは、お互いに逆符号である構成とすることができる。

上記構成において、前記第１トランジスタのベースエミッタ電圧の温度係数の絶対値と前記第２抵抗の両端の電圧の温度係数の絶対値とは、同じである構成とすることができる。

上記構成において、前記制御回路は、前記カレントミラー回路の出力が制御端子に接続された第７トランジスタを含む構成とすることができる。

上記構成において、前記第７トランジスタはノーマリオン型トランジスタである構成とすることができる。この構成によれば、電源電圧が参照電圧に近い場合であっても、参照電圧の温度依存性および電源電圧依存性を抑制することができる。

本発明によれば、参照電圧の温度依存性および電源電圧依存性を抑制することができる。

まず、比較例１として特許文献１に記載された回路を模式化した参照電圧回路について説明する。図１は比較例１に係る電子回路である。図１を参照に、比較例１に係る電子回路は、温度依存性の小さいバンドギャップ回路１０、バンドギャップ回路１０に供給する電流を制御する制御回路３０、電流源Ｓ、ＮＰＮバイポーラトランジスタＴｒ０５を有している。

バンドギャップ回路１０は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１抵抗Ｒ１、第２抵抗Ｒ２および第３抵抗Ｒ３を有している。第１トランジスタＴｒ１と第２トランジスタＴｒ２とはＮＰＮバイポーラトランジスタであり、それぞれのベースが第１ノードＮ１において互いに接続されている。第１トランジスタＴｒ１のコレクタは第２抵抗Ｒ２を介し参照電圧出力端子Ｎｒｅｆに接続され、エミッタは接地される。第１トランジスタＴｒ１のコレクタとベースとは直接接続されている。第２トランジスタＴｒ２のコレクタは第３抵抗Ｒ３を介し参照電圧出力端子Ｎｒｅｆに接続され、エミッタは第１抵抗Ｒ１を介し接地される。第２トランジスタＴｒ２のコレクタと第３抵抗Ｒ３との間のノードが第２ノードＮ２である。

ＮＰＮバイポーラトランジスタＴｒ０５のベースは第２ノードＮ２に接続され、エミッタは接地され、コレクタは電流源Ｓに接続される。トランジスタＴｒ０５のコレクタと電流源Ｓとの間のノードが第３ノードＮ３である。参照電圧出力端子Ｎｒｅｆと電源Ｖｃｃとの間に制御回路３０が接続されている。制御回路３０はＮＰＮバイポーラトランジスタＴｒ０７からなる。トランジスタＴｒ０７のベースは第３ノードＮ３に、コレクタは電源Ｖｃｃに、エミッタは参照電圧出力端子Ｎｒｅｆに接続される。

バンドギャップ回路１０が温度依存性の少ない参照電圧を出力する理由を以下に説明する。なお、第１トランジスタＴｒ１および第２トランジスタＴｒ２のｈｆｅは同じであり、第１トランジスタＴｒ１のエミッタ面積に対する第２トランジスタＴｒ２のエミッタ面積の比をｎ４とする。このエミッタ面積の比ｎ４は、第１抵抗Ｒ１での電圧降下分を考慮し、かつ、第１トランジスタＴｒ１のベース電流Ｉｂ１と、第２トランジスタＴｒ２のベース電流Ｉｂ２とが、同じになるように設定されることが好ましい。

第２トランジスタＴｒ２は、第１トランジスタＴｒ１の形状と同じ形状を有するトランジスタが複数並列に接続されている。図２（ａ）は、第１トランジスタＴｒ１の上面図、図２（ｂ）は断面図である。図２（ａ）および図２（ｂ）を参照に、ｐ型シリコン基板５０内にｎ型のコレクタ領域５２ａが形成されている。コレクタ領域５２ａ内にｐ型ベース領域５４ａ、ベース領域５４ａ内にｎ型エミッタ領域５６ａがそれぞれ形成されている。コレクタ領域５２ａ、ベース領域５４ａおよびエミッタ領域５６ａはそれぞれ接続部５８を介し配線ＣＬａ、ＢＬａおよびＥＬａに接続されている。

図３（ａ）は、第２トランジスタＴｒ２の上面図、図３（ｂ）は断面図である。図３（ａ）および図３（ｂ）を参照に、第２トランジスタＴｒ２においては、コレクタ領域５２ｂ内に複数のベース領域５４ｂが形成され、複数のベース領域５４ｂ内にそれぞれエミッタ領域５６ｂが形成されている。コレクタ領域５２ｂ、ベース領域５４ｂおよびエミッタ領域５６ｂはそれぞれ接続部５８を介し配線ＣＬｂ、ＢＬｂおよびＥＬｂに接続されている。このように、第２トタンジスタＴｒ２はトランジスタ６０が複数個並列に接続されている。個々のトランジスタ６０は第１トランジスタＴｒ１と同じ形状を有する。すなわち、上面からみたエミッタ面積およびベース面積がそれぞれほぼ同じである。また、第１トランジスタＴｒ１と第２トランジスタＴｒ２とは同じ製造工程で作製されるため、エミッタ領域およびベース領域の断面形状もほぼ同じであり、不純物濃度もほぼ同じである。これにより、第１トランジスタＴｒ１と第２トランジスタＴｒ２とのアーリー効果を一致させることができる。なお、図１では、簡単のため第２トランジスタＴｒ２は１つのトランジスタ記号で図示している。

参照電圧出力端子Ｎｒｅｆから出力される参照電圧Ｖｒｅｆは式（１）となる。
Ｖｒｅｆ＝Ｖｂｅ１＋Ｖｒ２（１）
ここで、Ｖｒ２は第２抵抗Ｒ２の両端の電圧差であり、式（２）で表される。
Ｖｒ２＝（Ｒ２／Ｒ１）・（Κ・Ｔ／ｑ）・ｌｎ（ｎ４）（２）
ここで、Ｒ１，Ｒ２はそれぞれ第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値、Κはボルツマン定数、Ｔは温度、ｑは電子の電荷量である。

第１トランジスタＴｒ１のベースエミッタ電圧Ｖｂｅ１は、負の温度係数を有する。一方、式（２）より、Ｖｒ２は正の温度係数を有する。このように、Ｖｂｅ１とＶｒ２との温度係数はお互いに逆符号である。そこで、Ｖｂｅ１の温度係数の絶対値と電圧Ｖｒ２の温度係数の絶対値とがほぼ同じとなるように、第１抵抗Ｒ１および第２抵抗Ｒ２のそれぞれの抵抗値を調整する。例えばＶｂｅ１の温度係数は一般的に−２ｍＶ／℃である。そこで、Ｖｒ２の温度係数が２ｍＶ／℃となるように、Ｒ１およびＲ２を調整する。これにより、式（１）のＶｂｅ１とＶｒ２とで温度依存性を打ち消しあい、参照電圧Ｖｒｅｆの温度依存性が小さくなる。

しかしながら、バンドギャップ回路１０だけでは、例えば電源電圧Ｖｃｃが変動した場合に、参照電圧Ｖｒｅｆが変動してしまう。そこで、比較例１では、トランジスタＴｒ０５を用い、第２ノードＮ２の電圧を制御回路３０に帰還することにより、参照電圧Ｖｒｅｆの変動を抑制する。

電源電圧Ｖｃｃが上昇すると、参照電圧Ｖｒｅｆも上昇する。これにより、第２ノードＮ２の電圧も上昇し、トランジスタＴｒ０５のベース電圧が上昇する。トランジスタＴｒ０５のコレクタ電流Ｉｃ０５が増加し、第３ノードＮ３の電圧Ｖ３が低下する。よって、トランジスタＴｒ０７のコレクタ電流Ｉｃ０７が減少し、参照電圧Ｖｒｅｆが下降する。以上のように、参照電圧Ｖｒｅｆの電源電圧Ｖｃｃ依存性が小さくなる。

比較例１において、参照電圧Ｖｒｅｆの温度依存性を抑制するためには、トランジスタＴｒ０５のベース電流Ｉｂ０５は、第１トランジスタＴｒ１のベース電流Ｉｂ１および第２トランジスタＴｒ２のベース電流Ｉｂ２と同じであることが好ましい。ベース電流Ｉｂが異なると、各トランジスタでの温度特性が異なってしまうためである。

第１トランジスタＴｒ１のコレクタ電流Ｉｃ１とトランジスタＴｒ０５のコレクタ電流Ｉｃ０５との好ましい関係について説明する。第１トランジスタＴｒ１と第２トランジスタＴｒ２との温度特性を同じとするためには、図１において、第１トランジスタＴｒ１のコレクタ電流Ｉｃ１と第２トランジスタＴｒ２のコレクタ電流Ｉｃ２とは、同じであることが好ましい。第２トランジスタＴｒ２のエミッタ面積は、第１トランジスタＴｒ１のｎ４倍であるが、第１トランジスタＴｒ１のベース電流Ｉｂ１と、第２トランジスタＴｒ２のベース電流Ｉｂ２とは、同じになるように設定されている。よって、Ｉｃ１とＩｃ２とは等しくなる。さらに、電流Ｉ１と電流Ｉ２とが等しくなるように、トランジスタＴｒ０５のエミッタ面積を、第１トランジスタＴｒ１のｎ２倍と設計する。これにより、トランジスタＴｒ０５のコレクタ電流Ｉｃ０５は、ｎ２×Ｉｃ１となる。

このように、トランジスタＴｒ０５のコレクタ電流Ｉｃ０５の好ましい電流値が定まっていたとしても、比較例１におけるコレクタ電流Ｉｃ０５の大きさは、電流源Ｓによって定まる。よって、電流源Ｓが出力する電流が好ましいコレクタ電流Ｉｃ０５から外れると、各トランジスタのバランスが崩れ、各トランジスタのベースエミッタ電圧Ｖｂｅが異なってしまう。これにより、温度依存性が大きくなってしまうという課題が発生する。

以下に、上記課題を解決するための実施例を説明する。

図４は実施例１に係る電子回路の回路図である。図４を参照に、実施例１に係る電子回路は、バンドギャップ回路１０、カレントミラー回路２０および制御回路３０を有している。バンドギャップ回路１０の構成は比較例１と同じであり説明を省略する。

カレントミラー回路２０は、第３トランジスタＴｒ３、第４トランジスタＴｒ４、第５トランジスタＴｒ５、第６トランジスタＴｒ６およびキャパシタＣ１を有している。第３トランジスタＴｒ３および第４トランジスタＴｒ４はＰ型ＭＯＳＦＥＴであり、第５トランジスタＴｒ５および第６トランジスタＴｒ６はＮＰＮバイポーラトランジスタである。

第４ノードＮ４において、第３トランジスタＴｒ３および第４トランジスタＴｒ４のそれぞれのゲート（制御端子）がお互いに接続されている。第３トランジスタＴｒ３および第４トランジスタＴｒ４のソースは電源Ｖｃｃに接続されている。第３トランジスタＴｒ３のドレインは第３ノードＮ３を介し第５トランジスタＴｒ５のコレクタに接続される。第４トランジスタＴｒ４のドレインは第４ノードＮ４と第６トランジスタＴｒ６のコレクタに接続されている。第４トランジスタＴｒ４のゲート幅に対する第３トランジスタＴｒ３のゲート幅の比はｎ３である。これにより、第３トランジスタＴｒ３の出力電流（ドレイン電流）は、第４トランジスタＴｒ４のｎ３倍となる。

第５トランジスタＴｒ５のコレクタは、第３トランジスタＴｒ３のドレイン（出力端子）に接続され、ベースは第２ノードＮ２に接続され、エミッタは接地されている。ベースとコレクタとの間には並列に位相調整用キャパシタＣ１が接続されている。第１トランジスタＴｒ１のエミッタ面積に対する第５トランジスタＴｒ５のエミッタ面積の比はｎ２である。第６トランジスタＴｒ６のコレクタは、第４トランジスタＴｒ４のドレイン（出力端子）に、ベースは第１ノードＮ１に接続され、エミッタは接地されている。第１トランジスタＴｒ１のエミッタ面積に対する第６トランジスタＴｒ６のエミッタ面積の比はｎ１倍である。

制御回路３０はノーマリオフ型のNＭＯＳＦＥＴである第７トランジスタＴｒ７を有している。第７トランジスタＴｒ７のドレインは電源Ｖｃｃに、ゲート（制御端子）は第３ノードＮ３（第３トランジスタＴｒ３の出力端子）に、ソースは参照電圧出力端子Ｎｒｅｆに接続されている。制御回路３０は、カレントミラー回路２０の出力Ｖ３（第３ノードの電圧）に基づき、電源Ｖｃｃからバンドギャップ回路１０に供給される電流を制御する。

実施例１を比較例１と比較すると、比較例１では、トランジスタＴｒ０５のコレクタ電流Ｉｃ０５は電流源Ｓから供給されているのに対し、実施例１では、第５トランジスタＴｒ５のコレクタ電流Ｉｃ５は、カレントミラー回路２０の第３トランジスタＴｒ３のドレインから供給される。カレントミラー回路２０の第３トランジスタＴｒ３および第４トランジスタＴｒ４のゲート幅の比率を所定の値とし、第６トランジスタＴｒ６と第１トランジスタＴｒ１のエミッタ面積の比率を所定の値とする。これにより、第５トランジスタＴｒ５のコレクタ電流Ｉｃ５を第１トランジスタＴｒ１のコレクタ電流Ｉｃ１に対し所望の値とすることができる。

実施例１において、第５トランジスタＴｒ５のエミッタ面積は、第１トランジスタＴｒ１のｎ２倍である。このため、第１トランジスタＴｒ１のベース電流Ｉｂ１と第５トランジスタＴｒ５のベース電流Ｉｂ５とを同じにするためには、第５トランジスタＴｒ５のコレクタ電流Ｉｃ５はｎ２×Ｉｃ１であることが好ましい。一方、第６トランジスタＴｒ６のエミッタ面積は第１トランジスタＴｒ１のエミッタ面積のｎ１倍である。よって、第６トランジスタＴｒ６のコレクタ電流Ｉｃ６はｎ１×Ｉｃ１となる。コレクタ電流Ｉｃ６は第４トランジスタＴｒ４のドレイン電流Ｉｄ４に等しい。また、第３トランジスタＴｒ３のゲート幅は第４トランジスタＴｒ４のｎ３倍である。よって、Ｉｃ５＝ｎ３×Ｉｃ６＝ｎ１×ｎ３×Ｉｃ１となる。以上より、ｎ２＝ｎ１×ｎ３とすることにより、第５トランジスタＴｒ５のコレクタ電流Ｉｃ５に供給される電流を第１トランジスタＴｒ１のコレクタ電流Ｉｃ１のｎ２倍とすることができる。よって、比較例１のように、電流源Ｓが供給する電流値を調整せずとも、カレントミラー回路２０により、第５トランジスタＴｒ５に供給される電流を所望の値に定めることができる。

第１トランジスタＴｒ１と第２トランジスタＴｒ２との温度特性を同じとするため、第１トランジスタＴｒ１のコレクタ電流Ｉｃ１と第２トランジスタＴｒ２のコレクタ電流Ｉｃ２とは等しい。よって、式（３）となる。
Ｉｃ１＝Ｉｃ２（３）
一方、第６トランジスタＴｒ６のエミッタ面積は、第１トランジスタＴｒ１のエミッタ面積のｎ１倍である。よって、式（４）となる。
Ｉｃ６＝ｎ１×Ｉｃ１（４）
また、第３トランジスタＴｒ３のゲート幅は、第４トランジスタＴｒ４のｎ３倍である。第５トランジスタＴｒ５のエミッタ面積は、第１トランジスタのｎ２倍である。よって、式（５）、（６）となる。
Ｉｃ５＝ｎ３×Ｉｃ６（５）
Ｉｃ５＝ｎ２×Ｉｃ１（６）
式（４）、（５）および（６）から、ｎ２＝ｎ１×ｎ３であることが好ましい。

第７トランジスタＴｒ７は、比較例１のようなバイポーラトランジスタまたはノーマリオフ型ＦＥＴでもよいが、ノーマリオン型であることが好ましい。この理由について、以下に説明する。参照電圧Ｖｒｅｆを電源電圧Ｖｃｃに近い電圧に設定する場合、制御回路３０用のトランジスタとしてバイポーラトランジスタまたはノーマリオフ型ＦＥＴを用いると以下の課題が生じる。すなわち、この場合、第３ノードＮ３の電圧Ｖ３は参照電圧Ｖｒｅｆより高くなる。このため、第３トランジスタＴｒ３および第４トランジスタＴｒ４を非飽和領域で用いることとなる。非飽和領域では、ドレイン電圧に対するドレイン電流の依存性が大きく、カレントミラー回路２０の出力電流の精度が低下する。これにより、参照電圧Ｖｒｅｆの精度が低下してしまう。

実施例１によれば、制御回路３０用の第７トランジスタＴｒ７としてノーマリオン型ＭＯＳＦＥＴを用いている。これにより、第３ノードＮ３の電圧Ｖ３を低くすることができる。よって、第３トランジスタＴｒ３および第４トランジスタＴｒ４を飽和領域で用いることができる。飽和領域では、ドレイン電圧に対するドレイン電流の依存性が小さく、カレントミラー回路２０の出力電流の精度を向上させることができる。これにより、参照電圧Ｖｒｅｆの精度を向上させることができる。

図５は、実施例１に係る電子回路の参照電圧Ｖｒｅｆと電源電圧Ｖｃｃを示す図である。横軸は時間であり、電源電圧Ｖｃｃを時間に対し線形的に変化させる。電源電圧Ｖｃｃが１．２Ｖまでは参照電圧Ｖｒｅｆは電源電圧Ｖｃｃとほぼ同じ値である。電源電圧Ｖｃｃが１．２Ｖを越えると、参照電圧Ｖｒｅｆは電源電圧Ｖｃｃに依存せず一定となる。このように、実施例１によれば、参照電圧Ｖｒｅｆの電源電圧Ｖｃｃ依存性が小さい。さらに、電源電圧Ｖｃｃが参照電圧Ｖｒｅｆに近い電圧（例えば図５の１．３Ｖ）であっても、参照電圧Ｖｒｅｆ（例えば図５の１．２２Ｖ）を出力することができる。

実施例２は、カレントミラー回路２０の第３トランジスタＴｒ３および第４トランジスタＴｒ４をバイポーラトランジスタで構成する例である。実施例１の図４と比較し、第３トランジスタＴｒ３および第４トランジスタＴｒ４がＰＮＰバポーラトランジスタである。その他の構成は実施例１の図４と同じであり説明を省略する。実施例２のように、第３トランジスタＴｒ３および第４トランジスタＴｒ４はバイポーラトランジスタでもよい。この場合、第３トランジスタＴｒ３および第４トランジスタＴｒ４の制御端子はベース、出力端子はコレクタとなる。

実施例１および実施例２と同じ機能を発揮できれば、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第５トランジスタＴｒ５および第６トランジスタＴｒ６は、ＰＮＰバイポーラトランジスタでもよい。また、第３トランジスタＴｒ３および第４トランジスタＴｒ４はＮ型ＦＥＴ、ＮＰＮバイポーラトランジスタでもよい。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

図１は比較例１に係る電子回路の回路図である。図２（ａ）および図２（ｂ）は第１トランジスタを示す図である。図３（ａ）および図３（ｂ）は第２トランジスタを示す図である。図４は実施例１に係る電子回路の回路図である。図５は実施例１の測定結果である。図６は実施例２に係る電子回路の回路図である。

符号の説明

１０バンドギャップ回路
２０カレントミラー回路
３０制御回路

Claims

それぞれのベースが第１ノードにおいて互いに接続されたバイポーラトランジスタである第１トランジスタおよび第２トランジスタを有するバンドギャップ回路と、
それぞれの制御端子が第２ノードにおいて互いに接続された第３トランジスタおよび第４トランジスタと、前記第３トランジスタの出力端子に接続されベースが前記第２トランジスタのコレクタに接続されたバイポーラトランジスタである第５トランジスタと、前記第４トランジスタの出力端子に接続されベースが前記第１ノードに接続されたバイポーラトランジスタである第６トランジスタと、を有するカレントミラー回路と、
前記カレントミラー回路の出力に基づき、前記バンドギャップ回路に供給される電流を制御する制御回路と、
前記制御回路と前記バンドギャップ回路との間に設けられた参照電圧を出力する参照電圧出力端子と、
を具備することを特徴とする電子回路。
前記第１トランジスタのエミッタ面積に対する前記第５トランジスタのエミッタ面積の比をｎ２とし、
前記第１トランジスタのエミッタ面積に対する前記第６トランジスタのエミッタ面積の比をｎ１倍とし、
前記第４トランジスタの出力電流に対する前記第３トランジスタの出力電流の比をｎ３としたとき、
ｎ２＝ｎ１×ｎ３
であることを特徴とする請求項１記載の電子回路。
前記第１トランジスタと前記第２トランジスタとのベース電流が同じであることを特徴とする請求項２記載の電子回路。
前記第２トランジスタは、前記第１トランジスタの形状と同じ形状を有する複数のトランジスタが並列接続されたことを特徴とする請求項３記載の電子回路。
前記第２トランジスタのエミッタに接続された第１抵抗と、
前記参照電圧出力端子と前記第１トランジスタのコレクタとの間に設けられた第２抵抗と、を具備し、
前記第１トランジスタのコレクタと前記第１ノードとが接続されたことを特徴とする請求項１から４のいずれか一項記載の電子回路。
前記第１トランジスタのベースエミッタ電圧の温度係数と前記第２抵抗の両端の電圧の温度係数とは、お互いに逆符号であることを特徴とする請求項５記載の電子回路。
前記第１トランジスタのベースエミッタ電圧の温度係数の絶対値と前記第２抵抗の両端の電圧の温度係数の絶対値とは、同じであることを特徴とする請求項６記載の電子回路。
前記制御回路は、前記カレントミラー回路の出力が制御端子に接続された第７トランジスタを含むことを特徴とする請求項１から７のいずれか一項記載の電子回路。
前記第７トランジスタはノーマリオン型トランジスタであることを特徴とする請求項８記載の電子回路。