KR20010087177A

KR20010087177A - 레벨시프트회로

Info

Publication number: KR20010087177A
Application number: KR1020010006406A
Authority: KR
Inventors: 노지리나오키
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2000-02-10
Filing date: 2001-02-09
Publication date: 2001-09-15
Also published as: EP1126612A1; US20010013795A1; EP1126612B1; EP1263142A1; DE60110289D1; US6445210B2; DE60110289T2

Abstract

본 발명은 소형래치로 노드를 상승시키지 않고 고속으로 동작하고 레이아웃면적이 적은 레벨시프트회로에 관한 것이다. 주요 구성은 2개의 P형 트랜지스터로 구성되는 래치를 구비한 레벨시프트회로에서 단자 IN의 입력신호가 예를 들어 H레벨에서 L레벨로 변화되었을 때 N형 트랜지스터(N2)가 온(ON)상태로 되어 노드 W2의 전위를 저하시키지만, P형 트랜지스터 P4는 오프(OFF)상태에 있으므로 고전압원 VDD3으로부터 트랜지스터(P2, N2)를 거쳐 접지로 흐르는 관통전류를 차단시킨다. 한편, N형 트랜지스터(N1)는 오프, P형 트랜지스터(P3)도 오프로 되어 노드 W1의 양단은 차단되지만 고전압원 VDD3이 P형 트랜지스터(P4), 저항(P5) 및 P형 트랜지스터(P1)를 거쳐 노드 W1을 고전압으로 상승한다. 따라서 N형 트랜지스터(N1, N2)의 구동용량이 적고 지연시간이 단축된다.

Description

레벨시프트회로{LEVEL SHIFTER}

본 발명은 논리레벨을 변환하는 레벨시프트회로에 관한 것으로, 특히 신호변화시에 생성되는 관통전류를 방지하는 구성을 갖는 레벨시프트회로에 관한 것이다.

종래부터 레벨시프트회로로서 래치형 레벨시프트회로가 알려져 있다. 이 레벨시프트회로의 구체적인 구성을 도 32에 도시한다. 도 32의 레벨시프트회로는 2개의 N형 트랜지스터(51, 52), 게이트가 서로 상대방의 드레인에 접속되는 크로스커플 접속의 2개의 P형 트랜지스터(53, 54)와 제 1 및 제 2 인버터(55, 56)를 구비한다. 상기 제 1 인버터(55)는 입력단자 IN의 입력신호를 반전하고, 예를 들어 1.5V 등의 저전압원 VDD에서 동작한다. 상기 제 1 인버터(55) 이외의 소자는 예를 들어3.3V 등의 고전압원 VDD3에서 동작하는 고전압측의 소자로서, 2개의 N형 트랜지스터(51, 52)가 접지되는 동시에 서로 상보신호(complementary signal)를 받는다. 즉 각각 입력단자 IN의 입력신호 및 제 1 인버터(55)로부터의 입력신호의 반전신호를 받는다. 상기 2개의 P형 트랜지스터(53, 54)는 소스가 고전압원 VDD3에 접속되고 드레인이 각각 N형 트랜지스터(51, 52)의 드레인에 접속되고, 상기 제 2 인버터(56)는 한쪽의 N형 트랜지스터(52)와 P형 트랜지스터(54)의 접속점에 접속되고 그 출력측은 출력단자 OUT에 접속된다.

이어서, 상기 레벨시프트회로의 동작을 설명하기로 한다. 정지상태에서는 예를 들어 입력신호가 H(VDD)레벨, 그 반전신호가 L(VSS=0V)레벨일 때 N형 트랜지스터(51)는 온(ON), N형 트랜지스터(52)는 오프(OFF), P형 트랜지스터(53)는 오프, P형 트랜지스터(54)는 온상태에 있다. 또 이 상태에서는 한쪽의 N형 트랜지스터(51)와 P형 트랜지스터(53)의 접속점인 노드(W1)는 L(VSS)레벨, 다른쪽 N형 트랜지스터(52)와 P형 트랜지스터(54)의 접속점인 노드(W2)는 H(VDD3)레벨에 있다. 트랜지스터 (51)과 (53), 트랜지스터 (52)와 (54)는 각각 상보적인 관계에 있으므로 이 정지상태에서는 전류가 흐르지 않는다.

그 후 입력신호가 L(VSS)레벨로 변화하여 동작할 경우 도 33에 도시된 바와 같이 N형 트랜지스터(51)가 오프, N형 트랜지스터(52)가 온이 된다. 따라서 고전압원 VDD3으로부터 온상태의 P형 트랜지스터(54) 및 N형 트랜지스터(52)를 거쳐 관통전류(I)가 흐르고 노드(W2)의 전위는 H(VDD3)레벨에서부터 저하되기 시작한다. 노드(W2)의 전위가 VDD3-Vtp(여기에서, Vtp는 P형 트랜지스터(53)의 임계값 전압) 이하로 저하되면 P형 트랜지스터(53)가 온(ON)이 되기 시작하고 노드(W1)의 전위는 상승하여 P형 트랜지스터(54)의 드레인전류는 적어져서 노드(W2)의 전위가 한층 낮아진다.

최종적으로, 노드(W1)의 전위는 H(VDD3)레벨, 노드(W2)의 전위는 L(0V)레벨이 되어 관통전류가 흐르지 않게 되고 제 2 인버터(56)에 의해 출력논리가 반전되어 다음 입력신호의 변화대기상태가 된다. 이상으로 입력신호가 H레벨에서 L레벨로 변화한 경우에 대하여 설명하였으나 그 반대로 변화한 경우도 마찬가지이다.

그러나 상기 종래의 레벨시프트회로에서는 동작시에 P형 트랜지스터(54) 및 N형 트랜지스터(52)를 통한 관통전류를 흐르게 하여 노드(W2)의 전위를 변화시키고 있기 때문에 관통전류가 흐르는 만큼 소비전력이 증대된다는 문제점이 있었다.

따라서 종래에는 예를 들어 일본국 특개평 10-190438호 공보나 일본국 특개평 7-106946호 공보에 개시된 것에서는 출력노드(W2)의 전위변화에 따라 관통전류를 차단하는 구성을 갖는 레벨시프트회로를 제안하고 있다. 이 레벨시프트회로의 구성을 도 34에 도시한다. 도 34의 레벨시프트회로는 상기 도 32의 구성에 덧붙여서 고전압원 VDD3과 2개의 P형 트랜지스터(53, 54) 사이에 각각 P형 트랜지스터로 된 전류차단 트랜지스터(57, 58)를 배치하는 동시에 한쪽의 전류차단 트랜지스터(57)의 게이트에는 2개의 인버터로 된 지연소자(59, 60)를 통해 노드 W1의 전위가 인가되고, 다른쪽 전류차단 트랜지스터(58)의 게이트에는 2개의 지연소자(61, 62)를 통해 노드(W2)의 전위가 인가된다. 또 2개의 노드(W1, W2)에는 소형래치(63)가 접속되고 이 래치(63)는 2개의 P형 트랜지스터(64, 65)를 갖고 이들 트랜지스터는 소스가 고전압원 VDD3에 접속되고 드레인이 각각 노드(W1, W2) 및 상대방의 게이트에 접속된다.

상기 종래의 관통전류 차단기능을 갖는 레벨시프트회로에서는 예를 들어 입력신호가 H레벨인 경우에는 노드(W2)의 전위가 H(VDD3)레벨에 있어 전류차단 트랜지스터(58)가 오프하고 있고, 고전압원 VDD3과 P형 트랜지스터(54)의 접속은 차단되어 있다. 또 노드(W1)의 전위는 L(0V)레벨에 있어 P형 트랜지스터(53) 및 전류차단 트랜지스터(57)는 온하고 있고, 고전압원 VDD3과 P형 트랜지스터(53)는 접속되어 있다. 이 상태에서 입력신호가 L레벨로 변화했을 때에는 N형 트랜지스터(51)의 오프동작에 의해 노드(W1)와 접지의 접속이 차단되는 동시에 N형 트랜지스터(52)의 온동작에 의해 노드(W2)가 접지되어 노드(W2)의 전위는 저하된다. 이 전위의 저하변화는 전류차단 트랜지스터(58)에 전달되는데 그 전달은 2개의 지연소자(61, 62)에 의해 소정의 지연시간만큼 늦어진다. 그 지연시간 동안에는 노드(W2)의 전위저하에 의해 P형 트랜지스터(53)가 온이 되어 고전압원 VDD3과 노드(W1)가 접속되고 노드(W1)의 전위가 상승하여 P형 트랜지스터(54)가 오프로 된다. 그리고 그 후에 상기 전류차단 트랜지스터(58)가 온이 된다. 따라서 이 동작시에 N형 트랜지스터(52)가 온이 되어도 고전압원 VDD3으로부터 P형 트랜지스터(54) 및 N형 트랜지스터(52)를 통한 관통전류가 차단되므로 소비전력이 감소된다. 한편 상기 노드(W1)의 전위상승에 의해 소정시간 지연되어 전류차단 트랜지스터(57)가 오프동작하면, 노드(W1)가 고임피던스상태로 되어 출력이 불안정하게 되는 것을 방지하기 위해 상기 소형래치(63)가 노드(W2)의 전위저하에 따라 내부의 P형 트랜지스터(62)를 온으로 하여 노드(W1)에 고전압원 VDD3을 접속하여 노드(W1)를 상승시킨다.

그러나 상기 종래의 관통전류 차단기능을 갖는 레벨시프트회로에서는 소형래치(63)가 저전압이더라도 동작 가능하도록 게이트길이(L)를 충분히 크게 하여 트랜지스터의 온저항을 크게 할 필요가 있는데, N형 트랜지스터(51, 52)는 일반적으로 동작전류가 작기 때문에 이 N형 트랜지스터(51, 52)의 구동용량이 상기 소형래치(63)에 의해 증대되어 입력신호의 논리레벨변화로부터 레벨시프트회로의 출력단자 OUT의 논리레벨변화까지의 지연시간이 길어지는 문제점이 있다.

또 상기 종래의 관통전류 차단기능을 갖는 레벨시프트회로에서는 N형 트랜지스터(51, 52)의 드레인에 래치(63)가 접속되어 있기 때문에 출력단자 OUT의 논리 레벨을 변화시키기 위해서는 이들 N형 트랜지스터(51, 52)의 드레인 전위, 즉 노드(W1, W2)의 전위를 고전압원 VDD3의 전위와 접지전위에 풀스윙시킬 필요가 있고, 이것이 지연시간을 길게 하는 다른 원인이 되기도 한다. 한편 지연시간을 단축하도록 N형 트랜지스터(51, 52)의 전류능력을 크게 하면 이들 N형 트랜지스터(51, 52)의 크기가 대형화된다. 특히 저전압원 VDD가 저전압화되면 N형 트랜지스터(51, 52)를 흐르는 전류값이 작아지고 이들 N형 트랜지스터(51, 52)의 크기가 한층 대형화되기 때문에 면적이 증대되는 문제점이 생긴다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 상기 종래와 같은 소형래치를 배치하지 않고, 고속으로 동작하여 지연시간이 짧은 관통전류 차단기능이 있는 레벨시프트회로를 제공하는 것에 있다.

도 1은 본 발명의 제 1 실시예의 레벨시프트회로의 구성을 도시한 도면

도 2는 입력신호가 H레벨에서 L레벨로 변화할 때의 동 레벨시프트회로에 흐르는 전류의 설명도

도 3은 입력신호가 L레벨에서 H레벨로 변화할 때의 동 레벨시프트회로에 흐르는 전류의 설명도

도 4는 제 1 실시예의 레벨시프트회로에서 저항의 배치위치의 변형예를 도시한 도면

도 5는 동 레벨시프트회로의 다른 변형예를 도시한 도면

도 6은 동 레벨시프트회로의 변형예로써, 내부전원 정지시의 출력논리 고정구성을 갖는 레벨시프트회로를 도시한 도면

도 7은 본 발명의 제 2 실시예의 레벨시프트회로의 개략구성을 도시한 도면

도 8은 동 레벨시프트회로의 구체적인 구성을 도시한 도면

도 9는 입력신호가 H레벨에서 L레벨로 변화할 때의 동 레벨시프트회로에 흐르는 전류의 설명도

도 10은 본 발명의 제 2 실시예의 제 1 변형예로써, 레벨시프트회로에 구비하는 프리차지 제어회로를 변형한 도면

도 11은 본 발명의 제 2 실시예의 제 1 변형예로써, 레벨시프트회로에 구비하는 플립플롭회로를 변형시킨 도면

도 12는 본 발명의 제 2 실시예의 제 2 변형예로써, 저전압원 정지시에 논리를 고정하는 기능을 갖는 레벨시프트회로의 구성을 도시한 도면

도 13은 본 발명의 제 2 실시예의 제 2 변형예의 레벨시프트회로의 다른 구성을 도시한 도면

도 14는 본 발명의 제 2 실시예의 제 2 변형예의 레벨시프트회로의 또 다른 구성을 도시한 도면

도 15는 본 발명의 제 2 실시예의 제 2 변형예의 레벨시프트회로의 다른 구성을 도시한 도면

도 16은 본 발명의 제 2 실시예의 제 2 변형예의 레벨시프트회로의 또 다른 구성을 도시한 도면

도 17은 본 발명의 제 2 실시예의 제 3 변형예로써, 저전압원 정지시에 소정의 논리를 우선적으로 출력하는 기능을 갖는 레벨시프트회로의 구성을 도시한 도면

도 18은 본 발명의 제 2 실시예의 제 3 변형예의 레벨시프트회로의 다른 구성을 도시한 도면

도 19는 본 발명의 제 2 실시예의 제 4 변형예의 에지트리거(edge trigger)형식의 레벨시프트회로의 구성을 도시한 도면

도 20은 본 발명의 제 2 실시예의 제 4 변형예의 에지트리거형식의 레벨시프트회로의 다른 구성을 도시한 도면

도 21은 본 발명의 제 2 실시예의 제 4 변형예의 에지트리거형식의 레벨시프트회로의 또 다른 구성을 도시한 도면

도 22는 본 발명의 제 2 실시예의 제 5 변형예의 테스트 모드기능이 있는 에지트리거형식의 레벨시프트회로의 구성을 도시한 도면

도 23은 본 발명의 제 2 실시예의 제 5 변형예의 테스트 모드기능이 있는 에지트리거형식의 레벨시프트회로의 다른 구성을 도시한 도면

도 24는 본 발명의 제 2 실시예의 제 6 변형예의 리세트기능이 있는 에지트리거형식의 레벨시프트회로의 구성을 도시한 도면

도 25는 본 발명의 제 2 실시예의 제 6 변형예의 리세트기능이 있는 에지트리거형식의 레벨시프트회로에 세트기능을 부가한 구성을 도시한 도면

도 26은 본 발명의 제 2 실시예의 제 7 변형예의 3상태 레벨시프트회로의 구성을 도시한 도면

도 27은 본 발명의 제 2 실시예의 제 8 변형예의 레벨시프트회로의 구성을 도시한 도면

도 28은 본 발명의 제 2 실시예의 제 8 변형예의 레벨시프트회로의 다른 구성을 도시한 도면

도 29는 본 발명의 제 2 실시예의 제 8 변형예의 레벨시프트회로의 또 다른 구성을 도시한 도면

도 30은 동 레벨시프트회로의 동작을 도시한 도면

도 31은 본 발명의 제 2 실시예의 레벨시프트회로에 생성될 수 있는 입력파형 및 출력파형을 도시한 도면

도 32는 종래의 레벨시프트회로의 구성을 도시한 도면

도 33은 종래의 레벨시프트회로 동작시에 흐르는 전류를 설명한 도면

도 34는 종래의 다른 레벨시프트회로의 구성을 도시한 도면

* 도면의 주요 부분에 대한 부호의 설명 *

IN : 입력단자 VDD : 저전압원(제 1 전압원)

VDD3 : 고전압원(제 2 전압원)

N1 : N형 트랜지스터(제 1 N형 트랜지스터)

N2 : N형 트랜지스터(제 2 N형 트랜지스터)

P1 : P형 트랜지스터(제 1 P형 트랜지스터)

P2 : P형 트랜지스터(제 2 P형 트랜지스터)

P3 : P형 트랜지스터(제 3 P형 트랜지스터, 전류차단부)

P4 : P형 트랜지스터(제 4 P형 트랜지스터, 전류차단부)

P5 : P형 트랜지스터(저항) P51 : P형 트랜지스터(제 1 저항)

P52 : P형 트랜지스터(제 2 저항) INVO, INV1, INV2 : 인버터

W1 : 제 1 노드 W2 : 제 2 노드

W3 : 제 3 노드 W4 : 제 4 노드

A : 제어회로 B : 프리차지회로

FF : 플립플롭회로(레벨검출회로) Nand1, Nand2 : NAND 회로

40 : 공급회로 50 : 단속회로

70 : 프리차지 제어회로

P3 : P형 트랜지스터(제 1 P형 트랜지스터)

P4 : P형 트랜지스터(제 2 P형 트랜지스터)

N3 : N형 트랜지스터(제 3 N형 트랜지스터)

N4 : N형 트랜지스터(제 4 N형 트랜지스터)

SD : 정지단자 CLK : 클록단자

NT : 테스트모드단자 INT : 테스트단자

R : 리세트단자 S : 세트단자

C : 제어단자 30 : 제어회로

상기 목적을 달성하기 위해 본 발명에서는 전류차단 트랜지스터와 크로스커플 접속된 트랜지스터의 접속점에 저항을 접속하고, 이 저항을 통해 상기 접속점을 고전압으로 상승되는 구성을 채용한다.

또 상기 목적을 달성하기 위해 본 발명에서는 레벨시프트회로로서 크로스커플 접속된 2개의 트랜지스터를 갖지 않은 신규 레벨시프트회로를 제공한다.

즉 청구항 1 기재의 발명의 레벨시프트회로는 제 1 전압원을 전원으로 하는 상보의 입력신호가 입력되고 일단이 접지되며 타단이 제 1 및 제 2 노드에 각각 접속된 제 1 및 제 2 N형 트랜지스터와, 일단이 제 2 전압원에 접속되고 타단이 상기 제 1 및 제 2 노드에 접속된 크로스커플 접속된 제 1 및 제 2 P형 트랜지스터와, 상기 입력신호의 레벨이 변화할 때 상기 제 2 전압원과 상기 제 1 또는 제 2 P형 트랜지스터의 접속을 끊어 관통전류를 차단하는 전류차단부와, 상기 입력신호가 정상상태일 때 상기 제 2 전압원을 상기 제 1 또는 제 2 노드에 접속하는 저항을 구비하는 것을 특징으로 한다.

청구항 2 기재의 발명은 상기 청구항 1 기재의 레벨시프트회로에 있어서 상기 전류차단부는 상기 제 2 전압원과 상기 제 1 P형 트랜지스터 사이에 배치된 제 3 P형 트랜지스터와, 상기 제 2 전압원과 상기 제 2 P형 트랜지스터 사이에 배치된 제 4 P 형 트랜지스터를 구비하며, 상기 저항은 상기 제 1 P형 트랜지스터와 상기 제 3 P형 트랜지스터의 접속점 및 상기 제 2 P형 트랜지스터와 상기 제 4 P형 트랜지스터의 접속점에 접속된 트랜지스터로 이루어지는 것을 특징으로 한다.

청구항 3 기재의 발명은 상기 청구항 1 기재의 레벨시프트회로에 있어서, 상기 저항은 상기 제 2 전압원과 상기 제 1 및 제 3 P형 트랜지스터끼리의 접속점 사이에 배치되는 제 1 저항과, 상기 제 2 전압원과 상기 제 2 및 제 4 P형 트랜지스터끼리의 접속점 사이에 배치되는 제 2 저항으로 이루어지는 것을 특징으로 한다.

청구항 4 기재의 발명은 상기 청구항 3 기재의 레벨시프트회로에 있어서, 상기 제 1 저항은 상기 제 2 노드의 전위에 의해 제어되는 P형 트랜지스터로 이루어지며, 상기 제 2 저항은 상기 제 2 노드의 전위를 반전한 전위에 의해 제어되는 P형 트랜지스터로 이루어지는 것을 특징으로 한다.

청구항 5 기재의 발명은 상기 청구항 1, 2 또는 3 기재의 레벨시프트회로에 있어서, 상기 저항의 저항값은 상기 제 2 전압원으로부터 자신의 저항을 거쳐 흐르는 전류값이 거의 0이 되도록 고저항의 값으로 설정되는 것을 특징으로 한다.

청구항 6 기재의 발명은 상기 청구항 1 기재의 레벨시프트회로에 있어서, 상기 제 2 노드에는 다음 단(stage)의 인버터가 접속되고, 상기 다음 단의 인버터의 게이트 용량 및 상기 제 1 P형 트랜지스터의 게이트 용량은 상기 제 2 노드의 전위저하시에 이 전위의 저하가 빠르게 행해지도록 작게 설정되는 것을 특징으로 한다.

청구항 7 기재의 발명은 상기 청구항 1 기재의 레벨시프트회로에 있어서, 상기 제 2 및 제 4 P형 트랜지스터는 상기 제 2 노드의 전위상승시에 이 전위의 상승이 빠르게 행해지도록 크게 설정되는 것을 특징으로 한다.

청구항 8 기재의 발명은 상기 청구항 1 기재의 레벨시프트회로에 있어서, 상기 제 1 전압원의 정지시에 상기 제 2 노드를 소정전위로 고정하는 기능을 갖는 것을 특징으로 한다.

청구항 9 기재의 발명의 레벨시프트회로는 제 1 전압원을 전원으로 하는 상보신호가 입력되고 일단이 접지되며 타단이 제 1 및 제 2 노드에 각각 접속되는 제 1 및 제 2 트랜지스터와, 상기 제 1 및 제 2 노드를 제 2 전압원의 전위로 프리차지하는 프리차지회로와, 상기 제 1 및 제 2 노드의 전위저하를 검출하는 레벨검출회로와, 상기 프리차지회로를 제어하는 프리차지 제어회로를 구비하는 것을 특징으로 한다.

청구항 10 기재의 발명은 상기 청구항 9 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 상기 제 1 및 제 2 노드에 접속되는 플립플롭회로로 구성되는 것을 특징으로 한다.

청구항 11 기재의 발명은 상기 청구항 9 또는 10 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 제 1 및 제 2 노드의 전위저하시에 그 전위저하를 빠르게 검출하도록 스위칭 레벨이 높게 설정되는 것을 특징으로 한다.

청구항 12 기재의 발명은 상기 청구항 9 또는 10 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 상기 제 1 및 제 2 노드에 접속된 게이트의 용량이 제 1 및 제 2 노드의 전위저하시에 이 전위저하가 빠르게 행해지도록 작게 설정되는 것을 특징으로 한다.

청구항 13 기재의 발명은 상기 청구항 9 또는 10 기재의 레벨시프트회로에 있어서, 상기 프리차지회로는 상기 제 2 전압원을 상기 제 1 및 제 2 노드에 접속하는 공급회로와, 상기 제 1 노드와 접지 사이 및 상기 제 2 노드와 접지 사이를차단 및 접속하는 단속회로를 구비하는 것을 특징으로 한다.

청구항 14 기재의 발명은 상기 청구항 13 기재의 레벨시프트회로에 있어서, 상기 공급회로는 상기 제 2 전압원과 상기 제 1 노드 사이에 배치된 제 1 P형 트랜지스터와, 상기 제 2 전압원과 상기 제 2 노드 사이에 배치된 제 2 P형 트랜지스터로 이루어지며, 상기 차단회로는 상기 제 1 노드와 접지 사이에 배치된 제 3 N형 트랜지스터와, 상기 제 2 노드와 접지 사이에 배치된 제 4 N형 트랜지스터로 이루어지는 것을 특징으로 한다.

청구항 15 기재의 발명은 상기 청구항 9 또는 13 기재의 레벨시프트회로에 있어서, 상기 프리차지 제어회로는 상기 입력신호가 변화하지 않은 정상시에는 오프동작하고 있는 한쪽의 제 1 또는 제 2 트랜지스터에 접속되는 한쪽의 제 1 또는 제 2 노드를 제 2 전압원의 고전압으로 프리차지한 상태에서 상기 제 2 전압원과 상기 프리차지상태의 한쪽 노드와의 접속을 끊고, 한편 상기 입력신호가 변화한 레벨변화시에는 상기 레벨검출회로의 레벨검출에 따라 상기 한쪽 노드와 접지의 접속을 차단하는 동시에 상기 제 2 전압원을 상기 한쪽 노드에 접속하여 이 한쪽 노드를 제 2 전압원의 고전압으로 프리차지하도록 상기 프리차지회로를 제어하는 것을 특징으로 한다.

청구항 16 기재의 발명은 상기 청구항 14 기재의 레벨시프트회로에 있어서, 상기 프리차지 제어회로는 상기 입력신호가 변화하지 않은 정상시에는 오프동작하고 있는 한쪽의 제 1 또는 제 2의 트랜지스터에 대응하는 한쪽의 제 1 또는 제 2 P형 트랜지스터를 오프하는 동시에 대응하는 한쪽의 제 3 또는 제 4 N형 트랜지스터를 온하고, 한편 상기 입력신호가 변화한 레벨변화시에는 상기 레벨검출회로의 레벨검출에 따라 상기 한쪽의 P형 트랜지스터를 온하는 동시에 상기 한쪽의 N형 트랜지스터를 오프하는 것을 특징으로 한다.

청구항 17 기재의 발명은 상기 청구항 9 또는 10 기재의 레벨시프트회로에 있어서, 상기 입력신호의 정상시에 상기 제 2 전압원을 상기 제 1 노드 또는 제 2 노드에 접속하는 저항을 구비하는 것을 특징으로 한다.

청구항 18 기재의 발명은 상기 청구항 17 기재의 레벨시프트회로에 있어서, 상기 저항의 저항값은 상기 제 2 전압원으로부터 자신의 저항을 거쳐 흐르는 전류값이 거의 0이 되도록 고저항의 값으로 설정되는 것을 특징으로 한다.

청구항 19 기재의 발명은 상기 청구항 9 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 상기 제 1 전압원의 정지시에 정지명령신호를 받아 출력논리를 고정하는 기능을 갖는 것을 특징으로 한다.

청구항 20 기재의 발명은 상기 청구항 19 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 상기 제 1 전압원의 정지시에 우선신호를 받아 고정하는 출력논리를 임의로 선택 가능한 것을 특징으로 한다.

청구항 21 기재의 발명은 상기 청구항 9 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 클록신호가 변화할 때 상기 제 1 또는 제 2 노드의 전위저하를 검출하는 에지트리거 구성인 것을 특징으로 한다.

청구항 22 기재의 발명은 상기 청구항 9 기재의 레벨시프트회로에 있어서, 테스트 모드시에 상기 입력신호 대신 테스트신호를 받아 그 테스트신호에 따른 전위저하를 상기 레벨검출회로가 검출하는 기능을 갖는 것을 특징으로 한다.

청구항 23 기재의 발명은 상기 청구항 9 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 리세트신호를 받아 출력논리를 리세트하는 기능을 갖는 것을 특징으로 한다.

청구항 24 기재의 발명은 상기 청구항 9 또는 23 기재의 레벨시프트회로에 있어서, 상기 레벨검출회로는 세트신호를 받아 출력논리를 세트하는 기능을 갖는 것을 특징으로 한다.

청구항 25 기재의 발명은 상기 청구항 9 기재의 레벨시프트회로에 있어서, 상기 입력신호에 추가로 제어신호를 받아 상기 레벨검출회로의 출력이 세가지 상태로 변화하는 기능을 갖는 것을 특징으로 한다.

이상으로 청구항 1 내지 청구항 8 기재의 발명에서는 입력신호의 레벨이 변화하지 않은 정상시에는 제 1 또는 제 2 노드의 양단이 차단되는 상황이 되더라도 제 1 또는 제 2 노드에는 저항을 통해 세워 제 2 전압원이 접속되어 상승되므로 종래와 같이 상승용 소형래치를 배치할 필요가 없다. 따라서 크로스커플 접속의 2개의 트랜지스터(래치)의 논리를 변경하는 제 1 및 제 2 N형 트랜지스터의 구동용량이 감소되므로 입력신호의 레벨변화시에는 제 1 또는 제 2 노드의 전위저하가 빨라져서 지연시간이 단축되고 레벨시프트회로는 고속으로 동작한다. 더구나 종래의 상승용 저항은 소형래치에 비해 작으므로 레이아웃 면적이 작아진다.

특히 청구항 5, 청구항 6 및 청구항 7 기재의 발명에서는 제 2 노드의 전위저하시에는 이 전위저하가 빠르게 행해지므로 지연시간이 한층 단축되어 레벨시프트회로의 동작을 한층 고속화할 수 있다.

또 청구항 9 내지 청구항 25 기재의 발명에서는 제 1 및 제 2 노드의 전위저하를 검출하는 레벨검출회로가 설치되고, 이 레벨검출회로의 스위칭 레벨이 높게 설정된다. 따라서 이들 제 1 및 제 2 노드의 전위가 상기 레벨검출회로의 스위칭 레벨 이하로 저하된 단계가 되면 상기 레벨검출회로가 레벨검출을 행하여 출력논리가 변화하므로 종래와 같이 제 1 및 제 2 노드의 전위를 고전압으로 풀스윙하여 비로소 출력논리가 변화하는 레벨시프트회로에 비하여 저소비전력이고 고속으로 동작한다.

특히 청구항 12 기재의 발명에서는 제 1 및 제 2 노드의 전위저하시에는 이들 제 1 및 제 2 노드에 접속된 게이트로부터 흘러 들어오는 전류가 적어서 이들 노드의 전위저하가 빠르게 행해지므로 지연시간이 단축되고 레벨시프트회로는 고속으로 동작한다.

(실시예)

(제 1 실시예)

이하 본 발명의 제 1 실시예의 레벨시프트회로에 대하여 도면을 참조하여 설명하기로 한다.

도 1은 본 실시예의 레벨시프트회로의 구체적 구성을 도시한 도면이다.

도 1에서 IN은 신호의 입력단자, INV0은 상기 입력단자(IN)에 입력된 신호를 반전하는 인버터로서, 예를 들어 1.5V 등의 저전압원(제 1 전압원) VDD에서 동작한다. 도 1의 레벨시프트회로는 상기 인버터(INV0)를 제외하는 다른 소자는 모두 예를 들어 3.3V 등의 고전압원(제 2 전압원) VDD3에서 동작하는 고전압측의 소자이다.

또 도 1에서 N1, N2는 1쌍의 N형 트랜지스터로서, 그 소스는 접지된다. 한쪽의 N형 트랜지스터(제 1 N형 트랜지스터) N1의 게이트에는 상기 입력단자(IN)의 입력신호가 입력되고, 다른쪽 N형 트랜지스터(제 2 N형 트랜지스터)(N2)의 게이트에는 상기 인버터(INV0)의 반전신호가 입력된다. P1, P2는 1쌍의 P형 트랜지스터로서, 게이트는 서로 상대방의 드레인에 크로스커플 접속되고, 드레인은 각각 상기 N형 트랜지스터(N1, N2)의 드레인에 접속된다. 이들 한쪽의 P형 트랜지스터(제 1 P형 트랜지스터)(P1)와 제 1 N형 트랜지스터(N1)의 접속점을 제 1 노드(W1), 다른쪽의 P형 트랜지스터(제 2 P형 트랜지스터)(P2)와 N형 트랜지스터(N2)의 접속점을 제 2 노드(W2)로 한다.

P3, P4는 1쌍의 P형 트랜지스터로 구성된 전류차단 트랜지스터(전류차단부)로서, 소스는 고전압원 VDD3에 접속되고, 드레인은 각각 상기 P형 트랜지스터(P1, P2)의 소스에 접속된다. 이 한쪽의 전류차단 트랜지스터(제 3 P형 트랜지스터)(P3)와 제 1 P형 트랜지스터(P1)의 접속점을 제 3 노드(W3), 다른쪽의 전류차단 트랜지스터(제 4 P형 트랜지스터)(P4)와 제 2 P형 트랜지스터(P2)의 접속점을 제 4 노드(W4)로 한다. 상기 한쪽의 전류차단 트랜지스터(P3)의 게이트에는 인버터(INV1)를 통해 상기 제 2 노드(W2)가 접속되고, 다른쪽의 전류차단 트랜지스터(P4)의 게이트에는 인버터(INV1) 및 인버터(INV2)를 통해 상기 제 2 노드(W2)가 접속된다. 인버터(INV2)의 출력측에는 출력단자 OUT이 접속된다.

P5는 게이트가 접지된 P형 트랜지스터로 구성된 저항으로서, 그 일단은 상기 제 3 노드(W3)에 접속되고 타단은 상기 제 4 노드(W4)에 접속된다.

이상과 같이 구성된 레벨시프트회로에 대하여 이하 그 동작을 설명하기로 한다.

우선 입력단자 IN의 신호 전위가 H(VDD)레벨에 있는 정상시에는 N형 트랜지스터(N1)는 온, P형 트랜지스터(P1)는 오프로 되어 있다. 또 N형 트랜지스터(N2)는 오프, P형 트랜지스터(P2)는 온으로 되어 있다. 제 1 노드(W1)는 0V, 제 2 노드(W2)는 고전압 VDD3의 전위(3.3V)이다. 이들의 동작은 앞에서 설명한 종래의 래치형 레벨시프트회로와 마찬가지이다. 상기 노드(W2)의 전위(3.3V)에 의해 한쪽의 전류차단 트랜지스터(P3)는 온, 다른쪽의 전류차단 트랜지스터(P4)는 오프로 되어 있다. 상기 한쪽의 전류차단 트랜지스터(P3)의 온에 의해 고전압원 VDD3과 제 4 노드(W4)가 트랜지스터(저항)(P5)을 통해 접속되고, 제 4 노드(W4)가 고전압원 VDD3의 고전압으로 상승되며, 이에 따라 온 상태에 있는 P형 트랜지스터(P2)를 통해 제 2 노드(W2)도 고전압원 VDD3의 고전압으로 상승된다. 따라서 전류차단 트랜지스터(P4) 및 N형 트랜지스터(N2)가 모두 오프상태에 있음으로써 제 2 및 제 4 노드(W2, W4)가 고임피던스상태가 되는 것이 방지된다. 그 결과 출력단자 OUT의 논리는 H(VDD3) 레벨에 고정되어 있다.

다음으로, 입력신호가 H(VDD)레벨에서 L(VSS)레벨로 변화한 경우에는 N형 트랜지스터(N2)가 온으로 된다. 그러나 전류차단 트랜지스터(P4)가 오프하고 있으므로 고전압원 VDD3에서 P형 트랜지스터(P2) 및 N형 트랜지스터(N2)를 거치는 관통전류가 흐르는 일은 없다.

이 입력신호의 변화 직후에 흐르는 전류의 형태를 도 2에 도시한다. 도 2에서 입력신호가 변화된 직후에는 N형 트랜지스터(N2)가 온으로 되기 때문에 제 2 노드(W2)에는 P형 트랜지스터(P1)의 게이트용량 Cgp1을 방전하는 전류 Igp1과, 다음 단의 인버터 Inv1의 게이트 용량 Cginv를 방전하는 전류 Iginv 및 고전압원 VDD3으로부터 전류차단 트랜지스터(P3), 저항(P5) 및 P형 트랜지스터(P2)를 거쳐 흘러 들어오는 전류 Idp가 흐른다. 한편 노드(W2)로부터는 N형 트랜지스터(N2)를 거쳐 접지에 흐르는 전류 Idn이 흘러 나온다. 따라서,

Iginv + Igp1 = Idn - Idp

이 성립된다. 여기에서 관통전류 Idp가 흐르지 않도록 트랜지스터(저항)(P5)의 저항값은 충분히 큰 값으로 설정된다. 이 설정값은 이 관통전류가 흐르는 경로 중의 전류차단 트랜지스터(P3) 및 P형 트랜지스터(P2)의 저항값이 설정되는 것과 함께 행해진다. 이와 같이 설정함에 따라 상기 식 중의 관통전류 Idp를 무시하고 제 2 노드(W2)의 전위를 빠르게 내려 지연시간을 단축하기 위해서는 전류 Idn을 크게 하고, 전류 Iginv 및 전류 Igp1을 작게 설정하는 것이 좋다. 즉 P형 트랜지스터(P1)의 게이트용량 Cgp1 및 다음 단의 인버터 Inv1의 게이트 용량 Cginv를 작게 설정하는 것이 유효하다.

그 후 한쪽의 P형 트랜지스터(P1)가 온으로 되고, 다른쪽의 P형 트랜지스터 (P2)가 오프로 되어 이들로 이루어진 래치부의 논리가 역전되면 인버터 INV1, INV2를 통한 소정의 지연시간만큼 늦어져서 출력단자 OUT가 L(0V)레벨로 반전하는 동시에 한쪽의 전류차단 트랜지스터(P3)가 오프로 되고 다른쪽의 전류차단 트랜지스터(P4)가 온으로 되어 다음의 입력신호의 입력변화 대기상태가 된다. 여기에서 전류차단 트랜지스터(P4)가 온이 되어도 P형 트랜지스터(P2)가 이미 오프로 되어 있으므로 고전압원 VDD3으로부터 이들 2개의 트랜지스터(P4, P2)를 거쳐 관통전류가 흐르는 일은 없다. 또 전류차단 트랜지스터(P3) 및 N형 트랜지스터(N1)가 모두 오프로 되어도 전류차단 트랜지스터(P4)가 온으로 되어 있으므로 고전압원 VDD3과 제 3 노드(W3)가 트랜지스터(저항)(P5)를 통해 접속되고 제 4 노드(W4)가 고전압원 VDD3의 고전압으로 상승된다. 따라서 온상태에 있는 P형 트랜지스터(P1)를 통해 제 1 노드(W1)도 고전압원 VDD3의 고전압으로 상승되어 제 1 노드(W1)가 고임피던스상태가 되는 것이 방지된다.

다음으로, 입력신호가 L(VSS)레벨에서 H(VDD)레벨로 변화한 경우에는 N형 트랜지스터(N1)가 온이 된다. 그러나 전류차단 트랜지스터(P3)가 오프로 되어 있으므로 고전압원 VDD3으로부터 P형 트랜지스터(P1) 및 N형 트랜지스터(N1)를 거치는 관통전류가 흐르는 일은 없다.

이 입력신호의 변화 직후에 흐르는 전류의 모양을 도 3에 도시한다. 도 3에서 입력신호가 변화된 직후에는 N형 트랜지스터(N2)가 오프로 되기 때문에 제 2 노드(W2)로부터는 P형 트랜지스터(P1)의 게이트용량 Cgp1을 충전하는 전류 -Igp1과 인버터 Inv1의 게이트 용량 Cginv를 충전하는 전류 -Iginv가 흘러 나가고, 제 2 노드(W2)에는 고전압원 VDD3으로부터 전류차단 트랜지스터(P4) 및 P형 트랜지스터 P2를 거쳐 전류 Idp가 흘러 들어온다. 따라서,

Iginv + Igp1 = Idp

가 성립된다. 지연시간을 단축하려면 전류 Idp를 크게 하고, 전류 Igp1 및 전류 Iginv를 작게 설정하는 것이 바람직하다. 즉 전류차단 트랜지스터(P4) 및 P형 트랜지스터(P2)의 크기를 크게 하고, 다음 단의 인버터 INV1의 게이트 용량을 작게 하는 것이 유효하다.

이상으로 2개의 P형 트랜지스터(P1, P2)는 제 2 노드(W2)의 전위의 상승시간과 하강시간을 일치시키기 위한 알맞은 값이 존재한다. 또 전류차단 트랜지스터 (P3, P4)의 크기는 이들 P형 트랜지스터(P1, P2)의 크기보다 큰 편이 한층 지연시간을 단축할 수 있다.

본 실시예에서는 제 3 및 제 4 노드(W3, W4)에 접속되는 저항(P5)을 배치하고, 이 저항(P5)에 의해 제 1 및 제 2 노드(W1, W2)의 고임피던스상태를 방지하므로 제 1 및 제 2 노드(W1, W2)에는 종래와 같은 소형 래치를 배치할 필요가 없다. 그 결과 2개의 N형 트랜지스터(N1, N2)는 각각 그 구동용량이 감소되므로 제 2 노드(W2)의 전위의 상승속도 및 하강속도가 빨라져서 지연시간이 유효하게 단축된다. 더구나 N형 트랜지스터(N1, N2)를 작은 크기로 설계할 수 있으며, 종래의 소형 래치 대신 저항(5)을 배치하면 되므로 레이아웃면적을 줄이는 효과를 얻는다.

본 실시예의 레벨시프트회로의 동작한계는 트랜지스터(저항)(P5)의 저항값이 매우 크다면,

VDD ≤Vtn

(Vtn은 N형 트랜지스터(N1, N2)의 임계값 전압이다)으로 된다. 따라서 설계 마진을크게 취할 수 있다.

(변형예)

도 4, 도 5 및 도 6은 제 1 실시예의 변형예를 도시한다.

도 4는 트랜지스터(저항)(P5)의 배치위치의 변형예를 도시한다. 상기 제 1 실시예에서는 한쪽의 P형 트랜지스터(예를 들어 P4)가 오프상태일 때에는 다른쪽의 온상태의 P형 트랜지스터(P3)는 온상태에 있는 것을 이용하여 온상태의 P형 트랜지스터(P3)를 거쳐 제 2 및 제 4 노드(W2, W4)를 고전압원 VDD3의 고전압으로 상승시켰지만, 본 변형예에서는 노드(W1, W3)의 상승용 저항(제 1 저항)(P51)과, 노드(W2, W4)의 상승용 저항(제 2 저항)(P52)으로 나누어, 이들 저항을 P형 트랜지스터로 구성하는 동시에 고전압원 VDD3에 접속하고 있다. 그리고 P형 트랜지스터(P3, P4)가 각각 오프상태일 때에 온이 되도록 이들 트랜지스터(P3, P4)를 제어하는 신호를 반전한 신호(제 2 노드(W2)의 전위 및 이 전위를 반전한 전위)를 이용하여 상기 P형 트랜지스터(저항)(P51, P52)를 제어하도록 한 것이다. 이들 저항(P51, P52)의 기능은 상기 제 1 실시예의 저항(트랜지스터)(P5)과 마찬가지이므로 그 설명을 생략하기로 한다.

도 5는 상기 도 4의 변형예를 더욱 변형시킨 것이다. 즉 도 5의 레벨시프트회로에서는 노드 상승용 저항(P51, P52)을 P형 트랜지스터로 된 저항(P60)을 통해 고전압원 VDD3에 접속한 것이다. 이 변형예의 기능은 상기 도 4의 변형예와 마찬가지이다.

도 6은 내부 저전압 전원의 정지시에 출력논리를 고정할 수 있는 기능을 갖는 레벨시프트회로를 도시한다. 도 6의 레벨시프트회로는 도 1에 도시된 레벨시프트회로를 기초로 하며, 저전압전원의 정지명령신호를 받는 입력단자(SD)와, P형 트랜지스터(P65)와, N형 트랜지스터(N66)이 설치되어 있다. 상기 P형 트랜지스터(P65)는 고전압원 VDD3과 제 2 노드(W2)에 접속되고 게이트에는 상기 입력단자(SD)에 입력된 정지명령신호(L레벨)가 입력된다. 또 상기 N형 트랜지스터(N66)는 드레인이 N형 트랜지스터(N1, N2)의 소스에 접속되고 소스가 접지되며 게이트에는 상기 입력단자(SD)의 정지명령신호가 입력된다.

따라서 본 변형예에서는 저전압전원의 정지 명령시에는 N형 트랜지스터(66)를 오프로 하여 제 2 노드(W2)와 접지의 접속을 차단하는 동시에 P형 트랜지스터 (P65)를 온으로 하여 제 2 노드(W2)를 강제적으로 고전압원 VDD3에 접속하고, 출력단자 OUT의 논리를 H(VDD3)레벨에 고정할 수 있다.

(제 2 실시예)

이하 본 발명의 제 2 실시예의 레벨시프트회로를 도 7을 참조하여 설명하기로 한다.

도 7은 본 실시예의 레벨시프트회로의 전체 구성을 도시한다. 본 실시예는 상기 제 1 실시예의 레벨시프트회로와 비교하면 레벨변환에 게이트를 상대방의 드레인에 접속하는 2개의 트랜지스터로 된 래치구조를 채용하지 않는 점에 특징이 있다. 이하 상술하기로 한다.

도 7에서 IN은 입력단자, INV0은 상기 입력단자(IN)에 입력되는 신호를 반전하는 인버터로서, 저전압원(제 1 전압원)(VDD)에서 동작한다. 도 7의 레벨시프트회로에서 상기 인버터(INV0) 이외의 소자는 모두 고전압원(제 2 전압원) VDD3에서 동작한다.

또 도 7에서 N1, N2는 서로 상보신호를 받는 1쌍의 N형 트랜지스터로서, 한쪽의 N형 트랜지스터(제 1 트랜지스터)(N1)는 게이트에 상기 입력단자(IN)의 신호를 받고, 다른쪽 N형 트랜지스터(제 2 트랜지스터)(N2)는 게이트에 상기 인버터(INV0)로부터의 반전신호를 받는다. 이들 N형 트랜지스터(N1, N2)의 소스는 접지되고 드레인은 각각 제 1 및 제 2 노드(W1, W2)에 접속된다. 따라서 어느 한쪽의 N형 트랜지스터 N1 또는 N2가 온일 때에는 제 1 또는 제 2 노드(W1, W2)를 접지하여 제 1 또는 제 2 노드(W1, W2)의 전위를 L(0V)레벨로 저하시킨다.

또 B는 프리차지회로로서, 1쌍의 P형 트랜지스터(P3, P4)로 구성되는 공급회로(40), 1쌍의 N형 트랜지스터(N3, N4)로 구성되는 단속회로(50) 및 저항으로서 동작하는 P형 트랜지스터(P5)를 구비한다. 한쪽의 P형 트랜지스터(제 1 P형 트랜지스터)(P3)는 소스가 고전압원 VDD3에 접속되고, 드레인이 제 1 노드(W1)에 접속된다. 다른쪽의 P형 트랜지스터(제 2 P형 트랜지스터)(P4)는 소스가 상기 고전압원 VDD3에 접속되고, 드레인이 제 2 노드(W2)에 접속된다. 어느 한쪽의 P형 트랜지스터 P3 또는 P4가 온일때 고전압원 VDD3을 제 1 또는 제 2 노드(W1, W2)에 접속하고, 제 1 또는 제 2 노드(W1, W2)의 전위를 고전압원 VDD3의 고전압으로 프리차지한다.

상기 프리차지회로 B에서 한쪽의 N형 트랜지스터(제 3 N형 트랜지스터)(N3)는 도 7에서는 제 1 노드(W1)와 N형 트랜지스터(N1) 사이에 배치되고, 다른쪽의 N형 트랜지스터(제 4 N형 트랜지스터)(N4)는 제 2 노드(W2)와 N형 트랜지스터(N2)사이에 배치된다. 이들 N형 트랜지스터(N3, N4)는 상기 P형 트랜지스터(P3, P4)에 의한 프리차지시에 대응하는 제 1 또는 제 2 노드(W1, W2)가 각각 N형 트랜지스터 (N1, N2)를 거쳐 접지에 접속되는 것을 방지한다. 또 P형 트랜지스터(P5)는 상기 2개의 P형 트랜지스터(P3, P4)의 드레인(제 1 및 제 2 노드(W1, W2))에 접속된다. 이 P형 트랜지스터(P5)는 상기 제 1 실시예와 마찬가지로 고전압원 VDD3을 제 1 또는 제 2 노드(W1, W2)에 접속하여 제 1 및 제 2 노드(W1, W2)가 고임피던스상태가 되지 않도록 하기 위해 배치된다.

또 A는 제어회로로서, 상기 제 1 또는 제 2 노드(W1, W2)가 L(0V)레벨로 저하된 것을 검출하는 동시에 이 검출 후에 제 1 또는 제 2 노드(W1, W2)를 H(VDD3)레벨로 프리차지하는 기능을 갖는다. 이 제어회로 A의 내부 구성을 도 8에 도시한다.

도 8의 제어회로 A는 플립플롭회로 FF와, 2개의 인버터(INV1, INV2)를 갖는 프리차지 제어회로(70)를 갖는다. 상기 플립플롭회로(레벨검출회로) FF는 제 1 및 제 2의 2입력형 NAND 회로(Nand1, Nand2)를 갖는다. 제 1 NAND 회로(Nand1)는 제 1 노드(W1)의 전위와 제 2 NAND 회로(Nand2)의 출력신호를 받고, 제 2 NAND 회로(Nand2)는 제 2 노드(W2)의 전위와 제 1 NAND 회로(Nand1)의 출력신호를 받는다. 이들 제 1 및 제 2 Nand 회로의 출력이 플립플롭회로 FF의 출력이 된다. 따라서 제 1 노드(W1)가 L(0V) 레벨이 되었을 때에는 제 1 NAND 회로(Nand1)의 출력은 H(VDD3)레벨, 제 2 NAND 회로(Nand2)의 출력은 L(0V)레벨이 되고, 한편 제 2 노드(W2)가 L(0V)레벨이 되었을 때에는 제 2 NAND 회로(Nand2)의 출력이 H(VDD3)레벨, 제 1 NAND 회로(Nand1)의 출력은 L(0V)레벨이 된다.

상기 제어회로 A의 프리차지 제어회로(70)는 상기 프리차지회로 B의 프리차지동작을 제어하는 것으로서, 한쪽의 인버터(INV1)는 상기 플립플롭회로 FF의 제 1 NAND 회로(Nand1)의 출력을 받아 반전하고, 이 반전신호를 상기 프리차지회로 B의 P형 및 N형 트랜지스터(P3, N3)의 게이트에 출력한다. 다른쪽의 인버터(INV2)는 상기 플립플롭회로 FF의 제 2 NAND 회로(Nand2)의 출력을 받아 반전하고, 이 반전신호를 상기 프리차지회로 B의 P형 및 N형 트랜지스터(P4, N4)의 게이트에 출력한다.

다음으로, 본 실시예의 레벨시프트회로의 동작을 설명하기로 한다.

정상시에 제 1 및 제 2 노드(W1, W2)의 전위는 모두 H(VDD3)레벨에 있다. 입력신호가 H(VDD3)레벨인 경우에는 N형 트랜지스터(N1, N2)는 각각 온, 오프로 되고, 플립플롭회로 FF의 2개의 출력(제 1 및 제 2 NAND 회로(Nand1, Nand2)의 출력)은 H(VDD3)레벨, L(0V)레벨에 있어서, 그 논리를 유지하고 있다. 이 때 N형 트랜지스터(N3, N4)는 각각 오프 온으로 되고, P형 트랜지스터(P3, P4)는 각각 온 오프로 되어 있다. N형 트랜지스터(N1, N3) 상호간에, 그리고 N형 트랜지스터(N2, N4) 상호간에는 모두 상보적인 논리이다.

상기 상태에서 예를 들어 입력신호가 H(VDD)레벨에서 L(0V)레벨로 변화된 경우에는 N형 트랜지스터(N2)가 온이 된다. 이 때 프리차지회로 B에서는 N형 트랜지스터(N4)가 온 상태에 있으나 P형 트랜지스터(P4)가 오프상태에 있으므로 고전압원 VDD3으로부터 이들 3개의 트랜지스터(P4, N4, N2)를 거쳐 접지에 관통전류가 흐르는 일은 없다. 이 경우에는 도 9에 도시된 바와 같은 전류가 흐른다. 즉 입력신호가 변화된 직후에는 N형 트랜지스터(N2)가 온이 되므로 제 2 노드(W2)로부터는 N형 트랜지스터(N4, N2)를 거쳐 접지에 흐르는 전류 Idn이 흘러 나가고, 제 2 노드(W2)에는 플립플롭회로 FF 내의 제 2 NAND 회로(Nand2)의 게이트 용량 Cgnand2를 방전하는 전류 Ignand2와 P형 트랜지스터(P3, P5)를 거치는 전류 Idp가 흘러 들어온다. 따라서,

Ignand2 = Idn - Idp

가 성립된다. 여기에서 관통전류 Idp가 흐르지 않는, 즉 P형 트랜지스터(저항) P5의 저항값이 충분히 크다면 관통전류 Idp는 무시된다. 따라서 제 2 노드(W2)의 전위를 빠르게 내려 지연시간을 단축하려면 상기 전류 Idn을 크게 하고 전류 Ignand2를 작게 설정하면 된다. 구체적으로는 플립플롭회로 FF의 NAND회로 Nand2의 게이트용량 Cgnand2를 작게 설정하는 것이 유효하다. 또 전류 Idp는 2개의 트랜지스터(P3, P5)를 거쳐 흐르는 전류이므로 이 전류값을 작게 억제하는 것이 용이하다.

그 후 제 2 노드(W2)의 전위의 저하가 진행되어 플립플롭회로 FF의 논리가 역전하여 NAND 회로(Nand2)의 출력이 H(VDD3)레벨로 반전되고, NAND 회로(Nand1)의 출력이 L(0V)레벨로 반전되면 N형 트랜지스터(N4)가 오프로 되는 동시에 P형 트랜지스터(P4)가 온이 되므로 제 2 노드(W2)는 고전압원 VDD3에 의해 H(VDD3)레벨까지 프리차지된다. 이 프리차지동작은 P형 트랜지스터(P4)에 의해 행해지므로 고속이다. 한편 P형 트랜지스터(P3)가 오프로 되어 고전압원 VDD3으로부터 제 1 노드(W1)로의 프리차지를 정지하는 동시에 N형 트랜지스터(N3)가 온이 되어 제 1 노드(W1)를 오프상태의 N형 트랜지스터(N1)에 접속하고, 다음 입력신호의 변화대기상태가 된다. 이 상태에서는 고전압원 VDD3의 고전압이 온상태인 P형 트랜지스터(P4), 저항(P5)을 거쳐 제 1 노드(W1)에 인가되므로 제 1 노드(W1)의 전위는 H(VDD3)레벨이 되고, P형 트랜지스터(P3) 및 N형 트랜지스터(N1)가 오프됨에 따르는 제 1 노드(W1)의 고임피던스상태가 방지된다.

입력신호가 L(0V)레벨에서 H(VDD)레벨로 변화된 경우의 동작도 앞에서 설명한 동작과 마찬가지이므로 그 설명을 생략한다.

여기에서 플립플롭회로 FF의 2개의 NAND 회로(Nand1, Nand2)의 스위칭 레벨은 높게 설정된다. 따라서 N형 트랜지스터(N1, N2)가 온일 때에는 대응하는 제 1 또는 제 2 노드(W1, W2)의 전위를 H(VDD3)레벨에서 L(0V)레벨로 풀스윙할 필요가 없으므로 풀스윙해야 하는 종래의 레벨시프트회로에 비하여 한층 고속이고 저소비전력인 동작이 가능하다.

또 N형 트랜지스터(N1, N2)는 각각 플립플롭회로(FF)가 대응하는 NAND 회로(Nand1, Nand2)의 게이트용량만을 구동하면 되므로 이들 트랜지스터(N1, N2)를 작은 크기로 억제할 수 있다. 따라서 레이아웃면적을 작게 할 수 있다.

본 실시예의 레벨시프트회로의 동작한계는 P형 트랜지스터(저항)(P5)의 저항값이 매우 크다면,

VDD ≥ Vtn

이므로 설계 마진을 크게 취할 수 있다.

(제 1 변형예)

도 10 및 도 11은 상기 제 2 실시예의 제 1 변형예를 도시한다. 도 10의 레벨시프트회로에서는 제어회로(A)를 적은 개수의 트랜지스터로 구성한 것이다. 즉 상기 도 8의 레벨시프트회로와 비교하여 알 수 있는 바와 같이 2개의 인버터(INV1, INV2)를 생략하고, NAND 회로(Nand2)의 출력으로 한쪽의 P형 및 N형 트랜지스터(P3, N3)를 제어하고, NAND 회로(Nand1)의 출력으로 다른쪽의 P형 및 N형 트랜지스터(P4, N4)를 제어한 것이다. 따라서 도 10의 레벨시프트회로는 적은 트랜지스터의 개수로 도 8의 레벨시프트회로와 동일한 동작을 할 수 있다.

또 도 11의 레벨시프트회로에서는 플립플롭회로를 2개의 NOR 회로(Nor1, Nor2)로 구성하는 동시에 이들 NOR회로의 전단에 각각 인버터(INV10, INV11)를 배치한 것이다. 또 도 10의 레벨시프트회로와 마찬가지로 프리차지 제어회로(70)의 2개의 인버터(INV1, INV2)를 생략하고 있다. 따라서 도 11의 레벨시프트회로에서는 도 8의 레벨시프트회로와 동일한 동작이 행해지는 동시에 2개의 인버터(INV10, INV11)의 존재에 의해 2개의 NOR 회로(Nor1, Nor2)의 구동용량이 감소되어 플립플롭회로의 동작속도가 빨라진다.

(제 2 변형예)

도 12 내지 도 16은 제 2 실시예의 제 2 변형예를 도시한다. 도 12의 레벨시프트회로에서는 저전압원 VDD가 정지된 경우에 플립플롭회로의 논리를 그 정지 전의 논리로 고정하는 기능이 부가된다. 구체적으로는 단자(SD)에 정지명령신호(H (VDD3)레벨)를 받을 때에는 2개의 NOR 회로(Nor3, Nor4)에 의해 프리차지회로 B를 동작시켜 제 1 및 제 2 노드(W1, W2)를 모두 H(VDD3)레벨에 고정하여 플립플롭회로의 2개의 NAND 회로(Nand1, Nand2)의 출력을 고정하는 것이다.

도 13의 레벨시프트회로도 마찬가지로 저전압원 VDD가 정지된 경우에 플립플롭회로의 논리를 그 정지 전의 논리에 고정하는 기능이 부가된다. 도 12의 레벨시프트회로와 다른 점은 플립플롭회로가 2개의 NOR 회로(Nor1, Nor2)로 구성되는 점과, 단자(SD)에 정지명령신호(H(VDD3)레벨)를 받았을 때에는 2개의 NOR 회로(Nor5, Nor6)에 의해 제 1 및 제 2 노드(W1, W2)의 레벨에 관계없이 상기 플립플롭회로의 2개의 NOR 회로(Nor1, Nor2)의 출력을 저전압원의 정지 전의 논리에 고정하도록 한 것이다. 또 도 13의 레벨시프트회로에서는 정지명령신호(H(VDD3)레벨)에 의해 P형 트랜지스터(저항)(P5)가 오프 제어된다. 이것은 예를 들어 P형 트랜지스터(P3) 및 N형 트랜지스터(N4, N2)가 온인 상황에서 이들 트랜지스터와 P형 트랜지스터(P5)를 거친 관통전류가 흐르는 것을 방지하기 위해서이다.

도 14의 레벨시프트회로에서는 저전압원 VDD의 정지시에는 플립플롭회로의 논리를 강제적으로, NAND 회로(Nand1)에서는 L(0V)레벨에 고정하고, NAND 회로(Nand2)에서는 H(VDD3)레벨에 고정한다. 즉 도 14의 레벨시프트회로는 도 12의 레벨시프트회로에 추가로 인버터(INV12)를 부가하고, 단자(SD)에 입력된 정지신호(H(VDD3)레벨)를 이 인버터(INV12)에서 반전하고, 이 반전신호를 플립플롭회로의 NAND 회로(Nand2)에 입력하여 NAND 회로(Nand2)의 출력을 H(VDD3)레벨에 고정하는 것이다. 상기 정지신호는 NOR 회로(Nor3, Nor4)를 통해 P형 트랜지스터(P3) 및 N형 트랜지스터(N3)와, P형 트랜지스터(P4) 및 N형 트랜지스터(N4)에 주어져 제 1 및 제 2 노드(W1, W2)의 전위는 H(VDD3)레벨에 고정된다.

도 15의 레벨시프트회로는 도 14의 레벨시프트회로의 플립플롭회로를 2개의 NOR 회로(Nor1, Nor2) 및 2개의 인버터(INV10, INV11)로 구성하고, 또 인버터(INV12)를 생략하여 정지신호를 직접 NOR 회로(Nor2)에 입력한 구성을 갖는다. 본 레벨시프트회로도 도 14의 레벨시프트회로와 같은 기능을 갖는다.

도 16의 레벨시프트회로는 상기 도 14 및 도 15의 레벨시프트회로와 동일한 기능을 다른 구성으로 얻도록 구성한 것이다. 즉 플립플롭회로를 구성하는 2개의 NAND 회로(Nand1, Nand2)의 전단에 각각 인버터(INV12) 및 NOR 회로(Nor5), 인버터 (INV13, INV14)를 배치하고, 상기 NOR 회로(Nor5)에 단자(SD)로부터의 정지신호를 입력한 것이다.

(제 3 변형예)

도 17 및 도 18은 제 2 실시예의 제 3 변형예를 도시한다. 이들은 저전압원 VDD의 정지시에 레벨시프트회로의 출력논리를 임의로 전환할 수 있게 하는 기능을 갖는다. 도 17의 레벨시프트회로에서는 도 16의 구성을 기본으로 하여 도 16의 레벨시프트회로의 인버터(INV14) 대신 NAND 회로(Nand3)를 배치하는 동시에 다른 NAND 회로(Nand4)를 배치하고, 또 우선신호를 받는 단자(PR)를 설치하고 있다. 상기 NAND 회로(Nand4)는 단자(SD)로부터의 정지신호(H(VDD3)레벨)와, 단자(PR)로부터의 우선신호를 받아 그 출력은 상기 NAND 회로(Nand3)에 입력된다.

따라서 도 17의 레벨시프트회로에서는 정지신호의 입력시에 단자(PR)로의 우선신호를 H(VDD3)레벨과 L(0V)레벨로 변경함으로써 NAND 회로(Nand3)의 출력을 H레벨과 L레벨로 전환하여 플립플롭회로의 NAND 회로(Nand2)의 논리를 H(VDD3)레벨과L(0V)레벨로 전환할 수 있도록 하고 있다. 또 본 레벨시프트회로에서는 플립플롭회로의 다른 NAND 회로(Nand1)는 항상 H(VDD3)레벨로 고정된다.

도 18의 레벨시프트회로에서는 도 17의 레벨시프트회로를 개량하고, 플립플롭회로의 다른 NAND 회로(Nand1)까지도 우선신호에 따라 H(VDD3)레벨과 L(0V)레벨로 전환될 수 있도록 한 것이다. 구체적으로는 인버터(INV15)와, 2개의 NAND 회로(Nand5, Nand6)가 별도로 배치된다. 한쪽의 NAND 회로(Nand5)에는 단자(PR)로부터의 우선신호가 상기 인버터(INV15)를 통해 입력되는 동시에 단자(SD)로부터의 정지신호(H(VDD3)레벨)가 입력된다. 이 NAND 회로(Nand5)의 출력은 다른 NAND 회로(Nand6)에 입력된다.

따라서 이 레벨시프트회로에서는 단자(PR)의 우선신호를 H(VDD3)레벨과 L(0V) 레벨로 변경함으로써 NAND 회로(Nand5, Nand6)의 출력논리를 전환하여 플립플롭회로의 NAND 회로(Nand1)의 출력논리까지도 H(VDD3)레벨과 L(0V)레벨로 전환 가능하게 할 수 있다.

(제 4 변형예)

도 19 내지 도 21은 제 2 실시예의 제 4 변형예를 도시한다. 이들은 에지트리거형식의 레벨시프트회로이다.

도 19의 레벨시프트회로에서는 클록신호(CLK)와 제 1 노드(W1)의 전위를 받는 제 1 플립플롭회로(FF1)과, 상기 클록신호(CLK)와 제 2 노드(W2)의 전위를 받는 제 2 플립플롭회로(FF2)와, 이들 플립플롭회로(FF1, FF2)의 출력을 받는 제 3 플립플롭회로(FF3)를 구비한다.

도 19의 레벨시프트회로에서는 클록신호 CLK가 L레벨일 때 제 1 및 제 2 플립플롭회로(FF1, FF2)는 리세트상태에 있고, 프리차지회로 B는 NAND 회로(Nand7) 및 인버터(INV15)에 의해 제 1 및 제 2 노드(W1, W2)를 고전압원 VDD3의 고전압으로 프리차지하고 있다. 또 제 3 플립플롭회로(FF3)는 레벨유지상태에 있다. 그 후 클록신호가 H레벨로 천이되면 상기 NAND 회로(Nand7) 및 인버터(INV15)에 의해 2개의 P형 트랜지스터(P3, P4)가 오프로 되어 상기 프리차지가 정지하는 동시에 2개의 N형 트랜지스터(N3, N4)가 온이 되어 단자 IN의 입력신호의 레벨에 따라 제 1 또는 제 2 노드(W1, W2)가 L(0V)레벨로 저하되고, 이것이 제 1 또는 제 2 플립플롭회로(FF1, FF2)에 도입되어 플립플롭회로(FF3)의 논리가 세트된다. 도입이 완료되면 상기 NAND 회로(Nand7) 및 인버터(INV15)에 의해 상기 프리차지회로(B)가 다시 제 1 및 제 2 노드(W1, W2)를 고전압원 VDD3의 고전압으로 프리차지한다.

도 20은 도 19의 레벨시프트회로를 개량한 것이며, 도 19의 레벨시프트회로의 2개의 N형 트랜지스터(N3, N4)를 1개의 N형 트랜지스터(N5)와 공용한 것이다.

도 21의 레벨시프트회로는 상기 도 20의 레벨시프트회로의 일부를 변경한 것이다. 즉 제 1 및 제 2 노드(W1, W2)와 N형 트랜지스터(N3, N4) 사이에 다른 N형 트랜지스터(N7, N8)를 배치하고 이들 N형 트랜지스터를 클록신호(CLK)에 의해 제어함으로써, 클록신호(CLK)의 H레벨로의 상승시에는 이들 N형 트랜지스터(N7, N8)를 온으로 하여 단자(IN)의 입력신호에 따라 제 1 또는 제 2 노드(W1, W2)의 논리레벨을 변화시키는 것이다.

(제 5 변형예)

도 22 및 도 23은 도 21의 에지트리거형식의 레벨시프트회로에 테스트 모드기능을 부가한 레벨시프트회로를 도시한다.

도 22의 레벨시프트회로는 테스트시에는 단자(NT)에 입력되는 테스트 모드신호(L레벨)에 의해 2개의 N형 트랜지스터(N10, N11)를 오프로 하고 통상적일 때 입력신호(입력단자(IN)의 입력신호)에 따라 동작하는 2개의 N형 트랜지스터(N1, N2)를 P형 트랜지스터(P3, P4)로부터 잘라내는 동시에 상기 테스트 모드신호를 인버터(INV16)에서 반전한 신호에 의해 테스트 모드용 2개의 N형 트랜지스터(N12, N13)를 온으로 하고, 단자(INT)에 입력되는 테스트용 신호 및 그 인버터(INV17)에 의한 반전신호에 따라 동작하는 2개의 N형 트랜지스터(N14, N15)를 상기 P형 트랜지스터(P3, P4)에 접속하고 테스트 모드시에는 단자(INT)의 테스트신호에 의해 제 1 및 제 2 노드(W1, W2)의 논리레벨을 변화시키도록 한 것이다.

도 23의 레벨시프트회로는 도 22의 레벨시프트회로를 개량한 것이다. 즉 통상 사용되는 2개의 N형 트랜지스터(N1, N2)를 접지하는 N형 트랜지스터(N5)와 마찬가지로 테스트 모드용 2개의 N형 트랜지스터(N14, N15)를 접지하는 N형 트랜지스터(N16)를 설치하고 단자(NT)에 입력되는 테스트 모드신호(L레벨)에 의해 NAND 회로(Nand8) 및 NOR 회로(Nor6)의 출력을 제어하여 통상적으로는 통상 사용되는 N형 트랜지스터(N5)를 프리차지 제어회로(70)의 NAND 회로(Nand8)의 출력에 따라 온, 오프 제어하는 한편 테스트 모드시에는 테스트 모드용 N형 트랜지스터(N16)를 프리차지 제어회로(70)의 NOR 회로(Nor6)의 출력에 따라 온, 오프 제어하도록 한 것이다.

(제 6 변형예)

도 24 및 도 25는 제 2 실시예의 제 6 변형예를 도시한다.

도 24의 레벨시프트회로는 도 20의 에지트리거형식의 레벨시프트회로에 더욱 리세트기능을 부가한 것이다.

즉 도 24의 레벨시프트회로에서는 리세트단자 R에 입력되는 리세트신호를 인버터(INV18)를 통해 플립플롭회로(FF3)의 한쪽의 NOR 회로(Nor7)에 입력하고, 출력논리를 고정하는 동시에 상기 리세트신호를 NAND 회로(Nand9)에 출력하고 프리차지회로(B)에 의해 제 1 및 제 2 노드(W1, W2)를 고전압원 VDD3의 고전압으로 프리차지하도록 구성한 것이다.

또 도 25의 레벨시프트회로는 도 24의 레벨시프트회로에 세트기능을 추가로 부가한 것이다. 즉 도 25의 레벨시프트회로에서는 세트단자(S)에 입력되는 세트신호를 인버터(INV19)를 통해 플립플롭회로(FF)의 다른쪽 NOR 회로(Nor8)에 입력하여 출력논리를 고정하는 동시에 상기 세트신호를 상기 NAND 회로(Nand9)에 출력하여 프리차지회로(B)에 의해 제 1 및 제 2 노드(W1, W2)를 고전압원(VDD3)의 고전압으로 프리차지하도록 구성한 것이다.

(제 7 변형예)

도 26은 제 2 실시예의 제 7 변형예를 도시한다. 도 26의 레벨시프트회로는 3상태의 레벨시프트회로를 구성한다.

즉 도 26의 레벨시프트회로는 출력단자 OUT1, OUT2의 레벨의 조합으로서 「H, L」, 「L, H」에 덧붙여서 「H, H」의 상태를 작성한다. 구체적으로는 1쌍의N형 트랜지스터(N1, N2)에 대응하여 추가로 1개의 N형 트랜지스터(N17)를 설치하고, 1쌍의 P형 트랜지스터(P3, P4)에 대응하여 추가로 1개의 P형 트랜지스터(P6)를 설치하고, 또 1쌍의 N형 트랜지스터(N3, N4)에 대응하여 추가로 1개의 N형 트랜지스터(N18)를 설치한다. 또 P형 트랜지스터(저항)(P5)에 대응하여 P형 트랜지스터(저항)(P7)를 설치한다.

그리고 통상적으로는 단자(C)의 입력신호를 L(0V)레벨로 한 상태로 하여 N형 트랜지스터(N18)를 오프시키고, 노드(W3)를 프리차지상태로 유지한다. 이 상태에서 단자(IN)의 입력신호 및 그 반전신호에 의해 NAND 회로(Nand10, Nand11)를 통해 1쌍의 N형 트랜지스터(N1, N2)를 온 또는 오프시켜 제어회로(30)에 의해 1쌍의 출력단자 OUT1, OUT2의 논리레벨을「H, L」또는「L, H」로 한다. 한편 출력단자 OUT1, OUT2의 논리레벨을「H, H」로 제어하는 경우에는 단자(C)의 입력신호를 H(VDD)레벨로 한다. 이로 인하여 N형 트랜지스터(N17)를 온시켜 노드(W3)를 L(0V)레벨로 하고, 이 노드(W3)의 전위저하에 따라 제어회로(30)에 의해 1쌍의 출력단자 OUT1, OUT2의 논리레벨을「H, H」로 제어하도록 하고 있다. 한편 도면중 Nand12는 노드(W1, W2, W3)의 프리차지를 제어하는 프리차지 제어회로(70)를 구성한다.

(제 8 변형예)

도 27 내지 도 29는 제 2 실시예의 제 8 변형예를 도시한다.

이들의 레벨시프트회로는 도 8에 도시된 레벨시프트회로에서 1쌍의 N형 트랜지스터(N1, N2)에 입력되는 상보신호의 생성회로를 개량한 것이다. 즉 도 8의 레벨시프트회로에서는 제어회로(A)의 지연시간이 짧고, 입력신호가 변화할 때부터 플립플롭회로(FF)의 세트 및 고전압 VDD3으로의 프리차지까지의 일련의 변화에 필요한 지연시간이 저전압 VDD측의 인버터(INV0)의 지연시간보다 짧은 경우에는 프리차지해야 할 제 1 또는 제 2 노드(W1, W2)를 잘못 방전시킬 수도 있다. 즉 도 31에 도시된 바와 같이 1쌍의 N형 트랜지스터(N1, N2)로의 입력신호 파형이 모두 동시에 H레벨인 상태가 길고 제어회로 A의 지연시간이 짧은 경우에는 제 1 및 제 2 노드(W1, W2)가 교대로 방전 및 프리차지되어 출력단자에는 잘못된 펄스형상의 출력파형이 출력되는 수가 있다. 특히 입력신호가 H레벨에서 L레벨로 천이되는 경우에 입력시스템이 고내압 트랜지스터로 구성되고 출력시스템이 저내압 트랜지스터로 구성되어 고내압 시스템이 저내압 시스템보다 지연시간이 매우 긴 경우에 오동작이 생길 것으로 생각된다. 본 변형예는 이 오동작을 방지하도록 1쌍의 N형 트랜지스터(N1, N2)로의 상보신호의 한쪽이 L레벨로 천이된 후에만 상보신호의 다른쪽을 H레벨로 하도록 하여 이 상보신호의 한쪽 및 다른쪽이 동시에 H레벨이 되지 않도록 구성한 것이다.

도 27의 레벨시프트회로에서는 도 8의 인버터(INV0) 대신 인버터(INV27), 2개의 인버터(INV28, INV29)로 된 지연회로와 및 이 인버터(INV29)의 출력과 최초단의 인버터(INV27)의 출력을 받는 NOR 회로(Nor27)로 상보의 입력신호를 생성하고 있다.

도 28의 레벨시프트회로에서는 2개의 인버터(INV30, INV31)와 플립플롭회로(FF4)로 상보의 입력신호를 생성하고 있다.

도 29의 레벨시프트회로에서는 2개의 슈미트회로(SchA, SchB)와,인버터(INV32)와, 플립플롭회로(FF4)로 상보의 입력신호를 생성하고, 도 30에 도시된 바와 같이 상기 한쪽의 슈미트회로(SchA)의 스위칭 레벨을 낮게 설정하고, 다른쪽 슈미트회로(SchB)의 스위칭 레벨을 높게 설정하고 있다.

또 이상의 설명에서는 저전압의 논리레벨을 고전압의 논리레벨로 변환하는 레벨시프트회로에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않고 반대로 고전압의 논리레벨을 저전압의 논리레벨로 변환하는 레벨시프트회로에 대해서도 마찬가지로 적용할 수 있다. 이 경우에는 제 1 전압원이 고전압원이 되고, 제 2 전압원이 저전압원이 된다.

이상 설명한 바와 같이 청구항 1 내지 청구항 8 기재의 발명의 레벨시프트회로에 의하면, 입력신호의 레벨이 변화하지 않는 정상시에는 제 1 또는 제 2 노드의 양단이 차단되는 상황에서 상기 제 1 또는 제 2 노드를 저항을 통해 제 2 전압원을 접속하여 상승시켰으므로 종래와 같이 상승용 소형래치를 배치할 필요가 없게 되고, 제 1 및 제 2 N형 트랜지스터의 구동용량을 감소시켰으므로 입력신호의 레벨이 변화할 때의 제 1 또는 제 2 노드의 전위저하를 촉진시켜 지연시간을 단축할 수 있고, 고속으로 동작하고 또 레이아웃면적이 작은 레벨시프트회로를 제공할 수 있다.

특히 청구항 5, 청구항 6 및 청구항 7 기재의 발명에 의하면, 제 2 노드의 전위저하를 촉진하도록 구성하므로 지연시간을 한층 단축할 수 있어 레벨시프트회로의 동작이 한층 고속화된다.

또 청구항 9 내지 청구항 25 기재의 발명의 레벨시프트회로에 의하면, 제 1및 제 2 노드의 전위저하를 검출하는 레벨검출회로를 설치하고, 이 레벨검출회로의 스위칭 레벨을 높게 설정하므로 제 1 및 제 2 노드의 전위가 고전압으로 풀스윙하는 것을 기다리지 않고 조기에 레벨변화를 검출할 수 있어 저소비전력으로 또한 고속으로 동작하는 레벨시프트회로를 제공할 수 있다.

특히 청구항 12 기재의 발명에 의하면, 제 1 및 제 2 노드의 전위저하를 촉진시키므로 지연시간을 단축하여 고속으로 동작하는 레벨시프트회로를 제공할 수 있다.

Claims

제 1 전압원을 전원으로 하는 상보의 입력신호가 입력되고, 일단이 접지되며 타단이 제 1 및 제 2 노드에 각각 접속된 제 1 및 제 2 N형 트랜지스터와,

일단이 제 2 전압원에 접속되고 타단이 상기 제 1 및 제 2 노드에 접속된 크로스커플 접속의 제 1 및 제 2 P형 트랜지스터와,

상기 입력신호의 레벨이 변화할 때 상기 제 2 전압원과 상기 제 1 또는 제 2 P형 트랜지스터의 접속을 끊어 관통전류를 차단하는 전류차단부와,

상기 입력신호가 정상상태일 때 상기 제 2 전압원을 상기 제 1 또는 제 2 노드에 접속하는 저항을 구비하는 것을 특징으로 하는 레벨시프트회로.
제 1항에 있어서,

상기 전류차단부는,

상기 제 2 전압원과 상기 제 1 P형 트랜지스터 사이에 배치된 제 3 P형 트랜지스터와, 상기 제 2 전압원과 상기 제 2 P형 트랜지스터 사이에 배치된 제 4 P 형 트랜지스터를 구비하며,

상기 저항은 상기 제 1 P형 트랜지스터와 상기 제 3 P형 트랜지스터의 접속점 및 상기 제 2 P형 트랜지스터와 상기 제 4 P형 트랜지스터의 접속점에 접속된 트랜지스터로 이루어지는 것을 특징으로 하는 레벨시프트회로.
제 2항에 있어서,

상기 저항은,

상기 제 2 전압원과 상기 제 1 및 제 3 P형 트랜지스터끼리의 접속점 사이에 배치되는 제 1 저항과,

상기 제 2 전압원과 상기 제 2 및 제 4 P형 트랜지스터끼리의 접속점 사이에 배치되는 제 2 저항으로 이루어지는 것을 특징으로 하는 레벨시프트회로.
제 3항에 있어서,

상기 제 1 저항은 상기 제 2 노드의 전위에 의해 제어되는 P형 트랜지스터로 이루어지며,

상기 제 2 저항은 상기 제 2 노드의 전위를 반전한 전위에 의해 제어되는 P형 트랜지스터로 이루어지는 것을 특징으로 하는 레벨시프트회로.
제 1항 내지 제 3항 중 어느 한 항에 있어서,

상기 저항의 저항값은,

상기 제 2 전압원으로부터 자신의 저항을 거쳐 흐르는 전류값이 거의 0이 되도록 고저항의 값으로 설정되는 것을 특징으로 하는 레벨시프트회로.
제 1항에 있어서,

상기 제 2 노드에는 다음 단의 인버터가 접속되고,

상기 다음 단의 인버터의 게이트 용량 및 상기 제 1 P형 트랜지스터의 게이트 용량은 상기 제 2 노드의 전위저하시에 이 전위의 저하가 빠르게 행해지도록 작게 설정되는 것을 특징으로 하는 레벨시프트회로.
제 2항에 있어서,

상기 제 2 및 제 4 P형 트랜지스터는,

상기 제 2 노드의 전위상승시에 이 전위의 상승이 빠르게 행해지도록 크게 설정되는 것을 특징으로 하는 레벨시프트회로.
제 1항에 있어서,

상기 제 1 전압원의 정지시에 상기 제 2 노드를 소정전위로 고정하는 기능을 갖는 것을 특징으로 하는 레벨시프트회로.
제 1 전압원을 전원으로 하는 상보신호가 입력되고 일단이 접지되며 타단이 제 1 및 제 2 노드에 각각 접속되는 제 1 및 제 2 트랜지스터와,

상기 제 1 및 제 2 노드를 제 2 전압원의 전위로 프리차지하는 프리차지회로와,

상기 제 1 및 제 2 노드의 전위저하를 검출하는 레벨검출회로와,

상기 프리차지회로를 제어하는 프리차지 제어회로를 구비하는 것을 특징으로 하는 레벨시프트회로.
제 9항에 있어서,

상기 레벨검출회로는,

상기 제 1 및 제 2 노드에 접속되는 플립플롭회로로 구성되는 것을 특징으로 하는 레벨시프트회로.
제 9항 또는 제 10항에 있어서,

상기 레벨검출회로는,

제 1 및 제 2 노드의 전위저하시에 그 전위저하를 빠르게 검출하도록 스위칭 레벨이 높게 설정되는 것을 특징으로 하는 레벨시프트회로.
제 9항 또는 제 10항에 있어서,

상기 레벨검출회로는,

상기 제 1 및 제 2 노드에 접속된 게이트의 용량이 제 1 및 제 2 노드의 전위저하시에 이 전위저하가 빠르게 행해지도록 작게 설정되는 것을 특징으로 하는 레벨시프트회로.
제 9항 또는 제 10항에 있어서,

상기 프리차지회로는,

상기 제 2 전압원을 상기 제 1 및 제 2 노드에 접속하는 공급회로와,

상기 제 1 노드와 접지 사이 및 상기 제 2 노드와 접지 사이를 차단 및 접속하는 단속회로를 구비하는 것을 특징으로 하는 레벨시프트회로.
제 13항에 있어서,

상기 공급회로는,

상기 제 2 전압원과 상기 제 1 노드 사이에 배치된 제 1 P형 트랜지스터와, 상기 제 2 전압원과 상기 제 2 노드 사이에 배치된 제 2 P형 트랜지스터로 이루어지며,

상기 차단회로는,

상기 제 1 노드와 접지 사이에 배치된 제 3 N형 트랜지스터와, 상기 제 2 노드와 접지 사이에 배치된 제 4 N형 트랜지스터로 이루어지는 것을 특징으로 하는 레벨시프트회로.
제 9항 또는 제 13항에 있어서,

상기 프리차지 제어회로는,

상기 입력신호가 변화하지 않은 정상시에는 오프동작하고 있는 한쪽의 제 1 또는 제 2 트랜지스터에 접속되는 한쪽의 제 1 또는 제 2 노드를 제 2 전압원의 고전압으로 프리차지한 상태에서 상기 제 2 전압원과 상기 프리차지상태의 한쪽 노드와의 접속을 끊고,

상기 입력신호가 변화한 레벨변화시에는 상기 레벨검출회로의 레벨검출에 따라 상기 한쪽 노드와 접지의 접속을 차단하는 동시에 상기 제 2 전압원을 상기 한쪽 노드에 접속하여 이 한쪽 노드를 제 2 전압원의 고전압으로 프리차지하도록 상기 프리차지회로를 제어하는 것을 특징으로 하는 레벨시프트회로.
제 14항에 있어서,

상기 프리차지 제어회로는,

상기 입력신호가 변화하지 않은 정상시에는 오프동작하고 있는 한쪽의 제 1 또는 제 2의 트랜지스터에 대응하는 한쪽의 제 1 또는 제 2 P형 트랜지스터를 오프하는 동시에 대응하는 한쪽의 제 3 또는 제 4 N형 트랜지스터를 온하고,

상기 입력신호가 변화한 레벨변화시에는 상기 레벨검출회로의 레벨검출에 따라 상기 한쪽의 P형 트랜지스터를 온하는 동시에 상기 한쪽의 N형 트랜지스터를 오프하는 것을 특징으로 하는 레벨시프트회로.
제 9항 또는 제 10항에 있어서,

상기 입력신호의 정상시에 상기 제 2 전압원을 상기 제 1 노드 또는 제 2 노드에 접속하는 저항을 구비하는 것을 특징으로 하는 레벨시프트회로.
제 17항에 있어서,

상기 저항의 저항값은,

상기 제 2 전압원으로부터 자신의 저항을 거쳐 흐르는 전류값이 거의 0이 되도록 고저항의 값으로 설정되는 것을 특징으로 하는 레벨시프트회로.
제 9항에 있어서,

상기 레벨검출회로는,

상기 제 1 전압원의 정지시에 정지명령신호를 받아 출력논리를 고정하는 기능을 갖는 것을 특징으로 하는 레벨시프트회로.
제 19항에 있어서,

상기 레벨검출회로는,

상기 제 1 전압원의 정지시에 우선신호를 받아 고정하는 출력논리를 임의로 선택 가능한 것을 특징으로 하는 레벨시프트회로.
제 9항에 있어서,

상기 레벨검출회로는,

클록신호가 변화할 때 상기 제 1 또는 제 2 노드의 전위저하를 검출하는 에지트리거 구성인 것을 특징으로 하는 레벨시프트회로.
제 9항에 있어서,

테스트 모드시에 상기 입력신호 대신 테스트신호를 받아 그 테스트신호에 따른 전위저하를 상기 레벨검출회로가 검출하는 기능을 갖는 것을 특징으로 하는 레벨시프트회로.
제 9항에 있어서,

상기 레벨검출회로는,

리세트신호를 받아 출력논리를 리세트하는 기능을 갖는 것을 특징으로 하는 레벨시프트회로.
제 9항 또는 제 23항에 있어서,

상기 레벨검출회로는,

세트신호를 받아 출력논리를 세트하는 기능을 갖는 것을 특징으로 하는 레벨시프트회로.
제 9항에 있어서,

상기 입력신호에 추가로 제어신호를 받아 상기 레벨검출회로의 출력이 3가지 상태로 변화하는 기능을 갖는 것을 특징으로 하는 레벨시프트회로.