JP4263963B2 - レベルシフト回路 - Google Patents

Description

本発明は、論理レベルを変換するレベルシフト回路に関し、特に、信号変化時に生じる貫通電流を防止する構成を持つものに関する。

従来より、レベルシフト回路として、ラッチ型レベルシフト回路が知られている。このレベルシフト回路を具体的構成を図３２に示す。同図のレベルシフト回路は、２個のＮ型トランジスタ５１、５２と、ゲートが互いに相手方のドレインに接続されるクロスカップル接続の２個のＰ型トランジスタ５３、５４と、第１及び第２のインバータ５５、５６を備えている。前記第１のインバータ５５は入力端子ＩＮの入力信号を反転し、例えば１．５ｖ等の低電圧源ＶＤＤで動作する。前記第１のインバータ５５以外の素子は、例えば３．３ｖ等の高電圧源ＶＤＤ３で動作する高電圧側の素子であって、２個のＮ型トランジスタ５１、５２は、接地されると共に、互いに相補の信号、即ち、各々入力端子ＩＮの入力信号、及び第１のインバータ５５からの入力信号の反転信号を受ける。前記２個のＰ型トランジスタ５３、５４は、ソースが高電圧源ＶＤＤ３に接続され、ドレインが各々Ｎ型トランジスタ５１、５２のドレインに接続され、前記第２のインバータ５６は、一方のＮ型トランジスタ５２とＰ型トランジスタ５４との接続点に接続され、その出力側は出力端子ＯＵＴに接続されている。

次に、前記レベルシフト回路の動作を説明する。静止状態では、例えば入力信号がＨ（ＶＤＤ）レベル、その反転信号がＬ（ＶＳＳ＝０ｖ）レベルのとき、Ｎ型トランジスタ５１はＯＮ、Ｎ型トランジスタ５２はＯＦＦ、Ｐ型トランジスタ５３はＯＦＦ、Ｐ型トランジスタ５４はＯＮ状態にある。また、この状態では、一方のＮ型トランジスタ５１とＰ型トランジスタ５３との接続点であるノードＷ１はＬ（ＶＳＳ）レベル、他方のＮ型トランジスタ５２とＰ型トランジスタ５４との接続点であるノードＷ２は、Ｈ（ＶＤＤ３）レベルにある。トランジスタ５１と５３、トランジスタ５２と５４は、各々相補的な関係にあるので、この静止状態では電流は流れていない。

その後、入力信号がＬ（ＶＳＳ）レベルに変化し、動作時になると、図３３に示すように、Ｎ型トランジスタ５１がＯＦＦ、Ｎ型トランジスタ５２がＯＮする。従って、高電圧源ＶＤＤ３からＯＮ状態のＰ型トランジスタ５４及びＮ型トランジスタ５２を経て貫通電流Ｉが流れ、ノードＷ２の電位はＨ（ＶＤＤ３）レベルから低下し始める。ノードＷ２の電位がＶＤＤ３−Ｖｔｐ（ＶｔｐはＰ型トランジスタ５３のしきい値電圧）以下に低下すると、Ｐ型トランジスタ５３がＯＮし始め、ノードＷ１の電位は上昇して、Ｐ型トランジスタ５４のドレイン電流は少なくなり、ノードＷ２の電位は一層低くなる。

最終的に、ノードＷ１の電位はＨ（ＶＤＤ３）レベル、ノードＷ２の電位はＬ（０ｖ）レベルになり、貫通電流は流れなくなって、第２のインバータ５６により出力論理が反転し、次の入力信号の変化待ち状態となる。以上、入力信号がＨレベルからＬレベルに変化した場合について説明したが、その逆に変化した場合も同様である。

しかしながら、前記従来のレベルシフト回路では、動作時にＰ型トランジスタ５４及びＮ型トランジスタ５２を通じる貫通電流を流してノードＷ２の電位を変化させている関係上、貫通電流が流れる分、消費電力が増大するという欠点があった。

そこで、従来、例えば特開平１０−１９０４３８号公報や特開平７−１０６９４６号公報に開示されるものでは、出力ノードＷ２の電位変化に応じて貫通電流を遮断する構成を持つレベルシフト回路を提案している。このレベルシフト回路の構成を図３４に示す。同図のレベルシフト回路は、前記図３２の構成に加えて、高電圧源ＶＤＤ３と２個のＰ型トランジスタ５３、５４との間に、各々、Ｐ型トランジスタよりなる電流遮断トランジスタ５７、５８を配置すると共に、一方の電流遮断トランジスタ５７のゲートには２個のインバータより成る遅延素子５９、６０を介してノードＷ１の電位が印可され、他方の電流遮断トランジスタ５８のゲートには２個遅延素子６１、６２を介してノードＷ２の電位が印可される。更に、２つのノードＷ１、Ｗ２には小型ラッチ６３が接続され、このラッチ６３は２個のＰ型トランジスタ６４、６５を有し、これ等トランジスタは、ソースが高電圧源ＶＤＤ３に接続され、ドレインが各々ノードＷ１、Ｗ２及び相手方のゲートに接続される。

前記従来の貫通電流遮断機能を持つレベルシフト回路では、例えば入力信号がＨレベルの場合には、ノードＷ２の電位はＨ（ＶＤＤ３）レベルにあって、電流遮断トランジスタ５８がＯＦＦしており、高電圧源ＶＤＤ３とＰ型トランジスタ５４との接続は遮断されている。また、ノードＷ１の電位はＬ（０ｖ）レベルにあって、Ｐ型トランジスタ５３及び電流遮断トランジスタ５７はＯＮしており、高電圧源ＶＤＤ３とＰ型トランジスタ５３とは接続されている。この状態から入力信号がＬレベルに変化した動作時には、Ｎ型トランジスタ５１のＯＦＦ動作によりノードＷ１と接地との接続が遮断されると共に、Ｎ型トランジスタ５２のＯＮ動作によりノードＷ２が接地されて、ノードＷ２の電位は低下する。この電位の低下変化は電流遮断トランジスタ５８に伝達されるが、その伝達は２個の遅延素子６１、６２により所定の遅延時間遅れる。その遅れ時間の間では、ノードＷ２の電位低下によりＰ型トランジスタ５３がＯＮして、高電圧源ＶＤＤ３とノードＷ１とが接続され、ノードＷ１の電位が上昇し、Ｐ型トランジスタ５４がＯＦＦする。そして、その後に前記電流遮断トランジスタ５８がＯＮする。従って、この動作時にＮ型トランジスタ５２がＯＮしても、高電圧源ＶＤＤ３からＰ型トランジスタ５４及びＮ型トランジスタ５２を通じた貫通電流が遮断されるので、消費電力が低減される。一方、前記ノードＷ１の電位上昇により、所定時間遅れて電流遮断トランジスタ５７がＯＦＦ動作すると、ノードＷ１がハイインピーダンス状態になって出力が不定となることを防止するため、前記小型ラッチ６３がノードＷ２の電位低下に応じて内部のＰ型トランジスタ６２をＯＮさせて、ノードＷ１に高電圧源ＶＤＤ３を接続して、ノードＷ１をプルアップする。

しかしながら、前記従来の貫通電流遮断機能を持つレベルシフト回路では、小型ラッチ６３は、低電圧であっても動作可能なように十分ゲート長Ｌを大きくし、トランジスタのＯＮ抵抗を大きくする必要があるが、Ｎ型トランジスタ５１、５２は一般的に動作電流が小さいため、このＮ型トランジスタ５１、５２の駆動容量が前記小型ラッチ６１によって増大し、入力信号の論理レベル変化からレベルシフト回路の出力端子ＯＵＴの論理レベル変化までの遅延時間が長くなる欠点がある。

更に、前記従来の貫通電流遮断機能を持つレベルシフト回路では、Ｎ型トランジスタ５１、５２のドレインにラッチ６３が接続されているため、出力端子ＯＵＴの論理レベルを変化させるためには、これ等Ｎ型トランジスタ５１、５２のドレインの電位、即ちノードＷ１、Ｗ２の電位を高電圧源ＶＤＤ３の電位と接地電位とにフルスイングさせる必要があり、このことが遅延時間を長くする他の原因ともなっている。一方、遅延時間を短縮するようにＮ型トランジスタ５１、５２の電流能力を大きくすると、これ等Ｎ型トランジスタ５１、５２のサイズが大型化する。特に、低電圧源ＶＤＤが低電圧化すると、Ｎ型トランジスタ５１、５２を流れる電流値が小さくなるため、これ等Ｎ型トランジスタ５１、５２のサイズが一層大型化するため、面積の増大を招く欠点が生じる。

本発明はかかる点に鑑み、その目的は、前記従来のような小型ラッチを配置することなく、高速に動作して遅延時間が短い貫通電流遮断機能付きのレベルシフト回路を提供することにある。

以上の目的を達成するため、本発明では、レベルシフト回路としてクロスカップル接続された２個のトランジスタを有しない新規なレベルシフト回路を提供する。

即ち、請求項１記載の発明のレベルシフト回路は、第１の電圧源を電源とする相補の信号が入力され、前記相補の信号に応じて動作し、第２の電圧源を電源とする信号を出力信号とするレベルシフト回路であって、一端が接地され、他端が第１及び第２のノードに各々接続され、ゲートに前記相補の信号が入力される第１及び第２のトランジスタと、前記第１及び第２のノードを第２の電圧源の電位にプリチャージするプリチャージ回路と、前記第１及び第２のノードの電位低下を検出するレベル検出回路とを備え、前記レベル検出回路は前記出力信号を出力することを特徴とする。

請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記レベル検出回路は、前記第１及び第２のノードに接続されるフリップフロップ回路により構成されることを特徴とする。

請求項３記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記レベル検出回路は、第１及び第２のノードの電位低下時にその電位低下を早く検出するようにスイッチングレベルが高く設定されることを特徴とする。

請求項４記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記レベル検出回路は、前記第１及び第２のノードに接続されたゲートの容量が、第１及び第２のノードの電位低下時にこの電位低下が早く行われるように、小さく設定されることを特徴とする。

請求項５記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記プリチャージ回路は、前記第２の電圧源を前記第１及び第２のノードに接続する供給回路と、前記第１のノードと接地との間、並びに前記第２のノードと接地との間を遮断及び接続する断続回路とを備えることを特徴とする。

請求項６記載の発明は、前記請求項５記載のレベルシフト回路において、前記供給回路は、前記第２の電圧源と前記第１のノードとの間に配置された第１のＰ型トランジスタと、前記第２の電圧源と前記第２のノードとの間に配置された第２のＰ型トランジスタとを備え、前記遮断回路は、前記第１のノードと前記接地との間に配置された第３のＮ型トランジスタと、前記第２のノードと前記接地との間に配置された第４のＮ型トランジスタとを備えることを特徴とする。

請求項７記載の発明は、前記請求項１又は５記載のレベルシフト回路において、前記レベルシフト回路はさらに、前記プリチャージ回路を制御するプリチャージ制御回路を備え、前記プリチャージ制御回路は、前記相補の信号が変化しない定常時には、ＯＦＦ動作している一方の第１又は第２のトランジスタに接続される一方の第１又は第２のノードを第２の電圧源の高電圧にプリチャージした状態で、前記第２の電圧源と前記プリチャージ状態の一方のノードとの接続を断ち、一方、前記相補の信号が変化したレベル変化時には、前記一方のノードと接地との接続を遮断すると共に前記第２の電圧源を前記一方のノードに接続して、前記一方のノードを前記第２の電圧源にプリチャージするように前記プリチャージ回路を制御することを特徴とする。

請求項８記載の発明は、前記請求項６記載のレベルシフト回路において、前記レベルシフト回路はさらに、前記プリチャージ回路を制御するプリチャージ制御回路を備え、前記プリチャージ制御回路は、前記相補の信号が変化しない定常時には、前記第１及び第２のＰ型トランジスタのうち、ＯＦＦ動作している前記第１または第２のトランジスタと前記第２の電圧源の間に配置された一方のＰ型トランジスタをＯＦＦすると共に、前記一方のＰ型トランジスタと前記接地の間に配置された一方のＮ型トランジスタをＯＮし、一方、前記相補の信号が変化したレベル変化時には、前記一方のＰ型トランジスタをＯＮすると共に前記一方のＮ型トランジスタをＯＦＦすることを特徴とする。

請求項９記載の発明は、前記請求項１又は２記載のレベルシフト回路において、前記相補の信号の定常時に、前記第２の電圧源を前記第１のノード又は前記第２のノードに接続する抵抗を備えたことを特徴とする。

請求項１０記載の発明は、前記請求項９記載のレベルシフト回路において、前記抵抗の抵抗値は、前記第２の電圧源から自己の抵抗を経て流れる電流値がほぼ零値になるように高抵抗な値に設定されることを特徴とする。

請求項１１記載の発明は、前記請求項１記載のレベルシフト回路において、前記レベル検出回路は、前記第１の電圧源のシャットダウン時に、シャットダウン指令信号を受けて出力論理を固定する機能を持つことを特徴とする。

請求項１２記載の発明は、前記請求項１１記載のレベルシフト回路において、前記レベル検出回路は、前記第１の電圧源のシャットダウン時に、優先信号を受けて、固定する出力論理を任意に選択可能であることを特徴とする。

請求項１３記載の発明は、前記請求項１記載のレベルシフト回路において、前記レベル検出回路は、クロック信号の変化時に前記第１又は第２のノードの電位低下を検出するエッジトリガー構成であることを特徴とする。

請求項１４記載の発明は、前記請求項１記載のレベルシフト回路において、テストモード時に、前記相補の信号に代えてテスト信号を受けて、そのテスト信号に応じた電位低下を前記レベル検出回路が検出する機能を持つことを特徴とする。

請求項１５記載の発明は、前記請求項１記載のレベルシフト回路において、前記レベル検出回路は、リセット信号を受けて、出力論理をリセットする機能を持つことを特徴とする。

請求項１６記載の発明は、前記請求項１又は１５記載のレベルシフト回路において、前記レベル検出回路は、セット信号を受けて、出力論理をセットする機能を持つことを特徴とする。

請求項１７記載の発明は、前記請求項１記載のレベルシフト回路において、前記相補の信号に加えて制御信号を受けて、前記レベル検出回路の出力が３つの状態に変化する機能を持つことを特徴とする。

請求項１８記載の発明は、前記請求項１〜６の何れか１項に記載のレベルシフト回路において、前記レベルシフト回路はさらに、前記レベル検出回路の出力に応じて前記プリチャージ回路を制御する、プリチャージ制御回路を備えることを特徴とする。

請求項１９記載の発明は、前記請求項７記載のレベルシフト回路において、前記プリチャージ制御回路は、前記レベル変化時に、前記レベル検出回路の出力に応じてプリチャージすることを特徴とする。

請求項２０記載の発明は、前記請求項８記載のレベルシフト回路において、前記プリチャージ制御回路は、前記レベル変化時に、前記レベル検出回路の出力に応じて、前記一方のＰ型トランジスタをＯＮすると共に前記一方のＮ型トランジスタをＯＦＦすることを特徴とする。
以上により、請求項１ないし請求項２０記載の発明では、第１及び第２のノードの電位低下を検出するレベル検出回路が設けられ、このレベル検出回路のスイッチングレベルが高く設定される。従って、これ等第１及び第２のノードの電位が前記レベル検出回路のスイッチングレベル以下に低下した段階になると、前記レベル検出回路がレベル検出を行って、出力論理が変化するので、従来のように第１及び第２のノードの電位を高電圧でフルスイングして初めて出力論理が変化するレベルシフト回路に比べて、低消費電力で且つ高速に動作する。

特に、請求項４記載の発明では、第１及び第２のノードの電位低下時には、これ等第１及び第２のノードに接続されたゲートから流れ込む電流が少なくて、これ等ノードの電位低下が早く行われるので、遅延時間が短縮され、レベルシフト回路は高速に動作する。

以上説明したように、請求項１ないし請求項２０記載の発明のレベルシフト回路によれば、第１及び第２のノードの電位低下を検出するレベル検出回路を設け、このレベル検出回路のスイッチングレベルを高く設定したので、第１及び第２のノードの電位が高電圧でフルスイングすることを待つことなく、早期にレベル変化を検出でき、低消費電力で且つ高速に動作するレベルシフト回路を提供できる。

特に、請求項４記載の発明によれば、第１及び第２のノードの電位低下を促進させたので、遅延時間を短縮して高速に動作するレベルシフト回路を提供することができる。

以下、本発明の実施の形態のレベルシフト回路について図面を参照しながら説明する。先ず、最初に本願発明に関連する技術を先に説明する。

（本願発明の関連技術）
図１は本願発明の関連技術のレベルシフト回路の具体的構成を示す図である。

同図において、ＩＮは信号の入力端子、ＩＮＶ０は前記入力端子ＩＮに入力された信号を反転するインバータであって、例えば１．５ｖ等の低電圧源（第１の電圧源）ＶＤＤで動作する。図１のレベルシフト回路は、前記インバータＩＮＶ０を除く他の素子は全て例えば３．３ｖ等の高電圧源（第２の電圧源）ＶＤＤ３で動作する高電圧側の素子である。

また、図１において、Ｎ１、Ｎ２は１対のＮ型トランジスタであって、そのソースは接地される。一方のＮ型トランジスタ（第１のＮ型トランジスタ）Ｎ１のゲートには前記入力端子ＩＮの入力信号が入力され、他方のＮ型トランジスタ（第２のＮ型トランジスタ）Ｎ２のゲートには前記インバータＩＮＶ０の反転信号が入力される。Ｐ１、Ｐ２は一対のＰ型トランジスタであって、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインは各々前記Ｎ型トランジスタＮ１、Ｎ２のドレインに接続される。これ等一方のＰ型トランジスタ（第１のＰ型トランジスタ）Ｐ１と第１のＮ型トランジスタＮ１との接続点を第１のノードＷ１、他方のＰ型トランジスタ（第２のＰ型トランジスタ）Ｐ２とＮ型トランジスタＮ２との接続点を第２のノードＷ２とする。

更に、Ｐ３、Ｐ４は一対のＰ型トランジスタより成る電流遮断トランジスタ（電流遮断部）であって、ソースは高電圧源ＶＤＤ３に接続され、ドレインは各々前記Ｐ型トランジスタＰ１、Ｐ２のソースに接続される。この一方の電流遮断トランジスタ（第３のＰ型トランジスタ）Ｐ３と第１のＰ型トランジスタＰ１との接続点を第３のノードＷ３、他方の電流遮断トランジスタ（第４のＰ型トランジスタ）Ｐ４と第２のＰ型トランジスタＰ２との接続点を第４のノードＷ４とする。前記一方の電流遮断トランジスタＰ３のゲートには、インバータＩＮＶ１を介して前記第２のノードＷ２が接続され、他方の電流遮断トランジスタＰ４のゲートには、インバータＩＮＶ１及びインバータＩＮＶ２を介して前記第２のノードＷ２が接続される。インバータＩＮＶ２の出力側には出力端子ＯＵＴが接続される。

加えて、Ｐ５は、ゲートが接地されたＰ型トランジスタより成る抵抗であって、その一端は前記第３のノードＷ３に接続され、他端は前記第４のノードＷ４に接続される。

以上のように構成されたレベルシフト回路について、以下、その動作を説明する。

先ず、入力端子ＩＮの信号の電位がＨ（ＶＤＤ）レベルにある定常時には、Ｎ型トランジスタＮ１はＯＮ、Ｐ型トランジスタＰ１はＯＦＦしている。また、Ｎ型トランジスタＮ２はＯＦＦ、Ｐ型トランジスタＰ２はＯＮしている。第１のノードＷ１は０ｖ、第２のノードＷ２は高電圧ＶＤＤ３の電位（３．３ｖ）である。これ等の動作は既述した従来のラッチ型レベルシフト回路と同様である。更に、前記ノードＷ２の電位（３．３ｖ）により、一方の電流遮断トランジスタＰ３はＯＮ、他方の電流遮断トランジスタＰ４はＯＦＦしている。前記一方の電流遮断トランジスタＰ３のＯＮにより、高電圧源ＶＤＤ３と第４のノードＷ４とがトランジスタ（抵抗）Ｐ５を介して接続され、第４のノードＷ４が高電圧源ＶＤＤ３の高電圧にプルアップされ、これに伴いＯＮ状態にあるＰ型トランジスタＰ２を介して第２のノードＷ２も高電圧源ＶＤＤ３の高電圧にプルアップされる。従って、電流遮断トランジスタＰ４及びＮ型トランジスタＮ２が共にＯＦＦ状態にあることによって第２及び第４のノードＷ２、Ｗ４がハイインピーダンス状態となることが防止される。その結果、出力端子ＯＵＴの論理はＨ（ＶＤＤ３）レベルに固定されている。

次に、入力信号がＨ（ＶＤＤ）レベルからＬ（ＶＳＳ）レベルに変化した場合には、Ｎ型トランジスタＮ２がＯＮする。しかし、電流遮断トランジスタＰ４がＯＦＦしているので、高電圧源ＶＤＤ３からＰ型トランジスタＰ２及びＮ型トランジスタＮ２を経る貫通電流が流れることはない。

この入力信号の変化直後に流れる電流の様子を図２に示す。同図において、入力信号が変化した直後では、Ｎ型トランジスタＮ２がＯＮするために、第２のノードＷ２には、Ｐ型トランジスタＰ１のゲート容量Ｃｇｐ１をディスチャージする電流Ｉｇｐ１と、次段のインバータＩｎｖ１のゲート容量Ｃｇｉｎｖをディスチャージする電流Ｉｇｉｎｖ、及び高電圧源ＶＤＤ３から電流遮断トランジスタＰ３、抵抗Ｐ５及びＰ型トランジスタ・Ｐ２を経て流れ込む電流Ｉｄｐが流れる。一方、ノードＷ２からは、Ｎ型トランジスタＮ２を経て接地に流れる電流Ｉｄｎが流れ出す。従って、
Ｉｇｉｎｖ＋Ｉｇｐ１＝Ｉｄｎ−Ｉｄｐ
が成立する。ここで、貫通電流ｌｄｐが流れないようにトランジスタ（抵抗）Ｐ５の抵抗値は十分に大きな値に設定される。この設定は、この貫通電流が流れる経路中の電流遮断トランジスタＰ３及びＰ型トランジスタＰ２の抵抗値の設定と共同して行われる。この設定により前記式中の貫通電流Ｉｄｐを無視して、第２のノードＷ２の電位を早く下げて遅延時間を短縮するためには、電流Ｉｄｎを大きくし、電流Ｉｇｉｎｖ及び電流Ｉｇｐ１を小さく設定するのが良い。即ち、Ｐ型トランジスタＰ１のゲート容量Ｃｇｐ１、及び次段のインバータＩｎｖ１のゲート容量Ｃｇｉｎｖを小さく設定することが有効である。

その後、一方のＰ型トランジスタＰ１がＯＮし、他方のＰ型トランジスタＰ２ＯＦＦして、これ等より成るラッチ部の論理が逆転すると、インバータＩＮＶ１、ＩＮＶ２を介した所定の遅延時間だけ遅れて、出力端子ＯＵＴがＬ（０Ｖ）レベルに反転すると共に、一方の電流遮断トランジスタＰ３がＯＦＦし、他方の電流遮断トランジスタＰ４がＯＮして、次の入力信号の入力変化待ち状態となる。ここで、電流遮断トランジスタＰ４がＯＮしても、Ｐ型トランジスタＰ２が既にＯＦＦしているので、高電圧源ＶＤＤ３からこれ等２個のトランジスタＰ４、Ｐ２を経て貫通電流が流れることはない。更に、電流遮断トランジスタＰ３及びＮ型トランジスタＮ１が共にＯＦＦしても、電流遮断トランジスタＰ４がＯＮしているので、高電圧源ＶＤＤ３と第３のノードＷ３とがトランジスタ（抵抗）Ｐ５を介して接続され、第４のノードＷ４が高電圧源ＶＤＤ３の高電圧にプルアップされる。従って、ＯＮ状態にあるＰ型トランジスタＰ１を介して第１のノードＷ１も高電圧源ＶＤＤ３の高電圧にプルアップされ、第１のノードＷ１がハイインピーダンス状態となることが防止される。

次に、入力信号がＬ（ＶＳＳ）レベルからＨ（ＶＤＤ）レベルに変化した場合には、Ｎ型トランジスタＮ１がＯＮする。しかし、電流遮断トランジスタＰ３がＯＦＦしているので、高電圧源ＶＤＤ３からＰ型トランジスタＰ１及びＮ型トランジスタＮ１を経る貫通電流が流れることはない。

この入力信号の変化直後に流れる電流の様子を図３に示す。同図において、入力信号が変化した直後では、Ｎ型トランジスタＮ２がＯＦＦするために、第２のノードＷ２からは、Ｐ型トランジスタＰ１のゲート容量Ｃｇｐ１をチャージする電流−Ｉｇｐ１と、インバータＩｎｖ１のゲート容量Ｃｇｉｎｖをチャージする電流−Ｉｇｉｎｖとが流れ出し、第２のノードＷ２には、高電圧源ＶＤＤ３から電流遮断トランジスタＰ４及びＰ型トランジスタＰ２を経て電流Ｉｄｐが流れ込む。従って、
Ｉｇｉｎｖ＋Ｉｇｐ１＝Ｉｄｐ
が成立する。遅延時間を短縮するためには、電流Ｉｄｐを大きくし、電流Ｉｇｐ１及び電流ｌｇｉｎｖを小さく設定するのが望ましい。即ち、電流遮断トランジスタＰ４及びＰ型トランジスタＰ２のサイズを大きくし、次段のインバータＩＮＶ１のゲート容量を小さくすることが有効である。

以上のことから、２個のＰ型トランジスタＰ１、Ｐ２は、第２のノードＷ２の電位の上昇時間と下降時間とを一致させるための最適な値が存在する。また、電流遮断トランジスタＰ３、Ｐ４のサイズは、これ等Ｐ型トランジスタＰ１、Ｐ２のサイズよりも大きい方が、より一層遅延時間を短縮できる。

本関連技術では、第３及び第４のノードＷ３、Ｗ４に接続される抵抗Ｐ５を配置し、この抵抗Ｐ５により、第１及び第２のノードＷ１、Ｗ２のハイインピーダンス状態を防止するので、第１及び第２のノードＷ１、Ｗ２には従来のような小型ラッチを配置する必要がない。その結果、２個のＮ型トランジスタＮ１、Ｎ２は、各々、その駆動容量が減少するので、第２のノードＷ２の電位の上昇及び下降速度が速くなり、遅延時間が有効に短縮される。しかも、Ｎ型トランジスタＮ１、Ｎ２を小さなサイズに設計できること、及び従来の小型ラッチに代えて抵抗５を配置するだけで良いので、レイアウト面積を小さくできる効果を奏する。

本関連技術のレベルシフト回路の動作限界は、トランジスタ（抵抗）Ｐ５の抵抗値が非常に大きいとすると、
ＶＤＤ≦Ｖｔｎ
（ＶｔｎはＮ型トランジスタＮ１、Ｎ２のしきい値電圧である）となる。従って、設計マージンを大きくとることが可能である。

（変形例）
図４、図５及び図６は本関連技術の変形例を示す。

図４は、トランジスタ（抵抗）Ｐ５の配置位置の変形例を示す。前記関連技術では、一方のＰ型トランジスタ（例えばＰ４）がＯＦＦ状態の時には、他方のＯＮ状態のＰ型トランジスタＰ３はＯＮ状態にあることを利用して、このＯＮ状態のＰ型トランジスタＰ３を経て第２及び第４のノードＷ２、Ｗ４を高電圧源ＶＤＤ３の高電圧にプルアップしたが、本変形例では、ノードＷ１、Ｗ３のプルアップ用の抵抗（第１の抵抗）Ｐ５１と、ノードＷ２、Ｗ４のプルアップ用の抵抗（第２の抵抗）Ｐ５２とに分け、これ等抵抗をＰ型トランジスタで構成すると共に、高電圧源ＶＤＤ３に接続している。そして、Ｐ型トランジスタＰ３、Ｐ４が各々ＯＦＦ状態のときにＯＮするように、これ等トランジスタＰ３、Ｐ４を制御する信号を反転した信号（第２のノードＷ２の電位及びこの電位を反転した電位）を用いて前記Ｐ型トランジスタ（抵抗）Ｐ５１、Ｐ５２を制御するようにしたものである。これ等抵抗Ｐ５１、Ｐ５２の奏する機能は、前記関連技術の抵抗（トランジスタ）Ｐ５と同様であるので、その説明を省略する。

図５は、前記図４の変形例を更に変形したものである。即ち、図５のレベルシフト回路では、ノードプルアップ用の抵抗Ｐ５１、Ｐ５２を、Ｐ型トランジスタより成る抵抗Ｐ６０を介して高電圧源ＶＤＤ３に接続したものである。この変形例の機能は前記図４の変形例と同様である。

図６は、内部低電圧電源のシャットダウン時に出力論理を固定できる機能を持つレベルシフト回路を示す。図６のレベルシフト回路は、図１に示したレベルシフト回路を基礎として、更に、低電圧電源のシャットダウン指令信号を受ける入力端子ＳＤと、Ｐ型トランジスタＰ６５と、Ｎ型トランジスタＮ６６とが設けられている。前記Ｐ型トランジスタＰ６５は、高電圧源ＶＤＤ３と第２のノードＷ２とに接続され、ゲートには前記入力端子ＳＤに入力されたシャットダウン指令信号（Ｌレベル）が入力される。また、前記Ｎ型トランジスタＮ６６は、ドレインがＮ型トランジスタＮ１、Ｎ２のソースに接続され、ソースが接地され、ゲートには前記入力端子ＳＤのシャットダウン指令信号が入力される。

従って、本変形例では、低電圧電源のシャットダウン指令時には、Ｎ型トランジスタ６６をＯＦＦさせて、第２のノードＷ２と接地との接続を遮断すると共に、Ｐ型トランジスタＰ６５をＯＮさせて、第２のノードＷ２を強制的に高電圧源ＶＤＤ３に接続し、出力端子ＯＵＴの論理をＨ（ＶＤＤ３）レベルに固定することができる。

（本発明の実施の形態）
以下、本発明の実施の形態のレベルシフト回路を図７を参照しながら説明する。

図７は、本実施の形態のレベルシフト回路の全体構成を示す。本実施の形態は、前記関連技術のレベルシフト回路と比べると、レベル変換に、ゲートを相手方のドレインに接続する２個のトランジスタより成るラッチ構造を採用しない点に特徴を持つ。以下、詳述する。

図７において、ＩＮは入力端子、ＩＮＶ０は前記入力端子ＩＮに入力される信号を反転するインバータであって、低電圧源（第１の電圧源）（ＶＤＤ）で動作する。図７のレベルシフト回路において、前記インバータＩＮＶ０以外の素子は全て高電圧源（第２の電圧源）ＶＤＤ３で動作する。

また、図７において、Ｎ１、Ｎ２は相互に相補信号を受ける１対のＮ型トランジスタであって、一方のＮ型トランジスタ（第１のトランジスタ）Ｎ１はゲートに前記入力端子ＩＮの信号をうけ、他方のＮ型トランジスタ（第２のトランジスタ）Ｎ２はゲートに前記インバータＩＮＶ０からの反転信号を受ける。これ等Ｎ型トランジスタＮ１、Ｎ２のソースは接地され、ドレインは各々第１及び第２のノードＷ１、Ｗ２に接続される。従って、何れか一方のＮ型トランジスタＮ１又はＮ２のＯＮ時には、第１又は第２のノードＷ１、Ｗ２を接地して、第１又は第２ノードＷ１、Ｗ２の電位をＬ（０ｖ）レベルに低下させる。

また、Ｂはプリチャージ回路であって、１対のＰ型トランジスタＰ３、Ｐ４で構成される供給回路４０と、１対のＮ型トランジスタＮ３、Ｎ４で構成される断続回路５０と、抵抗として動作するＰ型トランジスタＰ５とを備える。一方のＰ型トランジスタ（第１のＰ型トランジスタ）Ｐ３は、ソースが高電圧源ＶＤＤ３に接続され、ドレインが第１のノードＷ１に接続される。他方のＰ型トランジスタ（第２のＰ型トランジスタ）Ｐ４は、ソースが前記高電圧源ＶＤＤ３に接続され、ドレインが第２のノードＷ２に接続される。何れか一方のＰ型トランジスタＰ３又はＰ４のＯＮ時に、高電圧源ＶＤＤ３を第１又は第２のノードＷ１、Ｗ２に接続して、第１又は第２のノードＷ１、Ｗ２の電位を高電圧源ＶＤＤ３の高電圧にプリチャージする。

また、前記プリチャージ回路Ｂにおいて、一方のＮ型トランジスタ（第３のＮ型トランジスタ）Ｎ３は、同図では第１のノードＷ１とＮ型トランジスタＮ１との間に配置され、他方のＮ型トランジスタ（第４のＮ型トランジスタ）Ｎ４は第２のノードＷ２とＮ型トランジスタＮ２との間に配置される。これ等Ｎ型トランジスタＮ３、Ｎ４は、前記Ｐ型トランジスタＰ３、Ｐ４によるプリチャージ時に、対応する第１又は第２のノードＷ１、Ｗ２が各々Ｎ型トランジスタＮ１、Ｎ２を経て接地に接続されることを防止する。更に、Ｐ型トランジスタＰ５は、前記２個のＰ型トランジスタＰ３、Ｐ４のドレイン（第１及び第２のノードＷ１、Ｗ２）に接続される。このＰ型トランジスタＰ５は、前記関連技術と同様に、高電圧源ＶＤＤ３を第１又は第２のノードＷ１、Ｗ２に接続して、第１及び第２のノードＷ１、Ｗ２がハイインピーダンス状態にならないようにするために配置される。

更に、Ａは制御回路であって、前記第１又は第２のノードＷ１、Ｗ２がＬ（０ｖ）レベルに低下したことを検出すると共に、この検出後に第１又は第２のノードＷ１、Ｗ２をＨ（ＶＤＤ３）レベルにプリチャージする機能を持つ。この制御回路Ａの内部構成を図８に示す。

図８の制御回路Ａは、フリップフロップ回路ＦＦと、２個のインバータＩＮＶ１、ＩＮＶ２を持つプリチャージ制御回路７０とを有する。前記フリップフロップ回路（レベル検出回路）ＦＦは、第１及び第２の２入力型ＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２を持つ。第１のＮＡＮＤ回路Ｎａｎｄ１は、第１のノードＷ１の電位と、第２のＮＡＮＤ回路Ｎａｎｄ２の出力信号とを受け、第２のＮＡＮＤ回路Ｎａｎｄ２は、第２のノードＷ２の電位と、第１のＮＡＮＤ回路Ｎａｎｄ１の出力信号とを受ける。これ等第１及び第２のＮａｎｄ回路の出力がフリップフロップ回路ＦＦの出力となる。従って、第１のノードＷ１がＬ（０ｖ）レベルになった際には、第１のＮＡＮＤ回路Ｎａｎｄ１の出力はＨ（ＶＤＤ３）レベル、第２のＮＡＮＤ回路Ｎａｎｄ２の出力はＬ（０ｖ）レベルとなり、一方、第２のノードＷ２がＬ（０ｖ）レベルになった際には、第２のＮＡＮＤ回路Ｎａｎｄ２の出力がＨ（ＶＤＤ３）レベル、第１のＮＡＮＤ回路Ｎａｎｄ１の出力はＬ（０ｖ）レベルとなる。

前記制御回路Ａのプリチャージ制御回路７０は、前記プリチャージ回路Ｂのプリチャージ動作を制御するものであって、一方のインバータＩＮＶ１は、前記フリップフロップ回路ＦＦの第１のＮＡＮＤ回路Ｎａｎｄ１の出力を受けて反転し、この反転信号を前記プリチャージ回路ＢのＰ型及びＮ型トランジスタＰ３、Ｎ３のゲートに出力する。他方のインバータＩＮＶ２は、前記フリップフロップ回路ＦＦの第２のＮＡＮＤ回路Ｎａｎｄ２の出力を受けて反転し、この反転信号を前記プリチャージ回路ＢのＰ型及びＮ型トランジスタＰ４、Ｎ４のゲートに出力する。

次に、本実施の形態のレベルシフト回路の動作を説明する。

定常時、第１及び第２のノードＷ１、Ｗ２の電位は共にＨ（ＶＤＤ３）レベルにある。入力信号がＨ（ＶＤＤ３）レベルの場合には、Ｎ型トランジスタＮ１、Ｎ２は各々ＯＮ、ＯＦＦし、フリップフロップ回路ＦＦの２つの出力（第１及び第２のＮＡＮＤ回路Ｎａｎｄ１の出力）はＨ（ＶＤＤ３）レベル、Ｌ（０ｖ）レベルにあって、その論理を保持している。この時、Ｎ型トランジスタＮ３、Ｎ４は各々ＯＦＦ、ＯＮし、Ｐ型トランジスタＰ３、Ｐ４は各々ＯＮ，ＯＦＦしている。Ｎ型トランジスタＮ１、Ｎ３相互、及びＮ型トランジスタＮ２、Ｎ４相互は、共に相補的な論理である。

前記の状態において、例えば入力信号Ｈ（ＶＤＤ）レベルからＬ（０ｖ）レベルに変化した場合には、Ｎ型トランジスタＮ２がＯＮする。この時、プリチャージ回路Ｂでは、Ｎ型トランジスタＮ４はＯＮ状態にあるが、Ｐ型トランジスタＰ４がＯＦＦ状態にあるので、高電圧源ＶＤＤ３からこれ等３個のトランジスタＰ４、Ｎ４，Ｎ２を経て接地に貫通電流が流れることはない。この場合には、図９に示すような電流が流れる。即ち、入力信号が変化した直後では、Ｎ型トランジスタＮ２がＯＮするので、第２のノードＷ２からは、Ｎ型トランジスタＮ４、Ｎ２を経て接地に流れる電流Ｉｄｎが流れ出し、第２のノードＷ２には、フリップフロップ回路ＦＦ内の第２のＮＡＮＤ回路Ｎａｎｄ２のゲート容量Ｃｇｎａｎｄ２をディスチャージする電流Ｉｇｎａｎｄ２と、Ｐ型トランジスタＰ３、Ｐ５を経る電流Ｉｄｐとが流れ込む。従って、
Ｉｇｎａｎｄ２＝Ｉｄｎ−Ｉｄｐ
が成立する。ここで、貫通電流Ｉｄｐが流れない、つまりＰ型トランジスタ（抵抗）Ｐ５の抵抗値が十分に大きいとすると、貫通電流Ｉｄｐは無視できる。従って、第２のノードＷ２の電位を早く下げて遅延時間を短縮するためには、前記電流Ｉｄｎを大きくし、電流Ｉｇｎａｎｄ２を小さく設定すると良い。具体的には、フリップフロップ回路ＦＦのＮＡＮＤ回路Ｎａｎｄ２のゲート容量Ｃｇｎａｎｄ２を小さく設定することが有効である。また、電流Ｉｄｐは２個のトランジスタＰ３、Ｐ５の経て流れる電流であるので、この電流値を小さく抑えることは容易である。

その後、第２のノードＷ２の電位の低下が進行して、フリップフロップ回路ＦＦの論理が逆転し、ＮＡＮＤ回路Ｎａｎｄ２の出力がＨ（ＶＤＤ３）レベルに、ＮＡＮＤ回路Ｎａｎｄ１の出力がＬ（０ｖ）レベルに反転すると、Ｎ型トランジスタＮ４がＯＦＦすると共にＰ型トランジスタＰ４がＯＮするので、第２のノードＷ２は高電圧源ＶＤＤ３によりＨ（ＶＤＤ３）レベルまでプリチャージされる。このプリチャージ動作はＰ型トランジスタＰ４により行われるので、高速である。一方、Ｐ型トランジスタＰ３がＯＦＦして高電圧源ＶＤＤ３から第１のノードＷ１へのプリチャージを停止すると共に、Ｎ型トランジスタＮ３がＯＮして第１のノードＷ１をＯＦＦ状態のＮ型トランジスタＮ１に接続して、次の入力信号の変化待ち状態となる。この状態では、高電圧源ＶＤＤ３の高電圧がＯＮ状態のＰ型トランジスタＰ４、抵抗Ｐ５を経て第１のノードＷ１に印可されるので、第１のノードＷ１の電位はＨ（ＶＤＤ３）レベルとなり、Ｐ型トランジスタＰ３及びＮ型トランジスタＮ１のＯＦＦに伴う第１のノードＷ１のハイインピーダンス状態が防止される。

入力信号がＬ（０ｖ）レベルからＨ（ＶＤＤ）レベルに変化した場合の動作も、既述の動作と同様であるので、その説明を省略する。

ここに、フリップフロップ回路ＦＦの２個のＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２のスイッチングレベルは高く設定される。従って、Ｎ型トランジスタＮ１、Ｎ２のＯＮ時には、対応する第１又は第２のノードＷ１、Ｗ２の電位をＨ（ＶＤＤ３）レベルからＬ（０ｖ）レベルにフルスイングする必要がないので、フルスイングする必要がある従来のレベルシフト回路と比べて、より一層高速で低消費電力な動作が可能である。

また、Ｎ型トランジスタＮ１、Ｎ２は、各々、フリップフロップ回路ＦＦの対応するＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２のゲート容量のみを駆動するだけで良いので、これ等トランジスタＮ１、Ｎ２を小さなサイズに抑えることが可能である。従って、レイアウト面積を小さく抑えることが可能である。

本実施の形態のレベルシフト回路の動作限界は、Ｐ型トランジスタ（抵抗）Ｐ５の抵抗値が非常に大きいとすると、
ＶＤＤ≧Ｖｔｎ
であるので、設計マージンを大きくとることが可能である。

（第１の変形例）
図１０及び図１１は前記実施の形態の第１の変形例を示す。図１０のレベルシフト回路では、制御回路Ａを少ない個数のトランジスタで構成したものである。即ち、前記図８のレベルシフト回路と比較して判るように、２個のインバータＩＮＶ１、ＩＮＶ２を省略して、ＮＡＮＤ回路Ｎａｎｄ２の出力でもって一方のＰ型及びＮ型トランジスタＰ３、Ｎ３を制御し、ＮＡＮＤ回路Ｎａｎｄ１の出力でもって他方のＰ型及びＮ型トランジスタＰ４、Ｎ４を制御したものである。従って、図１０のレベルシフト回路は、少ないトランジスタの個数で図８のレベルシフト回路と同一の動作を行うことができる。

また、図１１のレベルシフト回路では、フリップフロップ回路を２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２で構成すると共に、これ等ＮＯＲ回路の前段に各々インバータＩＮＶ１０、ＩＮＶ１１を配置したものである。また、図１０のレベルシフト回路と同様に、プリチャージ制御回路７０の２個のインバータＩＮＶ１、ＩＮＶ２を省略している。従って、図１１のレベルシフト回路では、図８のレベルシフト回路と同一の動作が行われると共に、２個のインバータＩＮＶ１０、ＩＮＶ１１の存在により、２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２の駆動容量が減少して、フリップフロップ回路の動作速度が高くなる。

（第２の変形例）
図１２〜図１６は、前記実施の形態の第２の変形例を示す。図１２のレベルシフト回路では、低電圧源ＶＤＤがシャットダウンされた場合に、フリップフロップ回路の論理をそのシャットダウン前の論理に固定する機能が付加される。具体的には、端子ＳＤにシャットダウン指令信号（Ｈ（ＶＤＤ３）レベル）を受けた際には、２個のＮＯＲ回路Ｎｏｒ３、Ｎｏｒ４により、プリチャージ回路Ｂを動作させて第１及び第２のノードＷ１、Ｗ２を共にＨ（ＶＤＤ３）レベルに固定して、フリップフロップ回路の２個のＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２の出力を固定するものである。

図１３のレベルシフト回路も同様に、低電圧源ＶＤＤがシャットダウンされた場合に、フリップフロップ回路の論理をそのシャットダウン前の論理に固定する機能が付加される。図１２のレベルシフト回路と相違する点は、フリップフロップ回路が２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２で構成される点と、端子ＳＤにシャットダウン指令信号（Ｈ（ＶＤＤ３）レベル）を受けた際には、２個のＮＯＲ回路Ｎｏｒ５、Ｎｏｒ６により、第１及び第２のノードＷ１、Ｗ２のレベルに拘わらず、前記フリップフロップ回路の２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２の出力を低電圧源のシャットダウン前の論理に固定するようにしたものである。更に、図１３のレベルシフト回路では、シャットダウン指令信号（Ｈ（ＶＤＤ３）レベル）により、Ｐ型トランジスタ（抵抗）Ｐ５がＯＦＦ制御される。これは、例えばＰ型トランジスタＰ３及びＮ型トランジスタＮ４、Ｎ２がＯＮの状況でこれ等トランジスタとＰ型トランジスタＰ５とを経た貫通電流が流れることを防止するためである。

図１４のレベルシフト回路では、低電圧源ＶＤＤのシャットダウン時には、フリップフロップ回路の論理を強制的に、ＮＡＮＤ回路Ｎａｎｄ１ではＬ（０ｖ）レベルに、ＮＡＮＤ回路Ｎａｎｄ２ではＨ（ＶＤＤ３）レベルに固定するものである。即ち、図１４のレベルシフト回路は、図１２のレベルシフト回路に更にインバータＩＮＶ１２を付加し、端子ＳＤに入力されたシャットダウン信号（Ｈ（ＶＤＤ３）レベル）をこのインバータＩＮＶ１２で反転し、この反転信号をフリップフロップ回路のＮＡＮＤ回路Ｎａｎｄ２に入力して、ＮＡＮＤ回路Ｎａｎｄ２の出力をＨ（ＶＤＤ３）レベルに固定するものである。前記シャットダウン信号はＮＯＲ回路Ｎｏｒ３、Ｎｏｒ４を介してＰ型トランジスタＰ３及びＮ型トランジスタＮ３並びにＰ型トランジスタＰ４及びＮ型トランジスタＮ４に与えられ、第１及び第２のノードＷ１、Ｗ２の電位はＨ（ＶＤＤ３）レベルに固定される。

図１５のレベルシフト回路は、図１４のレベルシフト回路のフリップフロップ回路を２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２及び２個のインバータＩＮＶ１０、ＩＮＶ１１により構成し、更にインバータＩＮＶ１２を省略してシャットダウン信号を直接ＮＯＲ回路Ｎｏｒ２に入力した構成を持つ。本レベルシフト回路も図１４のレベルシフト回路と同様の機能を持つ。

図１６のレベルシフト回路は、前記図１４及び図１５のレベルシフト回路と同一の機能を他の構成で奏するよう構成したものである。即ち、フリップフロップ回路を構成する２個のＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２の前段に、各々、インバータＩＮＶ１２及びＮＯＲ回路Ｎｏｒ５、インバータＩＮＶ１３及びＩＮＶ１４を配置し、前記ＮＯＲ回路Ｎｏｒ５に端子ＳＤからのシャットダウン信号を入力したものである。

（第３の変形例）
図１７及び図１８は前記実施の形態の第３の変形例を示す。これ等は低電圧源ＶＤＤのシャットダウン時にレベルシフト回路の出力論理を任意に切換え可能とする機能を持つ。図１７のレベルシフト回路では、図１６の構成を基本として、図１６のレベルシフト回路のインバータＩＮＶ１４に代えてＮＡＮＤ回路Ｎａｎｄ３を配置すると共に、他のＮＡＮＤ回路Ｎａｎｄ４を配置し、更に優先信号を受ける端子ＰＲを設けている。前記ＮＡＮＤ回路Ｎａｎｄ４は、端子ＳＤからのシャットダウン信号（Ｈ（ＶＤＤ３）レベル）と、端子ＰＲからの優先信号とを受け、その出力は前記ＮＡＮＤ回路Ｎａｎｄ３に入力される。

従って、図１７のレベルシフト回路では、シャットダウン信号の入力時に、端子ＰＲへの優先信号をＨ（ＶＤＤ３）レベルとＬ（０ｖ）レベルとに変更することにより、ＮＡＮＤ回路Ｎａｎｄ３の出力をＨレベルとＬレベルとに切換えて、フリップフロップ回路のＮＡＮＤ回路Ｎａｎｄ２の論理をＨ（ＶＤＤ３）レベルとＬ（０ｖ）レベルとに切換え可能としている。尚、本レベルシフト回路では、フリップフロップ回路の他のＮＡＮＤ回路Ｎａｎｄ１は、常にＨ（ＶＤＤ３）レベルに固定される。

図１８のレベルシフト回路では、図１７のレベルシフト回路を改良し、フリップフロップ回路の他のＮＡＮＤ回路Ｎａｎｄ１をも優先信号に応じてＨ（ＶＤＤ３）レベルとＬ（０ｖ）レベルとに切換え可能としたものである。具体的には、インバータＩＮＶ１５と、２個のＮＡＮＤ回路Ｎａｎｄ５、Ｎａｎｄ６とが別途配置される。一方のＮＡＮＤ回路Ｎａｎｄ５には、端子ＰＲからの優先信号が前記インバータＩＮＶ１５を介して入力されると共に、端子ＳＤからのシャットダウン信号（Ｈ（ＶＤＤ３）レベル）が入力される。このＮＡＮＤ回路Ｎａｎｄ５の出力は他のＮＡＮＤ回路Ｎａｎｄ６に入力される。

従って、このレベルシフト回路では、端子ＰＲの優先信号をＨ（ＶＤＤ３）レベルとＬ（０ｖ）レベルとに変更することにより、ＮＡＮＤ回路Ｎａｎｄ５、Ｎａｎｄ６の出力論理を切換えて、フリップフロップ回路のＮＡＮＤ回路Ｎａｎｄ１の出力論理をもＨ（ＶＤＤ３）レベルとＬ（０ｖ）レベルとに切換え可能とすることができる。

（第４の変形例）
図１９〜図２１は前記実施の形態の第４の変形例を示す。これ等はエッジトリガー形式のレベルシフト回路である。

図１９のレベルシフト回路では、クロック信号ＣＬＫと第１のノードＷ１の電位を受ける第１のフリップフロップ回路ＦＦ１と、前記クロック信号ＣＬＫと第２のノードＷ２の電位を受ける第２のフリップフロップ回路ＦＦ２と、これ等フリップフロップ回路ＦＦ１、ＦＦ２の出力を受ける第３のフリップフロップ回路ＦＦ３とを備える。

図１９のレベルシフト回路では、クロック信号ＣＬＫがＬレベルの時、第１及び第２のフリップフロップ回路ＦＦ１、ＦＦ２はリセット状態にあって、プリチャージ回路Ｂは、ＮＡＮＤ回路Ｎａｎｄ７及びインバータＩＮＶ１５により、第１及び第２のノードＷ１、Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャージしている。また、第３のフリップフロップ回路ＦＦ３はレベルの保持状態にある。その後、クロック信号がＨレベルに遷移すると、前記ＮＡＮＤ回路Ｎａｎｄ７及びインバータＩＮＶ１５により、２個のＰ型トランジスタＰ３、Ｐ４がＯＦＦして前記プリチャージが停止すると共に、２個のＮ型トランジスタＮ３、Ｎ４がＯＮして、端子ＩＮの入力信号のレベルに応じて第１又は第２のノードＷ１、Ｗ２がＬ（０ｖ）レベルに低下し、これが第１又は第２のフリップフロップ回路ＦＦ１、ＦＦ２に取り込まれ、フリップフロップ回路ＦＦ３の論理がセットされる。この取り込みが完了すると、前記ＮＡＮＤ回路Ｎａｎｄ７及びインバータＩＮＶ１５により、前記プリチャージ回路Ｂが再び第１及び第２のノードＷ１、Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャージする。

図２０は、図１９のレベルシフト回路を改良したものであり、図１９のレベルシフト回路の２個のＮ型トランジスタＮ３、Ｎ４を１個のＮ型トランジスタＮ５で共用したものである。

図２１のレベルシフト回路は、前記図２０のレベルシフト回路の一部を変更したものである。即ち、第１及び第２のノードＷ１、Ｗ２とＮ型トランジスタＮ３、Ｎ４との間に他のＮ型トランジスタＮ７、Ｎ８を配置し、これ等Ｎ型トランジスタをクロック信号ＣＬＫにより制御することにより、クロック信号ＣＬＫのＨレベルへの立上り時には、これ等Ｎ型トランジスタＮ７、Ｎ８をＯＮさせて、端子ＩＮの入力信号に応じて第１又は第２のノードＷ１、Ｗ２の論理レベルを変化させるものである。

（第５の変形例）
図２２及び図２３は、図２１のエッジトリガー形式のレベルシフト回路に更にテストモード機能を付加したレベルシフト回路を示す。

図２２のレベルシフト回路は、テスト時には、端子ＮＴに入力されるテストモード信号（Ｌレベル）により、２個のＮ型トランジスタＮ１０、Ｎ１１をＯＦＦして、通常時の入力信号（入力端子ＩＮの入力信号）に応じて動作する２個のＮ型トランジスタＮ１、Ｎ２をＰ型トランジスタＰ３、Ｐ４から切り離すと共に、前記テストモード信号をインバータＩＮＶ１６で反転した信号により、テストモード用の２個のＮ型トランジスタＮ１２、Ｎ１３をＯＮして、端子ＩＮＴに入力されるテスト用信号及びそのインバータＩＮＶ１７による反転信号に応じて動作する２個のＮ型トランジスタＮ１４、Ｎ１５を前記Ｐ型トランジスタＰ３、Ｐ４に接続して、テストモード時には、端子ＩＮＴのテスト信号により第１及び第２のノードＷ１、Ｗ２の論理レベルを変化させるようにしたものである。

図２３のレベルシフト回路は、図２２のレベルシフト回路を改良したものである。即ち、通常用の２個のＮ型トランジスタＮ１、Ｎ２を接地するＮ型トランジスタＮ５と同様に、テストモード用の２個のＮ型トランジスタＮ１４、Ｎ１５を接地するＮ型トランジスタＮ１６を設け、端子ＮＴに入力されるテストモード信号（Ｌレベル）により、ＮＡＮＤ回路Ｎａｎｄ８及びＮＯＲ回路Ｎｏｒ６の出力を制御して、通常時には通常時用のＮ型トランジスタＮ５をプリチャージ制御回路７０のＮＡＮＤ回路Ｎａｎｄ８の出力に応じてＯＮ、ＯＦＦ制御する一方、テストモード時にはテストモード時用のＮ型トランジスタＮ１６をプリチャージ制御回路７０のＮＯＲ回路Ｎｏｒ６の出力に応じてＯＮ、ＯＦＦ制御するようにしたものである。

（第６の変形例）
図２４及び図２５は前記実施の形態の第６の変形例を示す。

図２４のレベルシフト回路は、図２０のエッジトリガー形式のレベルシフト回路に更にリセット機能を付加したものである。

即ち、図２４のレベルシフト回路では、リセット端子Ｒに入力されるリセット信号をインバータＩＮＶ１８を介してフリップフロップ回路ＦＦ３の一方のＮＯＲ回路Ｎｏｒ７に入力して、出力論理を固定すると共に、前記リセット信号をＮＡＮＤ回路Ｎａｎｄ９に出力して、プリチャージ回路Ｂにより第１及び第２のノードＷ１、Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャージするように構成したものである。

また、図２５のレベルシフト回路は、図２４のレベルシフト回路に更にセット機能を付加したものである。即ち、図２５のレベルシフト回路では、セット端子Ｓに入力されるセット信号をインバータＩＮＶ１９を介してフリップフロップ回路ＦＦの他方のＮＯＲ回路Ｎｏｒ８に入力して、出力論理を固定すると共に、前記セット信号を前記ＮＡＮＤ回路Ｎａｎｄ９に出力して、プリチャージ回路Ｂにより第１及び第２のノードＷ１、Ｗ２を高電圧源ＶＤＤ３の高電圧にプリチャージするように構成したものである。

（第７の変形例）
図２６は前記実施の形態の第７の変形例を示す。同図のレベルシフト回路は、トライステートのレベルシフト回路を構成する。

即ち、図２６のレベルシフト回路は、出力端子ＯＵＴ１、ＯＵＴ２のレベルの組み合わせとして、「Ｈ，Ｌ」、「Ｌ，Ｈ」に加えて「Ｈ，Ｈ」の状態を作成する。具体的には、一対のＮ型トランジスタＮ１、Ｎ２に対応して更に１個のＮ型トランジスタＮ１７を設け、一対のＰ型トランジスタＰ３、Ｐ４に対応して更に１個のＰ型トランジスタＰ６を設け、更に一対のＮ型トランジスタＮ３、Ｎ４に対応して更に１個のＮ型トランジスタＮ１８を設ける。更に、Ｐ型トランジスタ（抵抗）Ｐ５に対応してＰ型トランジスタ（抵抗）Ｐ７を設ける。

そして、通常時には、端子Ｃの入力信号をＬ（０ｖ）レベルとした状態にして、Ｎ型トランジスタＮ１８をＯＦＦさせ、ノードＷ３をプリチャージ状態に保持する。この状態で、端子ＩＮの入力信号及びその反転信号により、ＮＡＮＤ回路Ｎａｎｄ１０、Ｎａｎｄ１１を通じて１対のＮ型トランジスタＮ１、Ｎ２をＯＮ又はＯＦＦさせて、制御回路３０により一対の出力端子ＯＵＴ１、ＯＵＴ２の論理レベルを「Ｈ，Ｌ」又は「Ｌ，Ｈ」にする。一方、出力端子ＯＵＴ１、ＯＵＴ２の論理レベルを「Ｈ，Ｈ」に制御する場合には、端子Ｃの入力信号をＨ（ＶＤＤ）レベルにする。これにより、Ｎ型トランジスタＮ１７をＯＮさせて、ノードＷ３をＬ（０ｖ）レベルにし、このノードＷ３の電位低下に応じて制御回路３０により一対の出力端子ＯＵＴ１、ＯＵＴ２の論理レベルを「Ｈ，Ｈ」に制御するようにしている。尚、図中Ｎａｎｄ１２は、ノードＷ１、Ｗ２、Ｗ３のプリチャージを制御するプリチャージ制御回路７０を構成する。

（第８の変形例）
図２７ないし図２９は前記実施の形態の第８の変形例を示す。

これ等のレベルシフト回路は、図８に示したレベルシフト回路において一対のＮ型トランジスタＮ１、Ｎ２に入力される相補の信号の生成回路を改良したものである。即ち、図８のレベルシフト回路では、制御回路Ａの遅延時間が短くて、入力信号の変化時からフリップフロップ回路ＦＦのセット及び高電圧ＶＤＤ３へのプリチャージまでの一連の変化に必要な遅延時間が、低電圧ＶＤＤ側のインバータＩＮＶ０の遅延時間よりも短い場合には、プリチャージすべき第１又は第２のノードＷ１、Ｗ２を誤ってディスチャージすることが考えられる。即ち、図３１に示すように、一対のＮ型トランジスタＮ１、Ｎ２への入力信号波形が共に同時にＨレベルである状態が長くて制御回路Ａの遅延時間が短い場合には、第１及び第２のノードＷ１、Ｗ２が交互にディスチャージ及びプリチャージされて、出力端子には誤ってパルス状の出力波形が出力されることが考えられる。特に、入力信号がＨレベルからＬレベルに遷移する場合に、入力系が高耐圧トランジスタで構成され、出力系が低耐圧トランジスタで構成され、遅延時間が高耐圧系の方が低耐圧系よりも非常に長い場合に誤動作が生じると考えられる。本変形例はこの誤動作を防止するように、一対のＮ型トランジスタＮ１、Ｎ２への相補信号の一方がＬレベルに遷移した後でなければ相補信号の他方をＨレベルにしないようにして、この相補信号の一方及び他方が同時にＨレベルにならないように構成したものである。

図２７のレベルシフト回路では、図８のインバータＩＮＶ０に代えて、インバータＩＮＶ２７と、２個のインバータＩＮＶ２８、ＩＮＶ２９より成る遅延回路と、このインバータＩＮＶ２９の出力と最初段のインバータＩＮＶ２７の出力とを受けるＮＯＲ回路Ｎｏｒ２７とにより、相補の入力信号を生成している。

また、図２８のレベルシフト回路では、２個のインバータＩＮＶ３０、ＩＮＶ３１と、フリップフロップ回路ＦＦ４とにより、相補の入力信号を生成している。

更に、図２９のレベルシフト回路では、２個のシュミット回路ＳｃｈＡ、ＳｃｈＢと、インバータＩＮＶ３２と、フリップフロップ回路ＦＦ４とにより、相補の入力信号を生成し、図３０に示すように、前記一方のシュミット回路ＳｃｈＡのスイッチングレベルを低く、他方のシュミット回路ＳｃｈＢのスイッチングレベルを高く設定している。

尚、以上の説明では、低電圧の論理レベルを高電圧の論理レベルに変換するレベルシフト回路について説明したが、本発明はこれに限定されず、逆に高電圧の論理レベルを低電圧の論理レベルに変換するレベルシフト回路についても同様に適用できるのは勿論である。この場合には、第１の電圧源が高電圧源となり、第２の電圧源が低電圧源となる。

以上説明したように、本発明は、第１及び第２のノードの電位低下を検出するレベル検出回路を設け、このレベル検出回路のスイッチングレベルを高く設定して、第１及び第２のノードの電位が高電圧でフルスイングすることを待つことなく、早期にレベル変化を検出できるので、低消費電力で且つ高速に動作するレベルシフト回路等として有用である。

本願発明の関連技術のレベルシフト回路の構成を示す図である。 入力信号のＨレベルからＬレベルへの変化時における同レベルシフト回路に流れる電流の説明図である。 入力信号のＬレベルからＨレベルへの変化時における同レベルシフト回路に流れる電流の説明図である。 同関連技術のレベルシフト回路における抵抗の配置位置の変形例を示す図である。 同レベルシフト回路の他の変形例を示す図である。 同レベルシフト回路の変形例を示し、内部電源シャットダウン時の出力論理固定構成を持つレベルシフト回路を示す図である。 本発明の実施の形態のレベルシフト回路の概略構成を示す図である。 同レベルシフト回路の具体的構成を示す図である。 入力信号のＨレベルからＬレベルへの変化時における同レベルシフト回路に流れる電流の説明図である。 本発明の実施の形態の第１の変形例を示し、レベルシフト回路に備えるプリチャージ制御回路を変形した図である。 同実施の形態の第１の変形例を示し、レベルシフト回路に備えるフリップフロップ回路を変形した図である。 本発明の実施の形態の第２の変形例を示し、低電圧源のシャットダウン時に論理を固定する機能を持つレベルシフト回路の構成を示す図である。 同第２の変形例のレベルシフト回路の他の構成を示す図である。 同第２の変形例のレベルシフト回路の更に他の構成を示す図である。 同第２の変形例のレベルシフト回路の別の構成を示す図である。 同第２の変形例のレベルシフト回路の更に別の構成を示す図である。 本発明の実施の形態の第３の変形例を示し、低電圧源のシャットダウン時に所定論理を優先的に出力する機能を持つレベルシフト回路の構成を示す図である。 同第３の変形例のレベルシフト回路の他の構成を示す図である。 本発明の実施の形態の第４の変形例のエッジトリガー形式のレベルシフト回路の構成を示す図である。 同第４の変形例のエッジトリガー形式のレベルシフト回路の他の構成を示す図である。 同第４の変形例のエッジトリガー形式のレベルシフト回路の更に他の構成を示す図である。 本発明の実施の形態の第５の変形例のテストモード機能付きのエッジトリガー形式のレベルシフト回路の構成を示す図である。 同変形例のテストモード機能付きのエッジトリガー形式のレベルシフト回路の他の構成を示す図である。 本発明の実施の形態の第６の変形例のリセット機能付きのエッジトリガー形式のレベルシフト回路の構成を示す図である。 同変形例のリセット機能付きのエッジトリガー形式のレベルシフト回路にセット機能を付加した構成を示す図である。 本発明の実施の形態の第７の変形例のトライステートレベルシフト回路の構成を示す図である。 本発明の実施の形態の第８の変形例のレベルシフト回路の構成を示す図である。 同変形例のレベルシフト回路の他の構成を示す図である。 同変形例のレベルシフト回路の更に他の構成を示す図である。 同レベルシフト回路の動作を示す図である。 本発明の実施の形態のレベルシフト回路に生じ得る入力波形及び出力波形を示す図である。 従来のレベルシフト回路の構成を示す図である。 同レベルシフト回路の動作時に流れる電流を説明する図である。 従来の他のレベルシフト回路の構成を示す図である。

符号の説明

ＩＮ 入力端子
ＶＤＤ 低電圧源（第１の電圧源）
ＶＤＤ３ 高電圧源（第２の電圧源）
Ｎ１ Ｎ型トランジスタ（第１のＮ型トランジスタ）
Ｎ２ Ｎ型トランジスタ（第２のＮ型トランジスタ）
Ｐ１ Ｐ型トランジスタ（第１のＰ型トランジスタ）
Ｐ２ Ｐ型トランジスタ（第２のＰ型トランジスタ）
Ｐ３ Ｐ型トランジスタ
（第３のＰ型トランジスタ、電流遮断部）
Ｐ４ Ｐ型トランジスタ
（第４のＰ型トランジスタ、電流遮断部）
Ｐ５ Ｐ型トランジスタ（抵抗）
Ｐ５１ Ｐ型トランジスタ（第１の抵抗）
Ｐ５２ Ｐ型トランジスタ（第２の抵抗）
INV0、INV1、INV2 インバータ
Ｗ１ 第１のノード
Ｗ２ 第２のノード
Ｗ３ 第３のノード
Ｗ４ 第４のノード
Ａ 制御回路
Ｂ プリチャージ回路
ＦＦ フリップフロップ回路（レベル検出回路）
Nand1、Nand2 ＮＡＮＤ回路
４０ 供給回路
５０ 断続回路
７０ プリチャージ制御回路
Ｐ３ Ｐ型トランジスタ（第１のＰ型トランジスタ）
Ｐ４ Ｐ型トランジスタ（第２のＰ型トランジスタ）
Ｎ３ Ｎ型トランジスタ（第３のＮ型トランジスタ）
Ｎ４ Ｎ型トランジスタ（第４のＮ型トランジスタ）
ＳＤ シャットダウン端子
ＣＬＫ クロック端子
ＮＴ テストモード端子
ＩＮＴ テスト端子
Ｒ リセット端子
Ｓ セット端子
Ｃ 制御端子
３０ 制御回路

Claims (20)

1. 第１の電圧源を電源とする相補の信号が入力され、
   前記相補の信号に応じて動作し、
   第２の電圧源を電源とする信号を出力信号とするレベルシフト回路であって、
   一端が接地され、他端が第１及び第２のノードに各々接続され、ゲートに前記相補の信号が入力される第１及び第２のトランジスタと、
   前記第１及び第２のノードを第２の電圧源の電位にプリチャージするプリチャージ回路と、
   前記第１及び第２のノードの電位低下を検出するレベル検出回路とを備え、
   前記レベル検出回路は前記出力信号を出力する
   ことを特徴とするレベルシフト回路。
2. 前記レベル検出回路は、
   前記第１及び第２のノードに接続されるフリップフロップ回路により構成される
   ことを特徴とする請求項１記載のレベルシフト回路。
3. 前記レベル検出回路は、
   第１及び第２のノードの電位低下時にその電位低下を早く検出するようにスイッチングレベルが高く設定される
   ことを特徴とする請求項１又は２記載のレベルシフト回路。
4. 前記レベル検出回路は、
   前記第１及び第２のノードに接続されたゲートの容量が、第１及び第２のノードの電位低下時にこの電位低下が早く行われるように、小さく設定される
   ことを特徴とする請求項１又は２記載のレベルシフト回路。
5. 前記プリチャージ回路は、
   前記第２の電圧源を前記第１及び第２のノードに接続する供給回路と、
   前記第１のノードと接地との間、並びに前記第２のノードと接地との間を遮断及び接続する断続回路とを備える
   ことを特徴とする請求項１又は２記載のレベルシフト回路。
6. 前記供給回路は、
   前記第２の電圧源と前記第１のノードとの間に配置された第１のＰ型トランジスタと、
   前記第２の電圧源と前記第２のノードとの間に配置された第２のＰ型トランジスタとを備え、
   前記遮断回路は、
   前記第１のノードと前記接地との間に配置された第３のＮ型トランジスタと、前記第２のノードと前記接地との間に配置された第４のＮ型トランジスタとを備える
   ことを特徴とする請求項５記載のレベルシフト回路。
7. 前記レベルシフト回路はさらに、
   前記プリチャージ回路を制御するプリチャージ制御回路を備え、
   前記プリチャージ制御回路は、
   前記相補の信号が変化しない定常時には、
   ＯＦＦ動作している一方の第１又は第２のトランジスタに接続される一方の第１又は第２のノードを第２の電圧源の高電圧にプリチャージした状態で、前記第２の電圧源と前記プリチャージ状態の一方のノードとの接続を断ち、一方、
   前記相補の信号が変化したレベル変化時には、
   前記一方のノードと接地との接続を遮断すると共に前記第２の電圧源を前記一方のノードに接続して、前記一方のノードを前記第２の電圧源にプリチャージする
   ように前記プリチャージ回路を制御する
   ことを特徴とする請求項１又は５記載のレベルシフト回路。
8. 前記レベルシフト回路はさらに、
   前記プリチャージ回路を制御するプリチャージ制御回路を備え、
   前記プリチャージ制御回路は、
   前記相補の信号が変化しない定常時には、
   前記第１及び第２のＰ型トランジスタのうち、ＯＦＦ動作している前記第１または第２のトランジスタと前記第２の電圧源の間に配置された一方のＰ型トランジスタをＯＦＦすると共に、
   前記一方のＰ型トランジスタと前記接地の間に配置された一方のＮ型トランジスタをＯＮし、
   一方、
   前記相補の信号が変化したレベル変化時には、
   前記一方のＰ型トランジスタをＯＮすると共に前記一方のＮ型トランジスタをＯＦＦする
   ことを特徴とする請求項６記載のレベルシフト回路。
9. 前記相補の信号の定常時に、前記第２の電圧源を前記第１のノード又は前記第２のノードに接続する抵抗を備えた
   ことを特徴とする請求項１又は２記載のレベルシフト回路。
10. 前記抵抗の抵抗値は、
    前記第２の電圧源から自己の抵抗を経て流れる電流値がほぼ零値になるように高抵抗な値に設定される
    ことを特徴とする請求項９記載のレベルシフト回路。
11. 前記レベル検出回路は、
    前記第１の電圧源のシャットダウン時に、シャットダウン指令信号を受けて出力論理を固定する機能を持つ
    ことを特徴とする請求項１記載のレベルシフト回路。
12. 前記レベル検出回路は、
    前記第１の電圧源のシャットダウン時に、優先信号を受けて、固定する出力論理を任意に選択可能である
    ことを特徴とする請求項１１記載のレベルシフト回路。
13. 前記レベル検出回路は、
    クロック信号の変化時に前記第１又は第２のノードの電位低下を検出するエッジトリガー構成である
    ことを特徴とする請求項１記載のレベルシフト回路。
14. テストモード時に、前記相補の信号に代えてテスト信号を受けて、そのテスト信号に応じた電位低下を前記レベル検出回路が検出する機能を持つ
    ことを特徴とする請求項１記載のレベルシフト回路。
15. 前記レベル検出回路は、
    リセット信号を受けて、出力論理をリセットする機能を持つ
    ことを特徴とする請求項１記載のレベルシフト回路。
16. 前記レベル検出回路は、
    セット信号を受けて、出力論理をセットする機能を持つ
    ことを特徴とする請求項１又は１５記載のレベルシフト回路。
17. 前記相補の信号に加えて制御信号を受けて、前記レベル検出回路の出力が３つの状態に変化する機能を持つ
    ことを特徴とする請求項１記載のレベルシフト回路。
18. 前記レベルシフト回路はさらに、
    前記レベル検出回路の出力に応じて前記プリチャージ回路を制御する、プリチャージ制御回路を備える
    ことを特徴とする請求項１〜６の何れか１項に記載のレベルシフト回路。
19. 前記プリチャージ制御回路は、
    前記レベル変化時に、前記レベル検出回路の出力に応じてプリチャージする
    ことを特徴とする請求項７記載のレベルシフト回路。
20. 前記プリチャージ制御回路は、
    前記レベル変化時に、前記レベル検出回路の出力に応じて、前記一方のＰ型トランジスタをＯＮすると共に前記一方のＮ型トランジスタをＯＦＦする
    ことを特徴とする請求項８記載のレベルシフト回路。

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