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Die vorliegende Erfindung betrifft
einen Pegelumsetzer.
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Ein Pegelumsetzer ist beispielsweise
in der US-Patentschrift
5,539,334 beschrieben und wird nachfolgend anhand der 1 und 2 kurz erläutert.
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1 zeigt
einen Pegelumsetzer gemäß der
US 5,539,334 . Dieser Pegelumsetzer
umfasst eine an ein erstes Versorgungspotential bzw. Bezugspotential
GND gekoppelte Eingangsstufe
10, der ein auf einen höheren Pegel
umzusetzendes Eingangssignal Sin zugeführt ist, sowie eine an ein
zweites Versorgungspotential Vb gekoppelte Ausgangsstufe, mit einer
ersten und einer zweiten Ausgangsklemme, an der erste und zweite
Ausgangssignale Sout10, Sout20 anliegen. Die Eingangsstufe
10 umfasst
in dem Beispiel zwei n-Kanal-MOSFET T11, T12, deren Source-Anschlüsse auf
dem ersten Versorgungspotential liegen, wobei dem Gate-Anschluss
eines der beiden Transistoren das Eingangssignal Sin und dem anderen
der beiden Transistoren das mittels eines Inverters INV invertierte
Eingangssignal zugeführt
ist, so dass die beiden Transistoren stets komplementäre Schaltzustände annehmen.
Die Ausgangsstufe
30 umfasst zwei kreuzgekoppelte p-Kanal-Transistoren T31,
T32, deren Source-Anschlüsse
S an das zweite versorgungspotential Vb angeschlossen sind und deren
Gate-Anschlüsse
jeweils an den Drain-Anschluss des anderen Transistors angeschlossen
sind. Der Drain-Anschluss des zweiten p-Kanal-Transistors T32 bildet
eine erste Ausgangsklemme, an dem das erste Ausgangssignal Sout10
anliegt, und der Drain-Anschluss des ersten p-Kanal-Transistors T31 bildet einen zweiten
Ausgang, an dem das zweite Ausgangssignal Sout20 anliegt.
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Zwischen die Eingangsstufe 10,
und die Ausgangsstufe 30 ist eine Spannungsbegrenzungsanordnung 20 geschaltet,
die zwei n-Kanal-Transistoren
T21, T22 und zwei p-Kanal-Transistoren T23, T24 umfasst, wobei ein
n-Kanal-Transistor T21 und ein p-Kanal-Transistor
T23 in Reihe zwischen den ersten Transistor T21 der Eingangsstufe 10 und
den ersten Transistor T31 der Ausgangsstufe bzw. die zweite Ausgangsklemme
geschaltet sind, und wobei ein n-Kanal-Transistor T22 und ein p-Kanal-Transistor T24 in
Reihe zwischen den zweiten Transistor T22 der Eingangsstufe 10 und
den zweiten Transistor T32 der Ausgangsstufe 30 bzw. die
erste Ausgangsklemme geschaltet sind. Die Gate-Anschlüsse der
n-Kanal-Transistoren T21, T22 sind an ein erstes Referenzpotential
Vref1, das betragsmäßig zwischen
dem ersten und zweiten Versorgungspotential liegt, angeschlossen
und die Gate-Anschlüsse
der p-Kanal-Transistoren T23, T24 sind an ein zweites Referenzpotential
Vref2, das betragsmäßig zwischen
dem ersten und zweiten Versorgungspotential GND liegt und das kleiner
als das erste Versorgungspotential ist, angeschlossen. Aufgabe der
Spannungsbegrenzungsanordnung 20 ist es, die maximal über den Transistoren
T11, T12, T31, T32 anliegende Spannung auf Werte zu begrenzen, die
geringer sind als die Differenz zwischen den Versorgungspotentialen Vb,
GND.
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Die Signalverläufe für das Eingangssignal Sin und
die beiden Ausgangssignale bei dem bekannten Pegelumsetzer sind
in 2 dargestellt. Durch
die Schaltungsanordnung werden zwei unterschiedliche Pegel des Eingangssignals
in zwei unterschiedliche Pegel der Ausgangssignale umgesetzt, wobei
ein hoher Pegel des Ausgangssignal Sout1 bzw. Sout2 vorliegt, wenn
der zugehörige
Ausgangstransistor T32 bzw. T31 leitet und die in Reihe zu dem Ausgangstransistor
T32 bzw. T31 geschalteten n-Kanal-Transistoren
T12, T22 bzw. T11, T21 sperren. Ein niedriger Pegel des Ausgangssignals
Sout1 bzw. Sout2 liegt vor, wenn der zugehörige Ausgangstransistor T32
bzw. T31 sperrt und die dazu in Reihe geschalteten n-Kanal-Transistoren
T12, T22 bzw. T11, T21 leiten, wobei der untere Pegel der Aus gangssignale
Sout1 bzw. Sout2 begrenzt ist durch die zweite Referenzspannung
Vref plus der Einsatzspannung der p-Kanal-Transistoren.
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Der Signalverlauf in 2 beginnt bei einem Schaltzustand, bei
dem das erste Ausgangssignal Sout1 einen niedrigen Signalpegel und
das zweite Ausgangssignal einen hohen Signalpegel annimmt, bei dem
der erste Ausgangstransistor T31 also leitet und der zweite Ausgangstransistor
T32 sperrt.
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Nimmt das Eingangssignal Sin ausgehend von
diesem Schaltzustand Sin einen oberen Signalpegel an, bei dem der
erste Eingangstransistor T11 leitet, so leitet auch der in Reihe
geschaltete n-Kanal-Transistor T21 des Spannungsbegrenzers 20. Der
p-Kanal-Transistor T23 leitet ebenfalls, wodurch das Potential Sout20
an der zweiten Ausgangsklemme absinkt und durch den Transistor T23
auf einen Wert begrenzt wird, der der zweiten Referenzspannung Vref2
plus der Einsatzspannung Vt23 dieses Transistors T23 entspricht. Über das
Potential Sout20 an der zweiten Ausgangsklemme wird der zweite Ausgangstransistor
T32 angesteuert wobei dieser Transistor T23 mit dem absinkenden
Potential Sout20 an der zweiten Ausgangsklemme zu leiten beginnt.
Das Potential Sout10 an der ersten Ausgangsklemme steigt dann an,
weil der zweite Eingangstransistor T12 und der Transistor T22 wegen der
zu dem ersten Eingangstransistor T12 komplementären Ansteuerung sperrt.
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Problematisch bei diesem Pegelumsetzer
ist eine Zeitverzögerung Δt zwischen
dem Pegelanstieg des Eingangssignals Sin und dem daraus resultierenden
Pegelanstieg des ersten Ausgangssignals Sout1 und entsprechend eine
Zeitverzögerung Δt zwischen
dem Absinken des Pegels des Eingangssignals Sin und einem daraus
resultierenden Ansteigen des Pegels des zweiten Ausgangssignals
Sout2, während
eine fallende Flanke des Eingangssignals Sin nahezu verzögerungsfrei
in dem ersten Ausgangssignal Sout1 und eine steigende Flanke des Eingangssignals
Sin nahezu verzögerungsfrei
in dem zweiten Ausgangssig nal Sout umgesetzt wird. Diese Zeitverzögerungen
beschränken
den Arbeitsbereich des Pegelumsetzers.
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Ursächlich für diese Verzögerungen
sind die Zeitverzögerungen
bei der Umladung der Ausgangstransistoren T32, T31. So muss das
Potential an der zweiten Ausgangsklemme K2 bereits abgesunken sein,
bevor der Transistor T32 umgeladen wird und das Potential Sout1
an der ersten Ausgangsklemme ansteigen kann. Entsprechend muss das
Potential an der ersten Ausgangsklemme K1 bereits abgesunken sein,
bevor der Transistor T31 umgeladen wird und das Potential Sout2
an der zweiten Ausgangsklemme K2 ansteigen kann.
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Die
JP 5-343 979 A beschreibt einen Pegelumsetzer
mit einer Ausgangsstufe, die zwei Ausgangssignale oder Zwischensignale
bereitstellt, wobei dieser Ausgangsstufe eine Logikschaltung nachgeschaltet
ist, die das Ausgangssignal des Pegelumsetzers bereitstellt. Diese
Logikschaltung bildet eine fallende Flanke eines der beiden Ausgangssignale auf
einen ersten Pegel des Ausgangssignals und eine fallende Flanke
des anderen der beiden Ausgangssignale der Ausgangsstufe auf einen
zweiten Pegel des Ausgangssignals ab.
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Ziel der vorliegenden Erfindung ist
es, einen Pegelumsetzer zur Verfügung
zu stellen, der für
die Umsetzung hochfrequenter Eingangssignale geeignet ist.
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Dieses Ziel wird durch einen Pegelumsetzer gemäß der Merkmale
des Anspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Pegelumsetzers sind Gegenstand
der Unteransprüche.
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Der erfindungsgemäße Pegelumsetzer umfasst eine
an ein erstes Versorgungspotential angeschlossene Eingangsstufe
mit einem Eingang zur Zuführung
eines Eingangssignals und eine an ein zweites Versorgungspotential
angeschlossene und an die Eingangsstufe gekoppelte Ausgangsstufe,
die einen ersten und ei nen zweiten Transistor mit je einer Laststrecke
und einem Steueranschluss aufweist, wobei die Laststrecke des ersten
Transistors zwischen das zweite Versorgungspotential und eine erste
Klemme geschaltet ist und die Laststrecke des zweiten Transistors
zwischen das zweite Versorgungspotential und eine zweite Klemme
geschaltet ist, wobei der erste und zweite Transistor nach Maßgabe des
Eingangssignals leiten oder sperren. Erfindungsgemäß ist eine
Logikschaltung vorgesehen, die einen ersten Eingang, der an die
erste Klemme angeschlossen ist, einen zweiten Eingang, der an die
zweite Klemme ange schlossen ist, und wenigstens einen Ausgang, an
dem ein Ausgangssignal bereitsteht, aufweist. Die Logikschaltung
ist dabei so ausgebildet, dass das an ihrem wenigstens einen Ausgang
anliegende Ausgangssignal mit einem Wechsel eines an dem ersten Eingang
anliegenden ersten Zwischensignals von einem ersten Signalpegel
auf einen zweiten Signalpegel einen ersten Ausgangspegel annimmt
und mit einem Wechsel eines an dem zweiten Eingang anliegenden zweiten
Zwischensignals von dem ersten Signalpegel auf den zweiten Signalpegel
einen zweiten Ausgangssignalpegel annimmt.
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Abgesehen von der Logikschaltung
kann der erfindungsgemäße Pegelumsetzer
einem herkömmlichen
Pegelumsetzer entsprechen, bei dem Pegelwechsel des Eingangssignals
verzögert
an dem Ausgang oder den Ausgängen
anliegen, wobei die Ausgangsklemmen des herkömmlichen Pegelumsetzers den
ersten und zweiten Klemmen des erfindungsgemäßen Pegelumsetzers entsprechen.
Bei dem erfindungsgemäßen Pegelumsetzer
macht man sich zu Nutze, dass die beiden Zwischensignale voneinander
abhängig
sind, da die Zwischensignale über Kreuz
die Transistoren der Ausgangsstufe ansteuern, an denen wiederum
die Zwischensignale abgreifbar sind, wobei in der für einen
Pegelumsetzer gemäß 1 erläuterten Weise sich eines der
Zwischensignale nach einem Wechsel des Eingangssignals rasch ändert, während das
andere Zwischensignal wegen der für die Umladung des jeweiligen
Ausgangstransistors erforderlichen Zeitdauer verzögert folgt.
Bei dem erfindungsgemäßen Pegelumsetzer berücksichtigt
man bei der Erzeugung des Ausgangssignals dasjenige Zwischensignal,
das abhängig
vom momentanen Schaltzustand dem Eingangssignal rasch folgt, um
daraus das Ausgangssignal zu ermitteln.
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Die Logikschaltung ist vorzugsweise
in CMOS-Technologie ausgebildet, wobei in dieser Technologie Gatter
mit sehr geringen Gatterlaufzeiten realisierbar sind, so dass die
durch die Logikschaltung eingeführte
Verzögerungszeit
nach wie vor geringer ist, als die bei einem herkömmlichen
Pegelumsetzer auftretende Verzögerungszeit
zwischen dem Wechsel des Eingangssignals bzw. des einen Ausgangssignals
und des folgenden anderen Ausgangssignals.
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Vorzugsweise umfasst die Logikschaltung neben
dem wenigstens einen ersten Ausgang einen zweiten Ausgang an dem
ein zu dem ersten Ausgang invertiertes zweites Ausgangssignal zur
Verfügung steht.
Vorzugsweise umfasst die Logikschaltung ein erstes Signalspeicherelement,
der das erste und zweite Zwischensignal oder von dem ersten und zweiten
Zwischensignal abhängige
Signale zugeführt sind
und die ein erstes Zustandssignal bereitstellt, das mit einer ersten
Signalflanke des ersten Zwischensignals einen ersten Pegel und mit
einer zweiten Signalflanke des zweiten Zwischensignals einen zweiten
Pegel annimmt. "Erste
Signalflanke" bzw. "zweite Signalflanke" bezeichnet dabei
eine Flanke des jeweiligen Zwischensignals von einem ersten vorgegebenen
Pegel auf einen zweiten vorgegebenen Pegel, d.h. entweder eine steigende
Signalflanke oder eine fallende Signalflanke. Die Logikschaltung umfasst
weiterhin eine Verknüpfungsschaltung,
der ein Ausgangssignal des ersten Signalspeicherelements und das
erste und zweite Zwischensignal oder die von diesen Zwischensignalen
abhängigen
Signale zugeführt
sind und die das wenigstens eine Ausgangssignal bereitstellt.
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Vorzugsweise umfasst die Verknüpfungsschaltung
ein zweites Signalspeicherelement, an dem das wenigstens ein Ausgangssignal
zur Verfügung
steht, wobei dem zweiten Speicherelement ein aus einer Verknüpfung des
ersten und zweiten Zwischensignals und des ersten Zustandssignals
resultierendes erstes Eingangssignal und ein aus einer Verknüpfung des
ersten und zweiten Zwischensignals und des invertierten ersten Zustandssignals
resultierendes zweites Eingangssignal zugeführt sind.
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Das erste und/oder zweite Signalspeicherelement
sind beispielsweise Flip-Flops, die abhängig von der konkreten Ausgestaltung
der Logikschaltung negativflanken-getriggerte RS- Flip-Flops oder positivflanken-getriggerte
RS-Flip-Flops sind.
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Die vorliegende Erfindung wird nachfolgend in
Ausführungsbeispielen
anhand von Figuren näher erläutert. In
den Figuren zeigt
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1 einen
Pegelumsetzer nach dem Stand der Technik,
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2 Signalverläufe eines
Eingangssignals und zweier Ausgangssignale des Pegelumsetzers gemäß 1,
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3 ein
Ausführungsbeispiel
eines Pegelumsetzers mit einer zwischen erste und zweite Klemmen
und wenigstens eine Ausgangsklemme geschalteten Logikschaltung,
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4 ein
Ausführungsbeispiel
einer Logikschaltung,
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5 Signalverläufe ausgewählter Signale des
in 3 dargestellten Pegelumsetzers
und der in 4 dargestellten
Logikschaltung,
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6 einen
Schaltwandler mit einem PMOS-Transistor als Ausführungsbeispiel einer Schaltung
zur Verwendung des erfindungsgemäßen Pegelumsetzers.
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In den Figuren bezeichnen, sofern
nicht anders angegeben, gleiche Bezugszeichen gleiche Bauelemente,
Schaltungsstrukturen und Signale mit gleicher Bedeutung.
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3 zeigt
ein Ausführungsbeispiel
eines Pegelumsetzers. Dieser Pegelumsetzer umfasst eine an ein erstes
Versorgungspotential bzw. Bezugspotential GND gekoppelte Eingangsstufe 10,
eine an ein zweites Potential bzw. Versorgungspotential Vb gekoppelte
Ausgangsstufe 31, die an die Eingangsstufe 10 gekoppelt
ist sowie optional eine zwischen die Eingangsstufe 10 und
die Ausgangsstufe 31 gekoppelte Spannungsbegrenzungsanordnung 20.
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Die Ausgangsstufe 31 umfasst
einen ersten und zweiten Transistor T31, T32, die in dem Ausführungsbeispiel
als p-leitende MOSFET
ausgebildet sind, deren Drain-Source-Strecken D-S zwischen das Versorgungspotential
Vb und eine erste Klemme K1 bzw. eine zweite Klemme K2 geschaltet
sind, wobei an der ersten Klemme K1 ein erstes Zwischensignal S1' und an der zweiten
Klemme K2 ein zweites Zwischensignal S2' anliegt. Diese Zwischensignale S1', S2' sind einer Logikschaltung 32 zugeführt, die eine
Ausgangsklemme aufweist, an der ein Ausgangssignal Sout1 zur Verfügung steht.
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Die Eingangsstufe 10 umfasst
in dem Ausführungsbeispiel
einen ersten und zweiten Transistor T11, T12 die als n-leitende
MOSFET ausgebildet sind und deren Source-Anschlüsse jeweils an Bezugspotential
GND angeschlossen sind. Dem Gate-Anschluss des ersten Transistor
T11 ist das Eingangssignal Sin direkt zugeführt, und dem Gate-Anschluss des
Transistors T12 ist das mittels eines Inverters INV invertierte
Eingangssignal Sin zugeführt,
so dass der erste und zweite Transistor T11, T12 stets komplementäre Schaltzustände annehmen.
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Die Spannungsbegrenzungsschaltung 20 ist zwischen
die Drain-Anschlüsse der
Transistoren T11, T12 der Eingangsstufe 10 und die Drain-Anschlüsse der
Transistoren T31, T32 der Ausgangsstufe 31 bzw. die ersten
und zweiten Klemmen K1, K2 der Ausgangsstufe 31 geschaltet.
Der Spannungsbegrenzer 10 sorgt dafür, dass weder über den
Transistoren T11, T12 der Eingangsstufe 10 noch über den Transistoren
T31, T32 der Ausgangsstufe 31 die volle zwischen Versorgungspotential
Vb und Bezugspotential GND anliegende Spannung anliegen kann und verhindert
so eine Beschädigung
oder gar Zerstörung
dieser Transistoren. Der Spannungsbegrenzer 10 umfasst
eine Reihenschaltung eines n-leitenden Transistors T21 und eines
p-leitenden Transistors T23 zwischen dem ersten Transistor T11 der
Eingangs stufe 10 und der zweiten Klemme K2 sowie eine Reihenschaltung
eines zweiten n-leitenden Transistors T22 und eines zweiten p-leitenden
Transistors T24 zwischen dem zweiten Transistor T12 der Eingangsstufe 10 und
der ersten Klemme K1. Die nleitenden Transistoren T21, T22 sind
dabei mittels eines ersten Referenzpotentials Vref1 angesteuert, das
betragsmäßig zwischen
Versorgungspotential Vb und Bezugspotential GND liegt und das kleiner
ist als ein zweites Referenzpotential Vref2, durch das die p-leitenden
Transistoren T23, T24 angesteuert sind. Die n-leitenden Transistoren
T21, T22 leiten, solange deren Gate-Potential Vref1 um den Wert
ihrer Einsatzspannung höher
ist als deren Source-Potential. Bei sperrenden Transistoren T11,
T12 der Eingangsstufe 10 kann dadurch die über diesen Transistoren
T11, T12 anliegende Spannung in etwa den Wert der Referenzspannung
Vref1 nicht übersteigen.
Die pleitenden MOSFET T23, T24 leiten, solange deren Source-Potentiale größer sind
als der Wert des zweiten Referenzsignals Vref2 plus deren Einsatzspannung
Vth, wodurch diese Transistoren T23, T24 bei sperrenden Ausgangstransistoren
T31, T32 das Potential an den ersten und zweiten Klemmen K1, K2
auf den Wert der zweiten Referenzspannung Vref2 plus der Einsatzspannung
Vth des jeweiligen Transistors begrenzt.
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Der zeitliche Verlauf des ersten
und zweiten Zwischensignals S1',
S2' an den ersten
und zweiten Klemmen K1, K2 entspricht bei dem dargestellten Ausführungsbeispiel
den Ausgangssignalen eines Pegelumsetzers nach dem Stand der Technik
gemäß 1. Beispielhafte zeitliche
Verläufe
des Eingangssignals Sin sowie der Zwischensignale S1', S2' und der invertierten
Zwischensignale S1, S2 sind in 5 dargestellt,
wobei die Zwischensignale S1',
S2' gestrichelt
und die invertierten Zwischensignale S1, S2 durchgezogen eingezeichnet
sind.
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Zum Zeitpunkt t1 liegt eine steigende
Flanke des Eingangssignals Sin vor; das Eingangsignal Sin wechselt
von einem unteren Signalpegel auf einen oberen Signalpegel, wodurch
der bis dahin sperrende erste Transistor T11 der Eingangsstufe 10 leitet und
der bis dahin leitende zweite Transistor der Eingangsstufe T12 sperrt.
Der erste n-leitenden MOSFET T21 des Spannungsbegrenzers 20 leitet
ebenfalls, während
der zweite n-leitende MOSFET T22 sperrt. Der erste p-leitende MOSFET
T23 leitet ebenfalls, bis das Potential an der zweiten Klemme K2
auf den Wert des zweiten Referenzpotentials Vref2 plus der Einsatzspannung
Vth des Transistors T23 abgesunken ist. Bei einer steigenden Flanke
des Eingangssignal Sin folgt das zweite Zwischensignal S2' nahezu verzögerungsfrei
mit °iner
fallenden Flanke, also einem Wechsel von einem oberen Signalpegel, der
in etwa dem Versorgungspotential Vb entspricht, auf einen unteren
Signalpegel, der in etwa dem zweiten Referenzpotential Vref2 plus
der Einsatzspannung Vth des Transistors T23 entspricht. Der zweite Ausgangstransistor
T32 sperrt zunächst,
wodurch der Signalpegel des Ausgangssignals S1' wegen der zuvor leitenden in Reihe
geschalteten Transistoren T12 der Eingangsstufe 10 und
T22, T24 des Spannungsbegrenzers 20 auf einem unteren Signalpegel bleibt,
der in etwa der zweiten Referenzspannung Vref2 plus der Einsatzspannung
Vth des Transistors T24 entspricht. Der Transistor T32 wird nun
angesteuert durch das zweite Zwischensignal S2' leitend, wodurch wegen der nun sperrenden
Transistoren T12, T22 das Potential an der ersten Ausgangsklemme
K1 in etwa auf den Wert des Versorgungspotentials Vb ansteigt. Wegen
der erforderlichen Umladung des Transistors T32 folgt das erste
Ausgangssignal S1' mit
einer Verzögerung Δt der fallenden
Flanke des zweiten Zwischensignals S2'.
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Wegen des symmetrischen Aufbaus der Schaltung
reagiert das erste Zwischensignal S1' bei einer fallenden Flanke des Eingangssignals
Sin zum Zeitpunkt t2 nahezu verzögerungsfrei
mit einer fallenden Flanke, wobei eine steigende Flanke des zweiten Zwischensignals
S2' zeitverzögert wegen
der erforderlichen Umladung des Ausgangstransistors T31, der durch
das erste Zwischensignal S1' angesteuert ist,
folgt.
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Bei einer steigenden Flanke des Eingangssignals
Sin folgt das zweite Zwischensignal S2' somit nahezu verzögerungsfrei mit einer fallenden
Flanke, während
das erste Zwischensignal S1' zeitverzögert mit
einer steigenden Flanke reagiert. Umgekehrt reagiert das erste Zwischensignal 51' bei einer fallenden Flanke
des Eingangssignals Sin nahezu verzögerungsfrei mit einer fallenden
Flanke, während
das zweite Zwischensignal 52' zeitverzögert mit
einer steigenden Flanke folgt.
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Die Logikschaltung 32, der
sowohl das erste Zwischensignal S1' als auch das zweite Zwischensignal
S2' zugeführt ist,
ist nun so ausgebildet, dass sie bei einer fallenden Flanke des
zweiten Zwischensignals S2',
die nahezu verzögerungsfrei
nach einem Wechsel des Eingangssignals Sin vorliegt, ein Ausgangssignal
Sout1 mit einem ersten Ausgangssignalpegel, in dem dargestellten
Ausführungsbeispiel
einem oberen Ausgangssignalpegel, erzeugt und dass sie bei einer
fallenden Flanke des ersten Zwischensignals S1', die nahezu verzögerungsfrei nach einem Pegelwechsel
des Eingangssignals Sin von einem oberen zu einem unteren Signalpegel
vorliegt, einen zweiten Signalpegel, in dem Ausführungsbeispiel einen unteren
Signalpegel des Ausgangssignals Sout1 erzeugt.
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In der zeitlichen Darstellung gemäß 5 sind die durch die Logikschaltung 32 hervorgerufenen
Verzögerungszeiten
zwischen Pegelwechseln der ersten und zweiten Zwischensignale S1', S2' und Pegelwechseln
des Ausgangssignals Sout1 nicht berücksichtigt. Allerdings sind
diese Verzögerungszeiten
bei geeignet gewählten
Logikschaltungen, beispielsweise Logikschaltungen in CMOS-Technologie, sehr
gering im Vergleich zu der Verzögerungszeit Δt die zwischen
den einzelnen Flanken der Zwischensignale S1', S2' auftreten.
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4 zeigt
ein Ausführungsbeispiel
einer Logikschaltung zur Erzeugung des in 5 dargestellten Ausgangssignals Sout1
abhängig
von den ersten und zweiten Zwischensignalen S1', S2'.
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Diese Logikschaltung 32 umfasst
einen ersten und zweiten Inverter INV1, INV2 zur Erzeugung invertierter
Signale S1, S2 aus den ersten und zweiten Zwischensignalen S1', S2'. Diese invertierten Zwischensignale
S1, S2 sind einer ersten Signalspeichereinheit RS1 zugeführt, die
in dem Ausführungsbeispiel
als negativflanken-getriggertes RS-Flip-Flop RSl ausgebildet ist,
wobei das Flip-Flop RS1 aus zwei in hinlänglich bekannter Weise kreuzweise
gekoppelten NAND-Gattern NA1, NA2 aufgebaut ist. Das Flip-Flop RS
umfasst einen Rücksetzeingang
R, dem das erste invertierte Zwischensignal S1 zugeführt ist,
und einem Setzeingang S, dem das zweite invertierte Zwischensignal
S2 zugeführt
ist. Das Flip-Flop RS1 wird mit jeder fallenden Flanke des ersten
invertierten Zwischensignals S1 zurückgesetzt und nimmt an seinem
nicht-invertierenden Ausgang Q, an dem ein Zustandssignal S3 abgreifbar
ist, einen unteren Signalpegel an. Mit jeder fallenden Flanke des
zweiten invertierten Zustandssignals S2 wird das Flip-Flop RS1 gesetzt,
wodurch ein an seinem nicht-invertierenden Ausgang anliegendes Signal
S3 einen oberen Signalpegel annimmt.
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Die Signalpegel der Signale der Logikschaltung 32 sind
auf die Signalpegel an den ersten und zweiten Klemmen K1, K2 bezogen,
d. h. ein oberer Signalpegel der Signale der Logikschaltung 32 entspricht
dem Versorgungspotential Vb und ein unterer Signalpegel entspricht
dem zweiten Referenzpotential Vref2 plus der Einsatzspannung Vth
der p-Kanaltransistoren T23, T24.
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Die Logikschaltung 32 umfasst
neben dem RS-Flip-Flop RS1 eine Verknüpfungsschaltung 34, der
die invertierten ersten und zweiten Zwischensignale S1, S2 sowie
das Zustandssignal S3 und ein am invertierenden Ausgang Q' des Flip-Flops RS3
anliegendes invertiertes Zustandssignal S3' zugeführt sind. Die Verknüpfungsschaltung 32 umfasst
ein NAND-Gatter NA3, dem die invertierten Zwischensignale S1, S2
sowie das Zustandssignal S3 zugeführt sind und an dessen Ausgang
ein Signal S4 bereit steht. Dieses Signal S4 weist überwiegend
einen oberen Signalpegel auf und nimmt für eine Zeitdauer einen unteren
Signalpegel an, für
welche das erste und zweite Zwischensignal S1', S2' bzw.
das invertierte erste und zweite Zwischensignal S1, S2 nach einer
fallenden Flanke des ersten Zwischensignals S1' bzw. einer fallenden Flanke des Eingangssignals Sin
denselben Signalpegel aufweisen, wobei diese Zeitdauer der Verzögerungszeit Δt entspricht.
Die Verknüpfungsschaltung 34 umfasst
weiterhin ein NAND-Gatter NA4, dem das erste und zweite invertierte
Zwischensignal S1, S2 bzw. das invertierte Zustandssignal S3' zugeführt sind
und an dessen Ausgang ein Signal S5 zur Verfügung steht, das überwiegend
einen oberen Signalpegel annimmt und das nur dann einen unteren
Signalpegel annimmt, wenn nach einer steigenden Flanke des Eingangssignals
Sin bzw. einer fallenden Flanke des zweiten Zustandssignals S2' das erste und zweite
Zustandssignal S1', S2' bzw. die invertierten
ersten und zweiten Zustandssignale S1, S2 denselben Signalpegel
aufweisen. Das Signal 54 beinhaltet somit die Information über die
Verzögerungszeit
zwischen dem ersten und zweiten Zwischensignal S1', S2' bei einer fallenden Flanke
des Eingangssignals Sin. Entsprechend enthält das Signal SS die Information über die
Verzögerungszeit
die vergeht, bis das erste Zwischensignal S1' bei einer steigenden Flanke des Eingangssignals Sin
dem zweiten Zwischensignal S2' folgt.
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Die Verknüpfungsschaltung weist ein weiteres
NAND-Gatter NA5 auf, dem das Signal S4 sowie das zweite invertierte
Zwischensignal S2 zugeführt sind
und an dessen Ausgang ein Signal S6 anliegt, dessen zeitlicher Verlauf
in demselben Diagramm wie das Signal S4 gestrichelt eingezeichnet
ist. Dieses Signal S4 folgt jeder fallenden Flanke des ersten Zwischensignals
S1' bzw. jeder steigenden
Flanke des invertierten ersten Zwischensignals S1 mit einer steigenden
Flanke, wobei – wie
bereits erläutert
wurde – die
fallende Flanke des ersten Zwischensignals S1' nahezu unverzögert nach einer fallenden Flanke des
Eingangssignals Sin vorliegt.
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Weiterhin umfasst die Verknüpfungsschaltung 34 ein
NAND-Gatter NA6,
dem das Signal S5 und das erste invertierte Zwischensignal S1 zugeführt ist
und an dessen Ausgang ein Signal S7 anliegt, dessen zeitlicher Verlauf
in dem selben Diagramm wie das Signal S5 gestrichelt eingezeichnet ist.
Dieses Signal S7 folgt jeder fallenden Flanke des zweiten Zwischensignals 52' bzw. jeder
steigenden Flanke des invertierten zweiten Zwischensignals S2 mit
einer steigenden Flanke, wobei – wie
bereits erläutert
wurde – eine
fallende Flanke des zweiten Zwischensignals S2' nahezu unverzögert nach einer steigenden
Flanke des Eingangssignals Sin vorliegt.
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Weiterhin umfasst die Verknüpfungsschaltung 34 eine
zweite Signalspeichereinheit RS2, die in dem Ausführungsbeispiel
als positivflanken-getriggertes RS-Flip-Flop ausgebildet ist, das
in hinlänglich bekannter
Weise aus zwei kreuzweise gekoppelten NOR-Gatter NO1, NO2 aufgebaut
ist. Einem Setzeingang S dieses Flip-Flops RS2 ist das Signal S7
zugeführt,
während
dem Rücksetz-Eingang
R das Signal S6 zugeführt
ist. Am nichtinvertierenden Ausgang Q steht das wenigstens ein Ausgangssignal
Sout1 zur Verfügung,
wobei dieses Ausgangssignal Sout1 mit jeder steigenden Flanke des
Signals S7 einen oberen Signalpegel und mit jeder steigenden Flanke
des Signals S6 einen unteren Signalpegel annimmt. An einem invertierenden
Ausgang Q' des Flip-Flops
RS2 steht ein zweites Ausgangssignal Sout2 zur Verfügung, das
dem invertierten ersten Ausgangssignal Sout1 entspricht.
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Zusammenfassend folgt das Ausgangssignal
Sout1 einer fallenden Flanke des ersten Zwischensignals S2', also einem Wechsel
dieses Zwischensignals S2' von
einem oberen Pegel auf einen unteren Pegel, mit einer steigenden
Flanke, also einem Signalwechsel von einem unteren Pegel auf einen
oberen Pegel, und einer fallenden Flanke des ersten Zwischensignals
S1', also jedem
Wechsel dieses Zwischensignals S1' von einem oberen Pegel auf einen unteren
Pegel, mit einer fallenden Flan ke, also einem Signalwechsel von
dem oberen Pegel zu dem unteren Pegel, wobei die durch die Logik-Gatter
der Logikschaltung 32 eingeführten Verzögerungszeiten zwischen Pegelwechseln
der Zwischensignale S1', S2' und den daraus resultierenden
Pegelwechseln des Ausgangssignals Sout1 klein sind im Vergleich zu
der Verzögerungszeit Δt, nach der
das erste Zwischensignal S1' mit
einer steigenden Flanke auf eine fallende Flanke des zweiten Zwischensignals
S2' reagiert und
nach der das zweite Zwischensignal S2' mit einer steigenden Flanke auf eine
fallende Flanke des ersten Zwischensignals S1' reagiert.
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Das erfindungsgemäße Prinzip, nämlich das Vorsehen
einer Logikschaltung zur Erzeugung eines Ausgangssignals aus Zwischensignalen
ist selbstverständlich
auf beliebige Pegelumsetzer also beispielsweise Pegelumsetzer mit
oder ohne Spannungsbegrenzer und Pegelumsetzer mit beliebigen Eingangsstufen
anwendbar.
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6 zeigt
ein Anwendungsbeispiel für
einen erfindungsgemäßen Pegelumsetzer,
der in 6 von einem gestrichelt
eingezeichneten Rahmen umgeben ist, wobei das Bezugszeichen 32 in 6 die Logikschaltung und
das Bezugszeichen 40 einen Schaltungsblock mit der Eingangsstufe 10,
einem Spannungsbegrenzer 20 und der Zwischenstufe 30 der
Ausgangsstufe 31 darstellt. 6 zeigt
einen als Buck-Converter ausgebildeten Spannungswandler, der eine
Eingangsspannung Uin in 'eine
Ausgangsspannung Uout umsetzt. Der Spannungswandler umfasst einen
PMOS-Leistungstransistor, der zwischen ein Versorgungspotential
Vb und eine Reihenschaltung mit einer Induktivität L und einem Kondensator C
geschaltet ist und der nach Maßgabe
eines Eingangssignals Sin die Reihenschaltung mit der Spule L und
dem Kondensator C getaktet an das Versorgungspotential Vb anlegt.
Eine Diode' dient
als Freilaufelement bei sperrendem Transistor T1. Der Transistor
T1 wird durch eine Treiberschaltung DRV nach Maßgabe des Ausgangssignals Sout1
des Pegelumsetzers angesteuert, wobei das Ausgangssignal Sout1 ein
auf Versorgungspotential Vb bezogenes Signal ist, wobei der Leistungstransistor
T1 sperrt, wenn das Ausgangssignal Sout1 den Wert des Versorgungspotentials
Vb annimmt und wobei der Leistungstransistor T1 leitet, wenn das
Ausgangssignal Sout1 einen unteren Signalpegel annimmt, der kleiner
als das Versorgungspotential Vb ist. Das Eingangssignal Sin, nach
dessen Maßgabe der
Transistor T1 leitet oder sperrt, ist ein auf Bezugspotential GND
bezogenes Logiksignal.
-
- 10
- Eingangsstufe
- 20
- Spannungsbegrenzungsanordnung
- 30
- Ausgangsstufe
- 31
- Ausgangsstufe
- 32
- Logikanordnung
- C
- Kondensator
- D
- Drain-Anschluss
- DI
- Diode
- G
- Gate-Anschluss
- GND
- Bezugspotential
- INV
- Inverter
- INV1,INV2
- Inverter
- K1
- erste
Klemme
- K2
- zweite
Klemme
- L
- Spule
- NA1,NA2
- NAND-Gatter
- NA3,NA4
- NAND-Gatter
- NA5,NA6
- NAND-Gatter
- NO1,NO2
- NOR-Gatter
- R
- Rücksetz-Eingang
- RSl
- RS-Flip-Flop
- RS2
- RS-Flip-Flop
- S
- Setz-Eingang
- S
- Source-Anschluss
- S1,
S2
- invertierte
Zwischensignale
- S1'
- erstes
Zwischensignal
- S2'
- zweites
Zwischensignal
- Sin
- Eingangssignal
- Sout1
- erstes
Ausgangssignal
- Sout2
- zweites
Ausgangssignal
- T1
- p-Kanal-Leistungstransistor
- T11,T12
- n-Kanal-Transistoren
- T21,T22
- n-Kanal-Transistoren
- T23,T24
- p-Kanal-Transistoren
- T31,T32
- p-Kanal-Transistoren
- Vb
- Versorgungspotential
- Vref1
- erstes
Referenzpotential
- Vref2
- zweites
Referenzpotential