DE2825444C2 - Schaltungsanordnung zur Phasenaufspaltung eines Binärsignals - Google Patents

Description

(T9), dessen Gate mit der Source des ersten Feldef- F i g. 2 ein zugehöriges Spannungsdiagramm,

fekttransistors (75) und dessen Source mit dem In Fig. 1 bilden 71, 72 und 73, 7"4ein Inverterpaar

Schaltungsausgang für den wahren Signalwert ver- vom Anreicherungs-AVerarmungstyp, an das sich eine bunden ist, sowie durch einen vierten Feldeffekt- taktgesteuerte Signaltrennstufe mit den Transistoren transistor (TlO), dessen Gate mit der Source des 30 75 und 76 anschließt 72 und 74 sind Feldeffekttransizweiten Feldeffekttransistors (TS) und dessen Sour- stören vom Verarmungstyp, während alle übrigen Trance mit dem Schaltungsausgang für den komplemen- sistoren vom Anreicherungstyp sind. Die beiden Invertären Signalwert verbunden ist, wobei jeweils an die terstufen mit Ti, Tl und 73, 74 sind zueinander in Drain des dritten und vierten Feldeffekttransistors Kaskadenanordnung geschaltet und dienen zur Erzeueine Gleichspannungsquelle (Vdd) angeschlossen ist 35 gung je eines Ausgangssignals, das den wahren bzw. den

dazu komplementären Wert eines binären Eingangssi-

gnals repräsentiert Die zur Ausschaltung des Störein-

flusses vorgesehene Isolation von der Eingangsleitung erfolgt über ein symmetrisches Paar von taktgesteuer-

Die Erfindung betrifft eine Treiberschaltung zur Be- 40 ten Feldeffekttransistoren 75 und 76.
reitstellung des wahren und dazu komplementären Die in F i g. 1 gezeigte Schaltung erzeugt einen mit A

Wertes eines binären Eingangssignals entsprechend bezeichneten sog. wahren sowie einen mit Ä bezeichnedem Oberbegriff des Patentanspruchs 1. Eine derartige ten und dazu komplementären Ausgangsimpuls. Im unSchaltung ist beispielsweise der US-Patentschrift selektierten Zustand während der Zeit Tr, in der der 46 369 im Zusammenhang mit einer schnellen Adreß- 45 Speicherauswahlimpuls MS den oberen Potentialpegel pufferschaltung zu entnehmen, die gegen fälschliche aufweist, befinden sich die Schaltungsknoten 3 bis 6 auf Mehrfachselektion bei nicht gleichzeitigem Auftreten Massepotential. Ein an das Gate von 71 angelegter der zueinander komplementären Adreßsighale gesi- Eingangs- bzw. Adreßimpuls wird den Schaltungsknochert werden soll. ten 1 auf Massepotential und den Schaltungsknoten 2

Schaltungen der oben genannten Art werden im all- 50 auf das Potential Vdd bringen. Dabei entlad sich der gemeinen zum Betreiben von Decodierschaltungen, Knoten 1 über 71; 73 wird ausgeschaltet sein, während z. B. zur Adreßdecodierung im Zusammenhang mit ei- 74 den Knoten 2 auf das Potential VOo auflädt
ner Speicheranordnung, eingesetzt. Bei den Halbleiter- Während der Selektionszeit des Speichers ist der zu-

speichern nach dem gegenwärtigen Stand der Technik gehörige Auswahlimpuls MS auf Massepotential und wird die insgesamt maßgebliche Speicherzykluszeit be- 55 der Takt Φ, nimmt den positiven oberen Pegelwert an. grenzt durch die Schaltungsgeschwindigkeit der für die Dabei wird 76 ausgeschaltet sein und 75 wird leiten Adreßcodierer benötigten Pufferschaltkreise, die die und den Schaltungsknoten 3 auf das Potential VOd- V, durch die große Anzahl von NOR-Gliedern im Decodie- bringen. Gleichzeitig wird 79 leiten und den Schalrer repräsentierten Lastkapazitäten treiben müssen. tungsknoten 6 auf einen positiven Spannungswert ent-

Bei den bisher üblichen Phasenaufspaltungsschaltun- 60 sprechend dem oberen Pegel aufladen. Die Schaltungsgen dieser Art war deren Schaltungsgeschwindigkeit knoten 4 und 5 bleiben für den Rest der Zykluszeit auf dadurch beeinträchtigt, daß diese kapazitive Ausgangs- Massepotential. Somit erzeugt ein (Adreß-) Eingang belastung weiter auf die Takttreiberschaltungen über- vom oberen Pegelwert entsprechend einem logischen tragen war, die zur Ablaufsteuerung derartiger Schal- Zustand »1« am Gate von 71 ein dazu gleiches »wahtungen vorgesehen waren. 65 res« Ausgangssignai am Schaltungsknoten 6 sowie ein

Es ist Aufgabe der Erfindung, eine demgegenüber dazu komplementäres Ausgangssignal am Schaltungsschnellere Phasenaufspaltungsschaltung anzugeben, bei knoten 5. Umgekehrt erzeugt auch ein (Adreß-) Eingang der die zugehörigen Taktschaltungen weniger stark be- vom unteren Spannungswert entsprechend dem logi-

sehen Zustand »0« am Gate von Ti ein zugehöriges wahres Ausgangssignal am Schaltungsknoten 6 sowie ein dazu komplementäres Ausgangssignal am Schaltungsknoten 5.

Diese beiden zueinander gegenphasigen Ausgangssignale sind wegen der Gegentaktbetriebsweise der Schaltung in der Lage, hohe kapazitive Lasten zu treiben. Die beiden Ausgänge sind darüber hinaus sowohl vom Schaltungseingang, als auch vom Takteingang für Φ_χ und für MS isoliert Die Adressenübertragung wird lediglich für eine kurze Zeit über Φ_χ taktgesteuert, so daß die Störunanfälligkeit vom Eingang her für die restliehe Zykluszeit gewährleistet ist

Die eigentliche Phasenaufspaltung erfolgt in der ersten und zweiten Inverterstufe mit den Transistoren Π j5 bis TA. Die jeweiligen Ausgänge von TX-T2 bzw. 7"3—Γ4 führen jeweils zu den Taktelementen T6 eineiseits bzw. Γ5 andererseits. Auf diese Weise wird ein etwaiger Störeinfluß am Eingang bei NicLt-Vorliegen eines sir-Impulses von den Source-Anschlüssen von T5 und T6 wirksam isoliert Darüber hinaus erlaubt die hohe Stromtreiberfähigkeit der mit Verarmungstyp-Transistoren als Lastelemente ausgestatteten Inverter Ti, Τϊ sowie TZ, T4 einen schnellen Einschaltsignalübergang an den Gates von T5 bzw. T6. In gleicher Weise liegt eine wirksame Abtrennung bzw. Isolation des etwaig am Eingang wirksamen Störeinflusses von den Ausgängen dieser Schaltung vor, wenn der Taktimpuls Φ_χ den unteren Pegelwert aufweist

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Hierzu 1 Blatt Zeichnungen

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Claims (1)

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lastet werden und eine verbesserte Eingangsstörungs-Patenianspruch: unterdrückung erzielbar ist

Die zur Lösung dieser Aufgabe wesentlichen Maß-Treiberschaltung zur Bereitstellung von hinsieht- nahmen finden sich im Patentanspruch. Zusammengelich ihrer Phasenlage relativ zu einem binären Ein- 5 faßt wird danach das Zeitintervall zwischen dem Adreßgangssignal zu einem wahren und einem dazu korn- und Speicherauswahlimpuls dadurch besonders klein plementären Wert aufgespaltenen Ausgangssigna- gehalten, daß ein an sich bekanntes schnelles Inverterlen mit einer Kaskadenschaltung einer ersten mit paar vom Anreicherungs-/Verarmungstyp gefolgt von dem Schaltungseingang verbundenen und einer einer taktgesteuerten Signaltrennstufe eingesetzt wird, zweiten statischen Feldeffekttransistor-Inverterstu- io Das in Kaskade geschaltete Paar von Inverterstufen fe, die jeweils Last-Transistoren vom Verarmungs- vom Anreicherungs-/Verarmungstyp dient zur Erzeutyp enthalten, gekennzeichnet durch einen gung des wahren und dazu komplementären Ausgangsersten mit einer Source-Drain-Schaltstrecke zwi- signals, welche Signale jeweils durch ein symmetrisches sehen einer Steuerimpulsquelle (#,) und einem den Paar taktgesteuerter Feldeffekttransistoren von den wahren Ausgangssignalwert führenden Schaltungs- ts Störeinflüssen am Eingang isoliert sind. Bei dieser knoten eingeschalteten ersten Feldeffekttransistor Schaltungsanordnung werden die zugehörigen Takttrei- (T5\ dessec Gate mit dem Ausgang der zweiten berschaltungen in geringerem Maße kapazitiv belastet, Invtrterstufe (Knoten 2) verbunden ist, sowie durch so daß diese Takttreiber nunmehr auf dem Halbleitereinen mit seiner Source-Drain-Schaltstrecke zwi- plättchen vorgesehen und mit geringerer Leistungsfäschen der genannten Steuerimpulsquelle (Φ_χ) und 20 higkeit ausgestattet werden können,
einem den komplementären Ausgangssignalwert Die Erfindung wird im folgenden an Hand eines Ausführenden Schaltungsknoten eingeschaltenen zwei- führungsbeispiels unter Zuhilfenahme der Zeichnungen ten Feldeffekttransistor <T6), dessen Gate mit dem näher erläutert Es zeigt

Ausgang der ersten Inverterstufe (Knoten 1) ver- F i g. 1 das Schaltbild eines Ausführungsbeispiels der

bunden ist, durch einen dritten Feldeffekttransistor 25 Erfindung und