DE2443529C3 - - Google Patents
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Description
Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zum En>chreiben von Binä-signaler in
ausgewählte Speicherelemente eines MOS-Speichers
unter Verwendung ;ines als getaktetes Flip-Flop aufgebauten Lesevers<:ärk«:rs, der aus zwei rückgekoppelten
Invertern mit jeweils einem Schalttransistor jnd einem Lasttransistor besteht, bei dem in jedem
Rückkopplungszwei]; jeweils ein Abtrenntransi; tor
angeordnet ist, bei d'.'in die Bitleitungen der Speicherelemente
jeweils a' dem Steiicreingang eines der
Schalttransistoren d;s Leseverstärkers angeschlossen sind, und bei der die Schreibinformation nur auf eine iler
Bitleitungen übertraf e ι wird.
MOS-Speicher sin:l bereits bekannt (s. /. B. Elekironns,
Febr. I1J, 1971. S.:iien 80 bis 85). Es ist auch bekannt,
als Speicherelemente eines solchen MOS-Speichers EiruransiMorspcicherelemutite /u verwenden (Electronics,
Sept. IJ, 197 J Seiten 116 bis 121). Bei einem solchen
MOS-Speicher sind an den Kreii/ungsstellen zwischen
den WortleiHingen und den Bitleitungen die Speicherelemente
angeordnet. Zwischen zwei Bitleitungen ist ein s Leseverstärker angeordnet und zwar so, daß der
Leseverstärker, der als getaktetes Flip-Flop aufgebaut ist, symmetrisch an den Uitleitungen liegt. Die
Bitleitungen sind dabei jeweils mit den Drai Anschlüssen
der Schalttransistoren de« getakteten Flip-Flops
ίο verbunden.
In Fig. I ist ein solcher Leseverstärker LVl gezeigt.
Er besieht aus Inverter η ΓΙ, ΓΙ, bzw. Γ2, ΓΑ. Die
MOS-Transistoren Γί und Γ2 sind Schalttransistoren,
die MOS-Transistoren Γ J und T4 Lasttransistoren. Der
is. weiter vorgesehene MOS-Transistor Γ9 ist beim
Schreibvorgang immer geöffnet. VDD ist eine Betriebsspannung, .91 und S 2 sind Tak ι signale. |eweils an dem
DrainanschluU der Transistoren ΓI und Γ2 sind
Bitleitungen PLl li/w. l>l. 2 angeschlossen. An den
ίο Kreuzungspunkten /wischen den llilleilnngen DL1,
Dl. 2 und Worlleitiingcn IW. sind Speicherelemente SE
angeordnet. Mit Cl b/w. C2 sind l.eitiingskapa/itäten
der Bitleitungen Dl. I b/w. IH. 2 bezeichnet. R stellt den
Widerstand der llitkiiiiiig Dl. I dar.
Die in eines der .Speicherelemente .SVfcin/uschreibende
Information wird. /. 11. an dem Piiiikl -V zugeführt.
Der Leseverstärker LVl wird beim Umschreiben der
Binärsignale mit verwendet. Er muli darum so betrieben werden, daß entsprechend des einzuschreibenden
jo Binärsignals die !!!(leitung umgeladen wird.
Da bei der Anordnung der F i g. I die Bitleitung DL I
mit dem DrainanschluO des .Schalttransistors TX
verbunden ist, wird die Bitleitung />/. I durch den
Transistor TX sehr stark belastet. Bei einer derartigen Anordnung ist das Einschreiben des Binärsignals »1« in
eine der Speicherzellen SE besonders kritisch. Liegt nämlich nach dem Lesevorgang die Bitleitung DL 2 auf
»I«, so ist der Transistor Tl gut leitend und damit die
Bitleitung DL I völlig entladen. Soli beim Schreibvorgang das Binärsignal »I« auf die Bitleitung DL I
übertragen werden, so ergibt sich eine Spannungsteilung zwischen dem Widerstand R der meist diffundierten
Bitleitung DL I und dem Innenwiderstand des gut leitenden Schalttransistors TX. Von Λ her muß also ein
genügend groUer Strom durch den Schalttransistor Π
geliefert werden, damit die Spannung der Bitleitung DL I am Stcuereingang des Schalttransistors Γ2 über
dessen Schwellsprjinung VT liegt. Infolge der Spannungsteilung
ist die Steuerspannung für den Schalttransistor Γ2 aber sehr klein, so daß die Bitleitung DL 2
durch den Schaittransistor T2 nur langsam entladen wird. Dadurch wird auch der Schaittransistor Π über
die Flip-Flop-Rückkopplung split gesperrt. Erst nach
Sperren des Schalttransistors Tl wird aber die Bitleitung DL I völlig aufgeladen und der Schreibvorgang
damit beendet. Ein Nachteil der Verwendung dieses bekannten Leseverstärker besteht also darin,
daß sich mit ihm eine zu lange Schreibphase ergibt.
Ein Leseverstärker, bei dem die Bitleitungen direkt an
Ein Leseverstärker, bei dem die Bitleitungen direkt an
fto die Steuereingängc der Schalttransistoren des Flip·
Flops angeschlossen ist, ist 111 der DE-OS 22 62 171
beschrieben. Dort ist allerdings nur der Lesevorgang erläutert worden. Bei solchen l.eseverstärkern kann
/.um Einschreiben von Binärsignalen die ein/uschreibcn-
6s de Information in Form eines Potentials an die Steuereingängc der Schalttrarisisloren angeschaltet
WLT(JeIi(DI. OS .'I 4KH1Ih). Die llcl.islimn der liitleiliui):
beim Sthreibvoigang durch die Sih.illlransistoren wird
damit geringer. Dementsprechend wird auch die Schreibphase beim Einschreiben einer Information
verkämt
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, ein Wegfallen und einer Anordnung zum
Einschreiben von Binärsignalen in ausgewählte Speicherelement!.· eines MOS-Speichers anzugeben, bei der
die Bitleitungen an die Steuereingänge der Schalttransistoren eines getakteten Flip-Flops angeschlossen sind
und bei der die Schreibphase noch weiter verkürzt wird.
Diese Aufgabe wird dadurch gelöst, daß beim Schreibvorgang die Ablrenntransistoren solange gesperrt
sind, bis die Hitlcitung über den Uitschalter entsprechend der einzuschreibenden Information umgeladen
ist und bis der von der Hi ι leitung angesteuerte Schalltransistor entsprechend dieser Information eingestellt
IsL
Die Aufgabe wird weiterhin dadurch gelöst, daU beim
.Schreibvorgang die Ahtreiintransistoren leitend gesteuert
sind, und dal) das Verhältnis W/l. der
Ablremiiransisioren kleiner ist .ils das Ve, hälini.« W/L
derSchalltran.sistoren, so daU im leitenden Zustand der
Innenwiderstand der Abtreiiiitransistoren groi) ist im
Verhältnis /u demjenigen der .Schalltransistoren, wobei VV die Breite und /. die Lauge des Kanals der
Transistoren bedeutet.
Da die in den Rückkupplungszweigen des Flip flops
aufgebauten Abtrenntransistoren während des Schreibvorganges gesperrt sind, entfallt jegliche Rückwirkung
der Spannungsverhältnisse auf der zweiten Hitleitung auf die .Spannungsverhältnisse der ersten Bitleitung.
Rückwirkungen können damit nicht mehr auftreten und die Umladung der einen Bitleitung wird nicht mehr von
den Verhältnissen auf der anderen Hitleitung und dem anderen Inverter des Flip-Flops beeinflußt.
Durch eine entsprechende Dimensionierung der Abtrenntransistoren, und zwar durch Wahl des Verhältnisses
W/L der Transistoren kann der Innenwiderstand der Abtrenntransistoren während des Schreibvorganges
sehr groß gemacht werden im Verhältnis zum Innenwiderstand der Schalttransitoren. Auch dadurch
kann eine Entkopplung der einen Bitleitung von der anderen Bitleitung und von dem anderen Inverter
erreicht werden.
Anhand von Ausführungsbeiipielen, die in den Figuren dargestellt sind, wird die Erfindung weiter
erläutert. Es zeigt
Fig. 1 die Anordnung bei Verwendung eines Leseverstärkers mit Ahtrenntransistoren in den Rückkopplungszweigen,
Fig.3 ein Spannungsdiagramm bei einer ersten
Betriebsart des Leseverstärkers,
Fig.4 ein Spannungsdiagramm bei einer zweiten
Betriebsart des Leseverstärkers und
F i g. 5 den Aufbau eines in die Bitleitung eingeschalteten Bitschalters.
Ein Leseverstärker LV2 ist wiederum symmetrisch
zwischen einer ersten und einer zweiten Bitleitung DL I bzw. DL 2 angeordnet. Der Leseverstärker L V2 besteht
aus zwei Invertern mit Transistoren 76, 78 bzw. 77,
79. Die Transistoren 76 und 77 sind Schalttransistoren, die Transistoren 7 8 und 79 Lasttransistoren. In
den Rückkopplungszwcigen der beiden Inverter ist jeweils ein Abirenntransistor 712 bzw. 713 angeordnet.
Die weiterhin vorgesehenen Transistoren Λ10 und ΓΙ1 sind nur für det; ' csevorgang notwendig, sie sind
während des Einschreiben einer Information immer geöffnet. W>/>ist wieder die Betriebsspannung, 53, 54,
55 sind Taktsignale.
Die Bitleiliingen DL I bzw. DL 2 sind nun au die
Steuereingänge der Schaltiransistoren /6 bzw. Γ7 angeschaltet. Die einzuschreibende Information wird
von einem Schreibverstärker 5Vüber einen Umschalter
BS zugeführt, der seinerseits wieder mil der Bitleitung DL 1 verbunden ist. Der Schreibversiärker 51'kann in
bekannter Weise aufgebaut sein, er kann mit mehreren Bitleitungen verbunden werden.
ίο Der Billschulter 55, dessen Aufbau sich aus Fig. 5
ergibt, wird in Abhängigkeit eines Schreibtjktes .ST, der
von einem Generator Cl geliefert wird, und der Ausgangssignale eines Bitdecoders HD geschlossen.
Dann wird die einzuschreibende Information der Billeitung DL I zugeleitet. Der Bildecoder HD und der
Generator Cl kann in bekannter Weise aufgebaut sein.
Der Einschreihevorgang wire! anhand des Spanniingsdiagramms
der F i g. I erläutert. Dabei soll eine Information in eines der an «' r Biileiiung DU
ίο angeschlossene Speicherelemente SF eingeschrieben
werden. Das Einschreiben von Informationen in Speicherelemente, die an andere Biileiliingen Dl.
angeschlossen sind, erfolgt in entsprechender Weise.
Mit Hilfe eines an einer Worileitiing Wl. angelegten
i% Signuies WL wird eine Wortleiiung Wl. ausgewählt.
Gleichzeitig wird das Taktsignal 5.3 angelegt und werden damit die Lasttransistoren /8 und 79
eingeschaltet. Das Taktsignal 54 win! nicht angelegt, so
daß die Transistoren 710und ΓΙ Ι geöffnet bleiben.
)o Zu Beginn des Schreibvorganges wird der Takt 55 von »!«-Potential auf »0«-Potential umgeschaltet, und
damit der Transistor 712 und 713 geöffnet. Dadurch ist
die Hitleitung DL 1 vollständig vom Schalnransistor 77
entkoppelt. Der volle von dem Bitschalter IiSgelieferte
Strom steht dann /ur Umladung der Bitleitung DL 1 zur
Verfugung.
In Fig. J ist in der Zeile U die i'insch-eibende
Information gezeigt, in der Zeile 57der Schreibiakt, in
den Zeilen dl I und dl2 die Spannungsverlätife auf den
L'illeitungen DL 1 und DL 2. Die ausgezogenen Kurven
geben die Verhältnisse beim Einschreiben des Binärsignals »1«, die gestrichelten Kurven die Verhältnisse
beim Einschreiben des Binärsignals »0« wieder.
Bei der Betriebsweise, bei dei während des Einschreibens eines Binärsignals die Abtrenntransistoren
712 bzw. 713 geöffnet sind, benötigt das Schreiben einer »0« mehr Zeit und soll daher auch hier erläutert
werden. Zu Beginn der Schreibphase P liege die Bitleitung DLi auf »!«-Potential. Die Bitleitung DLi
wird dann über (Jen Bitschalter BS schnell entladen, wodurch der Schalttransistor 76 gesperrt wird und der
Knoten K 2 schnell positiv wird. Die Übernahmephase UE — das ist die Zeit, die notwendig ist, um die
Schreibinformafinn in den Leseverstärker /u übernehmen
und in der das Taktsignal 55 Null sein muß — ist abgeschlossen, wenn sich die Spannung an den Knoten
K 2 sicher eingestellt hat. Das Taktsignal 55 wird daher frühestens nach r.ncm Sicherheitsabstand /1 wieder auf
»1« geschaltet. Bedingt durch Toleranzen derTechnologie und Spannungen entsteht allerdings noch ein
zusätzlicher Streubereich (2 für das Einschalten der Transistoren 712 und 713 durch das Taktsignal 55.
Erst jetzt wird durch Einschalten der Rückkopplungs-/weige die Bitleitjiig DL 2 über den Transistor /'13
ftj ebenfalls auf die Spannung des Knoiens K 2 aufgeladen.
Durch Einführen einer Übernahmephase IH: in der
die Abtrenntransistoren 712 und 71.3 geöffnet sind,
läßt sich c'ie Schreibzeit verkürzen, da der I eseverslär-
kiT l.Y'l sehr schnell eingestellt werden kann. Da die
Bitlcitung I)I durch keinen der .Schalttransistoren des
Leseverstärker* stark belastet werden kann, ist auch der
Aufwand und der VcrliiMlcisiimgsbcclarf des Bitschal
tcrs /i.S gering. <,
Die Schreib/eil kann noch weiter verkürzt werden.
wenn aiii die I Ibcrnahnu'phase verzichtet wird. Dies
kann dadurch erfolgen, daß die Abtrenntransistoren 7 12 und 7 I 3 im Verhältnis zu den l.asitransistorcn 7'8
und 79 und den Schalttransistoren 76 und 77 κ,
bemessen werden Dabei wird das Verhältnis W/l.
entsprechend gewählt Wist die Breite, /.die Länge des
Kanals eines MOS-Transistors, für die Bemessung der
Ahttcnnttanstisioren gelten dabei folgende Regeln: Das
Verhältnis WV/. der Schalttransistorcn 7"6 und Tl wird
nicht durch den Schreibvorgang, sondern durch den Lcscvorpang festgelegt Von dem Verhältnis W/L der
Schalttransisloren Tb und Tl ist damit auszugehen. Für
jjjj. ■><·>!»chslüir," der Urnlsdcrcii der Ei'.lci'"" "'
muß dieses Verhältnis bei den Abtrenntransistoren T\2 und 713 größer als des bei den Last transistoren 7"8 und
7'9. aber kleiner als bei den Schalttransistoren 7~6 und
Tl ausgelegt werden. Durch das Verhältnis W/L wird der Innenwiderstand der Transistoren entsprechend
festgelegt
Um die Ubcrnahmcphase zu vermeiden, bleibt das Taktsignal 5 5 auch während des Schreibvorgangs auf
»1«. d. h. die Abtrennlransistoren 7"12und 7Ί3 bleiben
im leitenden Zustand Da aber das Verhältnis W/L der Abirenntransistoren 7~I2. 7~13 im Vergleich zu dem
Verhältnis W/L der Schalttransistoren Tb und Tl klein
gewählt worden ist. sind die Abtrenntransistoren trotz Anliegen des Taktsignals 55 nur schwach leitend,
während z. B der Schalltransistor Tl stark leitend sein
kann. Dadurch ist die Bitleitung DL 1 von dem stark leitenden Transistor 7 7 entkoppelt. Die Bitleitung DL 1
kann somit durch einen Bitschalter BS geringer Verlustleistung sehr schnell umgeladen werden. Da aber
der Rückkopplungszweig wegen Anliegens des Taktes 5 5 - 1 eingeschaltet bleibt, wird die Spannungsänderung
des Knotens K 2 sofort auf die Bitleitung DL 2 und den Steuercingang des Schalttransistors Tl übertragen.
Damit w ird die Schreibphase ^abgekürzt.
Die Spannungsverläufe bei einer derartigen Betriebsart
des Leseverstärkers LV2 sind in F i g. 4 dargestellt. Fs sind wiederum die Spannung w/auf der Wortleitung
WL die Taktsignale 53, 54, 55, die einzuschreibende Information ß, der Schreibtakt ST, und die Spannungsverhältnisse auf den Bitleitungen DLt und DL 2
gezeigt. Aus F i g. 4 ergibt sich, daß eine Übernahmephase für den lakt .S 5 enifälll und daß somit die
Schreibzeit verringert wird. Fs ist aufgezeigt, daß sicli
die Spannung auf der Bitleitung Dl. 2 sofort entsprechend der Spannung der Bitleitung DL i ändert.
Fig. 5 zeigt einen möglichen Aufbau des Bitschaiter*
S.S. Der Bitschaltcr kann aus zwei Transistoren 7"15 und
T16 bestehen. Die gesteuerte Strecke des ersten
Transitors 715 liegt in der Leitung, die davon dem Schrcibvcrstärkcr zur Bitlcitung Dl. 1 führt. Der
Steucreingang des Transistors 7Ί5 ist in der gesteuer ten Strecke des Triinsistors 7 16 angeordnet, der auch
der Schreibtakt 57" zugeführt wird. Der Steuereingang
des Transistors 7" 16 ist mit dem Bitdecoder verbunden Soll auf der Bitleitung DL\ eine Information eingeschrieben
werden, dann wird der Transistor Γ16 durcli
den Bitdecoder leitend gesteuert. Damit liegt der Schreibtakt 57"am Sleuereingang des Transistors 7"15
an und bringt diesen in den leitenden Zustand. Die ciii/.uM-iii L-iijciiiJt iiiiiii nicuiuii wild uami auf die
Bitleitung DL 1 übertragen. Der Transistor 7"15 hat den
Innenwiderstand Ri.
Würde ein entsprechend F i g. 5 aufgebauter Bitschal
ter 35 bei einer Anordnung gemäß der Fig. I verwendet werden, dann müßte beim Schreiben der
Schreibstrom / durch den Transistor 7*15 den Leseverstärker L V1 umsetzen. Da der Strombedarf bei
dieser Anordnung wegen der starken Belastung, die der Lesevcrstä, *er darstellt, verhältnismäßig groß ist, ist es
erforderlich, daß der Transistor T15 groß ausgelegt ist
daß damit das Verhältnis W/L groß ist und damit der Innenwiderstand Ri des Transistors 7Ί klein ist
Außerdem ist ein leistungsfähiger Schreibverstärker notwendig, da er einen großen Schreibstrom aufbringen
muß. Weiterhin ist eine hohe Steuerspannung am Steuereingang des Transistors 7Ί5 erforderlich die
über den Transistor T16 durch den Bitdecoder und der
Schreibtakt erzeugt werden muß.
Wird jedoch ein derart aufgebauter Bitschalter bei einer Anordnung gemäß der Fig. 2 verwendet, dann
kann der Schreibstrom entweder geringer oder gleich Null sein. Dies bedingt einen geringeren Aufwand und
Platzbedarf für den Bitschalter, eine geringere Leistung und eine geringere .Steuerspannung bei dem Bitschalter
und dem Schreibverstärker.
Somit ergeben sich für die erfindungsgemäße Anordnung folgende Vorteile: Es wird eine kurze
Schreibzeit erzielt, der Aufwand für den Bitschalter dessen Leistungs- und Platzbedarf ist geringer, der
Serienwiderstand der meist diffundierten Bitleitung ist unkritisch.
Hierzu 2 Blatt Zeichnungen
Claims (3)
1. Verfahren tun Einschreiben vor Binarsignalen
in ausgewählte Speicherelemente eines MOS-Speichers unier Verwendung eines als getaktctus
Flip-Flop aufgebauten Leseverstärker!;, der aus zwei rückgekoppelten Invertern mit jeweils einem Sehaltiransistor
und t ir.em Lasttransistor besteht, bei dem in jedem Rückl.npplungszweig jeweils ein Abtrenntransistor
angetirdnet ist, bei dem die Bitleitungen der .Speicherelemente jeweils an dem .Sieuereingang
eines der SchalItransistoren des Leseverstärkers
urlgeschlossen iisd und bei der die Schreibinfurmation
nur auf eir e der Bitleitungen übertragen wird, dadurch gekennzeichnet, daß beim
Schreibvorgang die Abtrenntransistorun (T12, TIi)
solange gesperrt sind, bis die Bitleitung (DL) über den Bitschalter (i3S) entsprechend der einzuschreibenden
In/ormiition umgeladen ist und bis der von
ui;r niileitung c,!gesteuerte Schaittransistor (Tb
b/w. Tl) entsf rrchend dieser Information eingestellt
ist.
2. Anordnung /um Einschreiben von Binarsignalen, in ausgewählte Speicherelemente eines MOS-Speichcrs
unter Verwendung eines als getaktetes Flip-Flop aufgehi.iten Leseverstärkers, der aus zwei
rückgekoppelter Invertern mit jeweils einem Schalttransistor und ei HMiI Lasttransistor besteht, bei dem
in jedem Rückk >: plungszweig jeweils ein Abtrenntransistor
;<!geordnet ist, bei dem die Bitleituiigen
der Speicherelemente jewei!1= an dem t'ingang eines
der Schalttrans iloren des Leseverstärker angeschlossen
sind und bei der di° Schreibinfornuition
nur auf eine <!(-■ Bitleitungen übertragen wird, dadurch gekennzeichnet, daO beim Schreibvorjjang
die Abtrenntraiü stören (T12, 7ΊΙ3) leitend gesteuert
sind, und daß das Verhältnis W/L der Abtrenntransistoren kleiner ist als das Verhältnis
W/L der Schall :ransistoren (T6, T7), so da£. im
leitenden Zustand der Innenwiderstand der Abtrenntransistoren
i;roß ist im Verhältnis zu demjenigen der Schalung listoren, wobei Wdie Breite und L
die Länge des K.;ruls der Transistoren bedeutet.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß da: Verhältnis W/Z.der Abtrenntr£.nsistoren
(T12, TU) größer ist als das Verhältnis W/L
der Lasttransistoren (Γ8, Γ9).
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742443529 DE2443529B2 (de) | 1974-09-11 | 1974-09-11 | Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers |
| GB32631/75A GB1522183A (en) | 1974-09-11 | 1975-08-05 | Binary signal data stores |
| NL7510186A NL7510186A (nl) | 1974-09-11 | 1975-08-28 | Inrichting voor het inschrijven van binaire sig- nalen in uitgekozen geheugenelementen van een mos- -geheugen. |
| FR7526874A FR2331121A1 (fr) | 1974-09-11 | 1975-09-02 | Dispositif pour enregistrer des signaux binaires dans des elements selectionnes d'une memoire mos |
| IT26848/75A IT1042254B (it) | 1974-09-11 | 1975-09-03 | Dispositivo per iscrivere segnali binari in elementi memorizzatori scelti in una memoria mos |
| CH1157875A CH586946A5 (de) | 1974-09-11 | 1975-09-05 | |
| US610756A US3992704A (en) | 1974-09-11 | 1975-09-05 | Arrangement for writing-in binary signals into selected storage elements of an MOS-store |
| BE159949A BE833310A (fr) | 1974-09-11 | 1975-09-11 | Dispositif pour enregistrer des signaux binaires dans des elements selectionnes d'une memoire mos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742443529 DE2443529B2 (de) | 1974-09-11 | 1974-09-11 | Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2443529A1 DE2443529A1 (de) | 1976-03-25 |
| DE2443529B2 DE2443529B2 (de) | 1977-09-01 |
| DE2443529C3 true DE2443529C3 (de) | 1978-04-27 |
Family
ID=5925478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19742443529 Granted DE2443529B2 (de) | 1974-09-11 | 1974-09-11 | Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers |
Country Status (8)
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