DE3130330A1

DE3130330A1 - "uebertragschaltung"

Info

Publication number: DE3130330A1
Application number: DE19813130330
Authority: DE
Inventors: Ronald Lamar 18018 Bethlehem Pa. Freyman
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1980-08-04
Filing date: 1981-07-31
Publication date: 1982-04-15
Also published as: JPH0221013B2; FR2488006A1; CA1167936A; GB2081945A; NL8103665A; GB2081945B; US4357675A; JPS5752945A; FR2488006B1

Description

Beschreibung

Die vorliegende Erfindung bezieht sich auf eine Obertragschaltung gemäß Oberbegriff des Anspruchs 1. Anwendung finden derartige Ubertragschaltungen beispielsweise in Ketten-Schnellübertragbildnern, die zum Weitergeben von Übertragsignalen in binären Paralleladdierern verwendet werden.

Ketten-Schnellübertragbildner (ripple-carry generating circuits) mit mehreren kaskadierten Stufen, von denen jede ein Übertragungsglied zum Steuern der Fortpflanzung eines Übertragsignals durch die Stufe aufweist, weisen bekanntermaßen den Vorteil rascher Übertrag-Fortpflanzung, einfacher Schaltungstopologie und kompakten Layouts in einer integrierten Schaltung auf. Typischerweise besitzt jede Stufe einer Ketten-Übertragschaltung einen Eingangsanschluß zum Empfangen eines Eingangs-Übertragsignals, einen Ausgangsanschluß zum Bereitstellen eines Ausgangs-Übertragsignals, ein Übertragungsglied, dessen Leitungspfad in Serie zwischen dem Eingangs- und dem Ausgangsanschluß liegt, einen getakteten Last-Transistor, dessen Kanal zwischen den Ausgangsanschluß und

einen VDD-Versorgungsanschluß geschaltet ist, sowie eine Übertragb.ildungs-Logikschaltung, die an den Ausgangsanschluß angeschlossen ist und auf ein Addenden- und Augenden-Signal anspricht_r um das richtige Ausgangsübertragsignal zu bilden.

Weil jede Stufe der Übertragschaltung einen Serienwiderstand und eine Parallelkapazität in den Übertrag-Fortpflanzungsweg einfügt, nimmt die Fortpflanzungsverzögerung eines durch eine mehrere Stufen aufweisende Übertragschaltung laufenden Übertragsignals mit der Anzahl der Stufen rasch zu.

Da weiterhin die Übertrag-Fortpflanzung in einer dynamischen Übertragschaltung nur während eines festen aktiven Intervalls erfolgt, kann ein Übertragsignal nach seiner Fortpfknzung durch einen langen Abschnitt der Übertragschaltung so verzögert sein, daß seine Amplitude nicht den endgültigen logischen Pegel vor dem Ende des aktiven Intervalls erreicht und somit gedämpft auftritt. Somit verursacht eine extrem lange Fortpflanzungsverzögerung des Übertragsignals in einer dynamischen Übertragschaltung das Problem der Übertragsignal-Dämpfung, wodurch sich Beschränkungen hinsichtlich des minimalen aktiven Intervalls derartiger Schaltungen und hinsichtlich der maximalen Anzahl der Stufen in solchen Schal-

tungen ergeben.

Eine bisherige Lösung der Übertragsignal-Dämpfung in Ketten-Übertragschaltungen bestand darin, eine lange Übertragschaltung in kurze Abschnitte zu unterteilen und zwischen diese Abschnitte einen Pufferverstärker einzufügen, um den vollen logischen Pegel des Übertragsignals nach jedem Abschnitt wiederherzustellen. Diese Lösung jedoch hat den Nachteil, daß jeder nichtinvertierende Pufferverstärker etwa 2 Gatterlaufzeiten zu der Übertragsignal-Fortpflanzungszeit durch die Übertragschaltung hinzufügt, und daß die Pufferverstärker selbst eine wesentliche Quelle für übertragsignal-% ; Fortpflanzungsverzögerungen bilden. Weiterhin erhöht das Hinzufügen von Pufferverstärkern zu einer Ubertragschaltung die Layout-Fläche bei Ausbildung als integrierte Schaltung, und folglich erhöhen sich die Herstellungskosten einer derartigen integrierten Schaltung, Es besteht demnach ein Bedürfnis an einer Lösung des Übertragsignal-Dämpfungsproblems in Ketten-Schnellübertragbildnern, um die oben aufgezeigten Nachteile zu vermeiden, indem eine kürzere Übertragsignal-Laufzeitverzögerung ermöglicht wird und bei Ausbildung als integrierte Schaltung ein kompakteres Layout möglich ist.

Der Erfindung liegt demnach die Aufgabe zugrunde, eine Übertragschaltung der eingangs angesprochenen Art so weiterzubilden, daß die Laufzeitverzögerung des tibertragsignals verkürzt wird, bzw. das Layout der Schaltung kompakter ist, wenn die Schaltung als integrierte Schaltung ausgelegt wird.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein schematisches Diagramm eines Abschnitts eines herkömmlichen typischen binären Paralleladdierers mit einer Stufe eines Ketten-Schnellübertragbildners,

Fig. 2 ein Blockdiagramm einer bekannten Ketten-Übertragschaltung, bei der Pufferverstärker zum Wiederherstellen der logischen Pegel des Übertragsignals verwendet werden, und

Fig. 3 ein schematisches Diagramm eines Abschnitts eines binären Paralleladdierers mit einer Stufe eines Ketten-Schnellübertragbildners nach der Erfindung.

Fig. 1 zeigt einen Abschnitt eines binären Paralleladdierers 1000, der mittels Metäll-Oxid-Halbleiter-(MOS-) Transistoren ausgelegt ist und zwei Antivalenz-Glieder 1001 und 1002 sowie eine Stufe 1003 eines Ketten-Schnellübertragbildners aufweist. Die Ubertragstufe 1003 enthält einen Eingangsanschluß 1004, der ein negierte's Übertrag-Eingangsbit C. empfängt, und einen Ausgangsanschluß 1005, der ein negiertes Übertrag-Ausgangsbit G . abgibt, ein Übertragungsglied mit einem Transistor Qf, dessen Kanal in Serie zwischen dem Eingangs- und dem Ausgangsanschluß liegt, einen getakteten Last-Transistor Q2, dessen Kanal zwischen einem VDD-Versorgungsanschluß und dem Ausgangsanschluß liegt, und eine Übertraggeneratorschaltung mit zwei Transistoren Q3 und Q4, deren Kanäle in Serie zwischen dem Ausgangsanschluß und Masse liegen, aufweist.

Die Übertragschaltung wird durch ein an das Gate des Last-Transistors Q2 gelegtes Vorlade-Taktsignal φ periodisch aktiviert und deaktiviert. Während des Inter-

valls, in dem das Signal φ einen logischen Pegel "1" aufweist,, ist die Übertragschaltung nicht aktiv, und der Transistor Q2 leitet, wodurch er den Ausgangsanschluß 1005 auf im wesentlichen VDD-Potential zieht. Während des Intervalls, in dem das Signal φ einen logischen Pegel "0" aufweist, ist die Ubertragschaltung aktiv, und der Transistor Q2 ist ausgeschaltet, um den Ausgangsanschluß von dem VDD-Versorgungsanschluß zu trennen.

Während die Übertragschaltung aktiv ist, empfängt der Addierabschnitt das Äugenden- und Addenden-Bit A1 bzw. A2, die dieselbe Wertigkeit aufweisen. Die Bits A1 und A2 werden an die Gates der Transistoren Q3 und Q4 der Übertraggeneratorschaltung gelegt. Sind Al und A2 beide auf dem logischen Pegel "1", werden Q3 und QA in den leitenden Zustand gebracht, und der Ausgangsanschluß wird auf Massepotential gehalten, der einem logischen Pegel "0" entspricht. Auf diese Weise führt die Übertraggeneratorschaltung die logische NAND-Funktion mit den Bits A1 und A2 aus. Die Bits A1 und A2 werden außerdem an das erste Antivalenz-Glied 1001 gelegt, das an dem Ausgangsknoten 1007 ein Partialsummen-Bit erzeugt. Das Partialsummen-Bit gelangt dann zusammen mit dem von einem Negator 1006 invertierten Bit C. an das zweite

Antivalenz-Glied 1002, und der zweite Halbaddierer berechnet das Summenbit S.

Das Partialsummen-Bit 1007 wird durch einen weiteren Negator 1008 invertiert und an das Gate des Übertragungsglied-Transistors Q1 gelegt. Hat das Partialsummen-Bit einen logischen Pegel "0", wird Q1 leitend, so daß das Bit C. am Eingangsanschluß der Stufe zum Ausgangsanschluß der Stufe durchläuft. Daher kann ein Bit C.

in

vom Eingangs- zum Ausgangsanschluß laufen, wenn die Bits A1 und A2 entgegengesetzte logische Zustände aufweisen; unter diesen Bedingungen liefern das erste Antivalenzglied 1001 und der Negator 1008 einen logischen Pegel "1" an das Gate von Q1.

Ein sich durch die Stufe der Übertragschaltung fortpflanzendes Übertragsignal trifft auf einen Serienwiderstand, der vornehmlich aus dem Einschalt-Widerstand des Transistors Q1 und einer Parallelkapazität bezüglich Erde, die vornehmlich gebildet wird durch die Gate-Kanal-Kapazität von Q1, die Eingangskapazität des Negators 1006 und die dem Source und Drain von Q1 zugehörigen Streukapazitäten, der Source von Q2 und dem Drain von Q3, besteht. Die Kombination aus Serienwiderstand und

Parallelkapazität in jeder Stufe bewirkt, daß die Verzögerung der Fortpflanzung des invertierten Übertragbits durch die Übertragschaltung rasch mit der Anzahl der Stufen der Übertragschaltung ansteigt. Aufgrund der Tatsache, daß die Übertragfortpflanzung nur während eines festen Intervalls erfolgen kann, während dessen die Übertragschaltung aktiv ist, kann die Zeit, die das invertierte Übertragbit zum Durchlaufen vieler Stufen der Übertragschaltung benötigt, die Zeitdauer des festen Intervalls überschreiten, und das invertierte Übertragbit kann nach seiner Fortpflanzung durch diese Stufen vor dem Ende der festen Zeitdauer möglicherweise nicht seinen vollen logischen Pegel erreichen= Dies führt zu einer wirksamen Dämpfung des invertierten Übertragbits bei dessen Fortpflanzung, und bei langen Übertragschaltungen kann der logische Pegel des invertierten Übertragsignals so geschwächt sein, daß er durch den das invertierte Übertragbit empfangenden Addiererabschnitt nicht korrekt erfaßt werden kann. Daher ergibt sich durch die Fortpflanzungsverzögerung des Übertragsignals eine unerwünschte Beschränkung hinsichtlich des kleinsten aktiven Intervalls und der maximalen Anzahl von Stufen in einer Übertragschaltung.

Fig. 2 zeigt diese Verhältnisse anhand eines Blockdia-

gramms, welches einen bisherigen Losungsversuch des Problems der Übertragsignaldämpfung in Ketten-Übertragschaltungen darstellt. Die Blöcke 2001 bis 2005 stellen N Stufen einer Übertragschaltung dar, wobei jede Stufe einen Aufbau wie die übertragstufe 1003 in Fig. 1 aufweist. Die Übertragschaltung unterteilt sich in drei Stufen umfassende Abschnitte, und nach jedem Abschnitt ist ein nicht-invertierender Pufferverstärker eingefügt, um das Übertragsignal auf dessen vollen logischen Pegel zurückzubringen und dadurch die Probleme der übertragsignaldämpfung zu vermeiden. Der Pufferverstärker besteht typischerweise aus zwei kaskadierten Negatoren, und er fügt daher eine Fortpflanzungsverzögerung in die Schaltung ein, die derjenigen -von zwei logischen Verknüpfungsgliedern äquivalent ist. Die minimale Verzögerung der gesamten Übertragschaltung erreicht man dadurch, daß man die Anzahl der Stufen in jedem Abschnitt'so festlegt, daß die Verzögerung durch den Abschnitt etwa der Verzögerung eines Pufferverstärkers entspricht. Auf diese Weise tragen die Pufferverstärker in einer optimierten Schaltung etwa zur Hälfte der Verzögerung in einer solchen Übertragschaltung bei.

Weiterhin erhöhen die Pufferverstärker die Layout-Fläche in der Übertragschaltung, wenn diese als integrierte Schaltung ausgebildet wird. Die Erhöhung der Fläche ergibt sich nicht nur aus den für die zusätzlichen Schaltungselemente der Pufferverstärker selbst benötigten Flächen, sondern außerdem aus dem Verlust an Einfachheit des Layouts, die bedingt ist durch eine Übertragschaltung mit identischen Stufen.

Fig. 3 zeigt ein schematisches Diagramm eines Abschnitts 3000 eines Paralleladdierers mit einer Stufe 3001 einer verbesserten Übertragschaltung. Entsprechende Bauteile sind in den Fig. 1 und 3 mit gleichen Bezugszeichen versehen. Der Addierabschnitt ist in N-Kanal-MOS-Technologie mit Last-Transistoren vom Verarmungstyp ausgelegt. Die Antivalenzglieder 1001 und 1002 haben ebenso wie der Negator 1008 bekannten Aufbau. Die Verbesserung der Übertragschaltung besteht darin, daß in jeder Stufe ein Regeneriernetzwerk mit Transistoren Q10, Q11, Q12 und Q13 zum Wiederherstellen des logischen Pegels "0" eines C. -Bits auf den vollen Wert, der in diesem Fall Massepotential entspricht, hinzugefügt ist. Aufgrund der Tatsache, daß der Eingangsanschluß jeder Stufe durch den Last-Transistor der unmittelbar vorausgehenden Stufe vor der Aktivierung der Übertragschaltung im we-

sentlichen auf volles VDD-Potential hochgezogen wird, benötigt der. logisch»
keine Regenerierung.

benötigt der.logische Pegel "1" eines Signals C.

Das Regeneriernetzwerk enthält ein NOR-Glied mit Transistoren Q1O, Q11 und Q13, die die Signale φ und C. empfangen; die logische NOR-Funktion wird am Knoten A und dem Gate von Q12 ausgeführt. Das NOR-Glied liefert außerdem das komplementierte C. -Bit an das zweite Antivalenzglied 1002. Wenn die Übertragschaltung inaktiv ist und das Signal φ einen logischen Pegel "1" aufweist, gelangt Q11 in den leitenden Zustand und zieht den Knoten A auf Massepotential, während Q12 in den nichtleitenden Zustand gelangt. Wenn die Übertragschaltung aktiv ist und das Signal φ einen logischen Pegel "O" aufweist, während das Signal Q. einen logischen Pegel "1" hat, gelangt Q11 in den nicht-leitenden Zustand, Q10 jedoch wird leitend. Unter diesen Bedingungen bleibt der Knoten A im wesentlichen auf Massepotential, und Q12 bleibt nichtleitend. Wenn jedoch während der aktiven Phase der Übertragschaltung C. einen ausreichend niedrigen Pegel annimmt, um das Leiten von Q10 herabzusetzen und Q13 zu gestatten, den Knoten A auf einen Pegel zu ziehen, der ausreichend hoch ist,

Q12 leitend zu machen, wird der Eingangsanschluß 1004 von QI2 a"uf im wesentlichen Massepotential gezogen, welches der untere Extremwert des logischen Pegels "0ⁿ ist. Wenn folglich der Signalpegel am Eingangsanschluß unter den Schwellenwertpegel des NOR-Glied für den logischen Pegel "O" abfällt, stellt das Regeneriernetzwerk den Signalpegel auf im wesentlichen Massepotential zurück. Der Schwellenwertpegel für die logische "0" des NOR-Glieds bestimmt sich durch das Verhältnis der Querleitfähigkeiten (ß) der Transistoren Q13 und Q10, die so eingestellt werden können, daß der gewünschte Schwellenwert für einen logischen Zustand "0" erreicht wird.

Das Regeneriernetzwerk sorgt für ein Wiederherstellen des Übertragsignals innerhalb einer Stufe, ohne daß entlang des Übertrag-Fortpflanzungspfades logische Verknüpfungsglieder eingefügt werden. Eine zusätzliche Verzögerung ergibt sich lediglich durch das Ausmaß der erhöhten Kapazität parallel zum Eingangsanschluß aus der Verbindung des Regeneriernetzwerks. Daher ist die Übertragschaltung in der Lage, eine rascherer Übertrag-Fortpflanzungsgeschwindigkeit zu liefern als Schaltungen mit Pufferverstärkern zum Wiederherstellen des Ubertragsignals.

Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung enthält ein Regeneriernetzwerk in jeder Stufe der Ubertragschaltung, um die Vorteile eines einfachen Layouts zu erhalten, die sich dadurch ergeben, daß eine Ubertragschaltung identische Stufen aufweist. In vielen Fällen ist es jedoch nicht notwendig, die Obertragsignal-Regenerierung in sämtlichen Stufen vorzunehmen, um die Probleme der übertragsignaldämpfung zu lösen; in manchen Fällen kann es aus dem Gesichtspunkt einer verringerten Anzahl von Schaltungselementen in der Obertragschaltung wünschenswert sein, das Regeneriernetzwerk nur in so viel Stufen vorzusehen, wie es notwendig ist, um die Dämpfung unter einem bestimmten Pegel zu halten. Für gewöhnlich wird die für ein Regeneriernetzwerk benötigte zusätzliche Layout-Fläche in jeder Stufe mehr als wettgemacht durch die Layout-Flächeneinsparungen, die man dadurch erhält, daß eine Übertragschaltung mit identischen Stufen ausgebildet wird.

In manchen Fällen kann es wünschenswert sein, mehr als ein übertragungsglied in jeder Stufe einer Obertragschaltung vorzusehen, wobei jedes übertragungsglied mit seinem Leitungspfad in Serie zwischen dem Eingangs- und Ausgangsanschluß der Übertragschaltung liegt.

Wenngleich das beschriebene Ausführungsbeispiel der vorliegenden Erfindung vorsieht, daß das Übertragsignal durch ein invertiertes (C-) Übertragbit weitergegeben wird, so ist für den Fachmann klar, daß die Ausgestaltung der Schaltung gemäß der Erfindung durch geeignete Modifikationen der oben beschriebenen Schaltung so vorgenommen werden kann, daß ein nicht-invertiertes Übertragbit verwendet wird. In einem solchen Fall wird das Regeneriernetzwerk so modifiziert, daß ein abgeschwächter logischer Pegel "1" im wesentlichen auf VDD-Potential zurückgebracht wird.

Es sei darauf hingewiesen, daß die oben beschriebenen Schaltungen auch in anderen Feldeffekttransistor-Technologien ausgelegt werden können, beispielsweise in P-Kanal-MOS-(PMOS-)Technologie oder komplementärer MOS-(CMOS-)Technologie.

Leerseite

Claims

BLUMBACH · WESER BERGEN KRAMER ZWIRNER . HOFFMANN

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

Patentcortsult Radeckestraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patenlconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme Patentconsull

Western Electric Company, Incorporated

New York, N.Y., USA Preyman 1

Übertragschaltung

Patentansprüche

, 1.) Übertragschaltung, mit mehreren Stufen mit jeweils einem Eingangsanschluß, einem Ausgangsanschluß, der außer bei der letzten Stufe an den Eingangsanschluß einer nachfolgenden Stufe angeschlossen ist, und einem übertragungsglied, dessen Leitungspfad zwischen den Eingangs- und Ausgangsanschluß gekoppelt ist, einen Steueranschluß aufweist und an ein daran angelegtes Steuersignal anspricht, um einen relativ niedrigen Widerstand in dem Leitungspfad zu schaffen, dadurch gekennzeichnet , daß in wenigstens einer Stufe eine Regeneriereinrichtung (Q1O - Q13) vorgesehen ist, die auf ein an dem

München: R. Kramer Dipl.-Ing. . W. Weser Dipl.-Phys. Dr. rer. nat. · E. Hoffmann Dlpl.-Ing. Wiesbaden: P. G. Blumbach Dipl.-Ing. . P. Bergen Prof. Dr. jur.Dipl.-Ing., Pat.-Ass., Pat.-Anw.bis 1979 · G. Zwirner Dlpl.-Ing. Dipl.-W.-Ing.

Eingangsanschluß (1004) anliegendes Übertragsignal anspricht,, um den Eingangsanschluß gesteuert auf einen ersten vorbestimmten Pegel einzustellen,,
2. Übertragschaltung nach Anspruch 1, dadurch gekennzeichnet , daß jede Stufe eine an den Ausgangsanschluß (1005) gekoppelte Last (Q2) aufweist, die auf ein erstes Signal ($) anspricht, um den Äusgangsanschluß gesteuert auf einen zweiten vorbestimmten Pegel einzustellen, der repräsentativ für einen ersten logischen Zustand ist, daß an den Äusgangsanschluß eine erste Logikeinrichtung (Q
3, Q4) angeschlossen ist, die auf zweite und dritte Signale (A1 _r A2) anspricht, um am Äusgangsanschluß einen Pegel einzustellen, der repräsentativ ist für einen zweiten logischen Zustand, wenn das zweite und dritte Signal beide den ersten logischen Zustand wiedergeben, daß an den Steueranschluß des Übertragungsgliedes (Q1) eine zweite Logikeinrichtung (1001, 1008) angeschlossen ist, die auf das zweite und dritte Signal anspricht, um das Steuersignal mit dem ersten logischen Zustand zu liefern,

* %?enn das zweite und dritte Signal Pegel aufweisen, die entgegengesetzte logische Zustände repräsentieren, daß die oder jede Regeneriereinrichtung eine

dritte Logikeinrichtung (Q1O, Q11, Q13) aufweist, die auf das erste Signal und den Pegel am Eingangsanschluß anspricht, um einen für den ersten logischen Zustand repräsentativen Pegel bereitzustellen, wenn der Pegel des ersten Signals und der Pegel am Eingangsanschluß beide für den zweiten logischen Zustand repräsentativ sind, und daß eine Schaltanordnung (Q12) vorgesehen ist, die auf den für den ersten logischen Zustand repräsentativen Pegel, der durch die dritte Logikeinrichtung geschaffen wird, anspricht,, um den Eingangsanschluß an einen ersten Versorgungsanschluß anzukoppeln, wobei der erste Versorgungsanschluß bei dem für den zweiten logischen Zustand repräsentativen ersten vorbestimmten Pegel ein Vorspannungspotential empfängt.

ο Übertragschaltung nach Anspruch 2, dadurch gekennzeichnet , daß die erste Logikeinrichtung Mittel aufweist zum Liefern einer NAND-Funktion an dem Ausgangsanschluß, daß die zweite Logikeinrichtung eine Antivalenz-Funktion am Steueranschluß des Übertragungsgliedes liefert, und daß die dritte Logikeinrichtung eine NOR-Funktion an der Schaltanordnung liefert«

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4. Übertragschaltung nach Anspruch 3, dadurch g e k e η ·η ζ e i c h η e t „ daß in jeder Stufe ein zweiter Versorgungsanschluß zum Empfangen eines zweiten Vorspannungspotentials mit dem zweiten vorbestimmten Pegel vorgesehen ist, daß die Last einen ersten Feldeffekttransistor eines ersten Leitfähigkeitstyps aufweist, dessen Leitungskanal zwischen den zweiten Versorgungsanschluß und den Äusgangsanschluß gekoppelt ist, daß die Gate-Elektrode des Feldeffekttransistors das erste Signal empfängt, daß das Übertragungsglied einen zweiten Feldeffekttransistor des ersten Leitfähigkeitstyps aufweist, dessen Kanal zwischen den Eingangs- und Ausgangsanschluß geschaltet ist und dessen Gate-Elektrode an die Mittel zum Liefern der Antivalenz-Funktion gekoppelt ist, und daß die oder jede Schaltanordnung einen dritten Feldeffekttransistor des ersten Leitfähigkeitstyps aufweist, dessen Kanal zwischen'den Eingangsanschluß und den ersten Versorgungsanschluß gekoppelt ist, und dessen Gate-Elektrode an die Einrichtung zum Bereitstellen der NOR-Funktion gekoppelt ist.