DE2707451A1

DE2707451A1 - Einrichtung und verfahren zum addieren von wenigstens zwei aus mehreren bits bestehenden binaerzahlen

Info

Publication number: DE2707451A1
Application number: DE19772707451
Authority: DE
Inventors: Samuel Schwartz
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1976-02-23
Filing date: 1977-02-21
Publication date: 1977-09-01
Also published as: FR2341897B1; HK13785A; FR2341897A1; GB1570931A; US4031379A; JPS52116034A; DE2707451C2; JPS5522823B2

Description

PATENTANWÄLTE ZENZ & HELBER ■ D 43OO ESSEN i AM ^UHRoTEIN 1 · TEL.: (O2O1) 4126Θ7

Seite ξ I 158

INTEL CORPORATION 3065 Bowers Avenue, Santa Clara, Kalifornien 95051, U.S.A.

Einrichtung und Verfahren zum Addieren von wenigstens zwei aus mehreren Bits bestehenden Binärzahlen

Die Erfindung bezieht sich auf eine Einrichtung und ein Verfahren zum Addieren "von wenigstens zwei aus mehreren Bits bestehenden Binärzahlen. Insbesondere bezieht sich die Erfindung auf einen Binäraddierer in integrierter SchaltungstechniJc.

Die Addition von aus mehreren Bits bestehenden Binärzahlen kann in grundsätzlich zwei Arten erfolgen. Einerseits können die arithmetischen Operationen serienmäßig durchgeführt werden, wobei die Bits jeder Binärstelle der Reihe nach addiert werden. Die alternative Methode ist die Paralleladdition, bei der die Bits jeder Binärstelle gleichzeitig addiert werden. Bei einem Paralleladdierer wird eine vollständige Additionseinrichtung gewöhnlich für jede Bitstelle benötigt, um einen möglichen Übertrag von der vorhergehenden Stufe oder Bitstelle übernehmen zu können. Der Serienbinäraddierer benötigt dagegen nur eine Addiereinrichtung. Datenbits werden mit Hilfe von Schieberregistern seriell in den oder aus dem Addierer eingeschoben oder ausgeschoben. Arithmetische Operationen in einem Serienaddierer sind in der Regel langsamer als in einem vergleichbaren Paralleladdierer. Obwohl nur eine Additionseinrichtung verwendet wird, liegt ein eviden ter Nachteil eines Serienaddierers darin, daß er drei Schieberegister benötigt, nämlich zwei Eingangsschieberegister und ein Ausgangsschieberegister. Asynchronaddierer sind Paralleladdierer, welche jedes Binärpaar von Bits verarbeiten, während das Übertragsbit seriell zur nächsten Stufe übertragen wird. Das zweite

709835/0821 Z/bu.

? 7 O 7 A B1

Bitpaar muß daher warten, bis die Addition des ersten Bitpaars abgeschlossen ist. Dies führt zu einer Verzögerung in der Übertragseingabe zu den zweiten und den nachfolgenden Addierern und zu einer Verzögerung in der Ausgabe des Summenübertragsausgangsbit. In Paralleladdierern wird typischerweise ein Übertrags-Vorausschau-Prinzip angewandt. Dieses Prinzip besteht darin, daß eine Anzahl von Eingangsstufen zum Addierer geprüft und gleichzeitig der geeignete Übertrag für jede dieser Stufen erzeugt wird. Jeder Übertrag wird sodann entsprechend dem zugehörigen Bit an den Addierer angelegt. Die Addition der Überträge ergibt dann die geeignete Summe.

Der schaltungsmäßige Aufwand von vollen Paralleladdierern wächst mit der Anzahl der von diesem Addierer zu verarbeitenden Bits. So ist beispielsweise Texas Instrument SN 7483A ein binärer Vier-Bit-Volladdierer, der mindestens 36 Gatter zur Durchführung der Addition von zwei Vier-Bit-Zahlen benötigt. Mehr-Bit-Binärzahlen mit mehr als vier Ziffern müssen daher serienkombiniert werden. JederVier-Bit-Addierer muß auf den Übertrag der vorhergehenden Addierstufe warten, bevor er seine Operation durchführen kann. Bekannte Addiererausführungen haben daher sowohl relativ geringe Operationsgeschwindigkeiten als auch einen relativ großen Platzbedarf auf dem Siliziumchip.

Diese Nachteile zu beheben ist Aufgabe der vorliegenden Erfindung·

Der erfindungsgemäße Binäraddierer zum Addieren von wenigstens zwei Binärzahlen mit mehreren Bits weist einen leitenden Bezug sau Sb³Ie ^ngfwe^i^Sne^^ Abschnitten und einen leitenden ^iänehreren Abschnitten auf. Mehrere Aus-

blend- bzw. Verknüpfungsglieder sind mit den Abschnitten der Bezugs- und Abtastausbreitungswege in Reihe geschaltet. Die Ausblendglieder koppeln selektiv jeden der Abschnitte des Bezugsausbreitungsweges an den benachbarten Abschnitten und jeden der Abschnitte des Abtastausbreltungsweges an dessen benachbarten Abschnitt an· Mehrere Produktschaltungen dienen zur Erzeugung eines logischen ProduktSignaIs für jede Bitstelle der aus

709835/0821

"*'" 27Π745Ί

mehreren Bits bestehenden Binärzahlen· Die Produktschaltung koppelt das Produktsignal des Abschnitts des Abtastausbreitung sweges entsprechend der nächsthöheren Bitziffern. Mehrere SummierSchaltungen dienen zur Erzeugung eines logischen Summensignals in jeder Bitstelle der zu addierenden Mehrbitbinärzahlen· Die Summierschaltung koppelt das Summensignal selektiv zu wenigstens einigen der Ausblendglieder· Außerdem sind mehrere Ausgangsschaltungen vorgesehen, von denen jede mit einer der Summierschaltungen und einem vorgegebenen Abschnitt des Abtastausbreitungsweges verbunden ist.

In Weiterbildung der Erfindung sind außerdem mehrere Abtastverstärker vergesehen, von denen jeder mit bestimmten Punkten auf den Bezugs- und Abtastausbreitungswegen verbunden ist. Jeder Abtastverstärker weist ebenfalls einen Ausgang auf, der mit einer der Ausgangsschaltungen verbunden ist. Der Abtastverstärker stellt eine Potentialdifferenz zwischen einem vorgegebenen Punkt auf den Bezugs- und Abtastausbreitungswegen fest, erzeugt ein Differenzsignal und legt dieses an die Ausgangsschaltung an.

Das erfindungsgemäße Verfahren zum Addieren wenigstens zweier Mehrbitbinärzahlen umfaßt das Aufladen wenigstens einiger Abschnitte des Abtastausbreitungsweges und jedes Abschnitts des Bezugsausbreitungsweges auf einen logischen H-Potentialwert. Jeder Abschnitt des Abtastausbreitungsweges ist mit einr>m Abschnitt des Bezugsausbreitungsweges gepaart und entspricht einer vorgegebenen Bitstelle der aus mehreren Bits bestehenden Binärsummanden. Mehrere Summensicjnale und Produkt Signa Ie werden sodann in einer entsprechenden Anzahl von Summierschaltungen bzw. Produktschaltungen erzeugt.

In jeder der Produktschaltungen wird eines der Produktsignale erzeugt. Jedes Produkt hat einen logischen bzw. binären Potentialwert, der der logischen Produktfunktion der einem der Abtast- und Bezugsausbreitungswegabschnitte entsprechenden Bitziffer äquivalent ist. Jede der Summierschaltungen erzeugt

709835/0821

~*~ r/07451

eines der Sununensignale. Das Summensignal hat einen logischen bzw. binären Potentialwert äquivalent der logischen Exklusiv-NOR-Funktion derjenigen Bitstelle, welche dem zugehörigen Abtast- und Bezugsausbreitungswegabschnitt entspricht. Jedem Segmentpaar ist eine Summier- und eine Produktschaltung zugeordnet. Jedes der Summensignale wird an ein entsprechendes Übertrags-Ausblendelement, einen entsprechenden, mit einem Ausbreitungsweg-Ausblendelement verbundenen Inverter und eine entsprechende Ausgangsschaltung angelegt. Jedes der Übertrags-Ausblendglieder überträgt selektiv eines der Produktsignale zu einem Abschnitt des Abtastausbreitungsweges, welcher der nächsthöheren Stelle der Summandenbits entspricht. Jedes der Ausbreitungs-Ausblendglieder verbindet das entsprechende Abschnittspaar der Abtast- und Bezugsausbreitungswege mit den der nächsthöheren Bitstelle zugeordneten Abtast- und Bezugsausbreitungswegabschnitten. Jede der Ausgangsschaltungen erzeugt ein Ausgangssignal mit einem logischen bzw. binären Potentialwert, der der Exklusiv-ODER-Funktion des entsprechenden Summensignals und des logischen bzw. binären Potentialwerts des entsprechenden Abschnitts des Abtastausbreitungsweges äquivalent ist.

Jeder der Abschnitte des Bezugsausbreitungsweges wird sodann selektiv entladen. Jedes der von den Ausgangsschaltungen erzeugten Ausgangssignale bleibt während der Entladung des entsprechenden Bezugsausbreitungswegabschnitts bestehen.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten AusfÜhrungsbdspiels näher erläutert. Es zeigen:

Fig. 1 ein vereinfachtes schemetisches Schaltbild des erfindungsgemäßen Addierers mit einer Schaltungsanordnung zum Addieren von wenigstens zwei FÜnf-Bit-Binärzahlen;

Fig. 2 ein vereinfachtes schematisches Schaltbild, in

welchem eine Schaltungseinheit entsprechend jeder Bitziffer der BinärSummanden genauer dargestellt ist;

709835/0821

"*" > ^ η 7 4

Fig. 3 ein vereinfachtes Zeitdiagramm von verschiedenen in der Schaltungseinheit gemäß Fig. 2 auftretenden Logik- bzw. BinärSignalen;

Fig. 4 ein genaueres Schaltbild eines Ausführungsbeispiels des Abtastverstärkers und der Ausgangsschaltung;

Fig. 5 eine grafische Darstellung der Eingangs- und Ausgangssignale des Abtastverstärkers;

Fig. 6 ein genaueres Schaltbild eines Ausführungsbeispiels der Produktschaltung; und

Fig. 7 ein genaueres Schaltbild eines Ausführungsbeispiels der Summierschaltung.

Der beschriebene Addierer ist ein schneller Mehrbit-Binäraddierer, der einen sehr geringen Platzbedarf auf einem Sili— ziumchip in einer integrierten Schaltung hat. Die Funktionsweise des Binäraddierers basiert auf der Anordnung eines in Abschnitte unterteilten Bezugsausbreitungsweges und eines in Abschnitte unterteilten Abtastausbreitungsweges. Einzelabschnitte der Abtast- und Bezugsausbreitungswege sind einander paarweise zugeordnet und entsprechend jeweils einer Bitstelle der binären Summanden. Jeder Abschnitt bzw. jedes Segment des Bezugsausbreitungsweges und des Abtastausbreitungsweges ist selektiv durch eine Ausblend- bzw. Verknüpfungsschaltung in die Abschnittsreihe einschaltbar· Eine logische Produktfunktion und eine Exklusiv-ODER-Funktion wird für jede Bitstelle der Summanden erzeugt. Das Exklusiv-ODER-Funktionssignal entsprechend der η-ten Bitstelle steuert die Ausblend- bzw. Verknüpfungsschaltung, welche die Segmente der Bezugs- und Abtastausbreitungswege entsprechend den Bits der η-ten Bitstelle mit den der (n + l)-ten Bitstelle entsprechenden Ausbreitungswegabschnitten koppelt. Das logische Produktfunktionssignal entsprechend der η-ten Bitstelle wird selektiv an den der (η -ι- l)-ten Bit stelle entsprechenden Abtastausbreitungswegabschnitt angelegt.

Die Organisation und Operationsweise des beschriebenen Addierers wird im folgenden anhand der Figuren 1 bis 7 genauer erläutert.

709835/08 21

~*~ ;^; 7 O 7 4 5

In Pig. 1 ist der Ausbreitungsleitungsaddierer als Serienschaltung von wiederholten Schaltungseinheiten 10 dargestellt. Jede Schaltungseinheit weist eine Ausblend- bzw. Verknüpfungsschaltung 12, eine Produktschaltung 14, eine Summierschaltung 16, eine Ausgangsschaltung 18, eine Voraufladeeinrichtung 19 und einen Abtastverstärker 20 auf. Jede Schaltungseinheit 10 entspricht einer Bitstelle der Summanden. Ein Abtastausbreitungsweg 22 wird durch mehrere, von den entsprechenden Ausblendschaltungen 12 jeder Schaltungseinheit 10 miteinander verbundenen Abschnitten gebildet. In ähnlicher Weise ist ein Bezugsausbreitungsweg von ähnlichen über Ausblendschaltungen 12 verbundenen Segmenten bzw. Abschnitten gebildet.

Jede Produktschaltung 14 erzeugt ein Produktsignal, dessen logischer Potentialwert der Produktfunktion der der zugehörigen Schaltungseinheit 10 entsprechenden Bitstelle äquivalent ist. In ähnlicher Weise erzeugt jede Summierschaltung 16 ein Summensignal mit einem logischen Potentialwert, der zur Exkiusiv-ODER-Funktion der Bitstelle entsprechend der Schaltungseinheit 10 äquivalent ist. Das von der Summierschaltung 16 erzeugte Summensignal steuert die Ausblendschaltung 12, wodurch benachbarte Abschnitte der Abtastausbreitungs- und Bezugsausbreitungswege 22 und 24 miteinander gekoppelt werden. Der einer vorgegebenen Bitstelle zugeordnete Abtastverstärker ist eingangsseitig mit dem Abtastausbreitungsweg 22 und dem Bezugsausbreitungsweg 24 verbunden. Die Ausgangsschaltung erzeugt ein Ausgangssignal, dessen logischer Potentialwert äquivalent der Exklusiv-ODER-Funktion des Summensignals und des AusgangsSignaIs des Abtastverstärkers 20 ist. Die Voraufladeeinrichtung 19 lädt und entlädt den zugehörigen Knotenpunkt des Bezugsausbreitungsweges mit Hilfe eines verzögerten Zeitgabesignals.

Die Operationsweise des Addierers wird im folgenden unter Bezugnahme auf die verschiedenen Schaltungselemente gemäß Fig. 1 erläutert. Soweit in der dargestellten Schaltung MOS-Bauelernente

709835/0821

/"/07451 ty

verwendet werden, kann es sich entweder um Bauelemente des Anreicherungstyps oder des Verarmungstyps handeln. Bei dem beschriebenen Ausführungsbeispiels werden Bauelemente des Verarmungstyps mit einer positiven Logik in der Regel verwendet. Jeder Abschnitt des Bezugsausbreitungsweges 24 wird voraufgeladen. Gleichzeitig wird jeder Abschnitt des Abtastausbreitungsweges 22 ebenfalls vorgeladen; an dieser Voraufladung ist jedoch nicht notwendigerweise der erste Abschnitt 21 entsprechend der niedrigsten Bitstelle der Summanden beteiligt. Produkt— und Summensignale werden danach von den Produktschaltungen 14 und den Summierschaltungen 16 für jede Schaltungseinheit 10 erzeugt. Wenn das Summensignal einen hohen (H) logischen Potentialwert entsprechend einer binären Eins

hat, so wird die zugehörige Ausblendschaltung 12 leitend. Das entsprechende Produktsignal wird notwendigerweise das Komplement des Summensignals (Exklusiv-ODER-Funktion), also ein L-Signal entsprechend einer binären Null.

Es sei beispielsweise angenommen, daß die Summanden die Drei-Bit-Binärzahlen 110 und 101 sind. Die nullte Stelle des Summensignals ist eine binäre Eins, die nullte Stelle des Produktsignals stellt eine binäre Null dar. Der Abschnitt 23 des Abtastausbrei tungsweges 22 bleibt auf einem Η-Wert, da das Ausblendelement 32 gesperrt bleibt. Das im Η-Zustand befindliche Summensignal steuert das Ausblendelement 12 durch, so daß die benachbarten Abschnitte der Abtast- und Bezugsübertragungswege

22 bzw. 24 miteinander gekoppelt werden. Wenn die externe Eingabe auf einem L-(niedrigen) Potentialwert entsprechend einer binären Null ist, so wechselt das Ausgangssignal des der nullten Stelle zugeordneten Ausblendelements bzw. der Eingang zu dem der ersten Stelle zugeordneten Ausblendelement mit dem Abschnitt

23 auf einen L-Zustand Ober. Durch die weiter unten noch genauer beschriebenen Mittel wird gleichzeitig der Bezugsausbreitungsweg 24 entladen. Der Abtastverstärker 20 erhält ein L-Ausgangssignal, wenn seine beiden Eingänge im L-Zustand sind oder in diesem Zustand überwechseln· Die der nullten Stelle zu geordnete Ausgangsschaltung 18 hat an Ausgang ein H-Signal,

709835/0821

/707451

da der entsprechende Ausgang des Abtastverstärkers 20 ein L-Signal führt und das entsprechende Summensigna1 im H-Zustand ist.

Bei den obengenannten Summanden 110 und 101 ist das Produktsignal der ersten Stelle auf dem L-Wert und das Summensignal der ersten Stelle auf dem Η-Wert. Wie in der der nullten Stelle zugeordneten Schaltungseinheit 10 nimmt das Ausgangssignal der ersten Stelle einen H-Potentialwert an· Das Summen— signal der zweiten Stelle ist jedoch auf dem L-Wert und das Produktsignal der zweiten Stelle hat den Η-Wert. Daher ist das dritte Ausblendelement 12 gesperrt, und die benachbarten Abschnitte 25 und 27 des Abtastausbreitungsweges bleiben getrennt. Die Eing&nge su der der zweiten Stell· «ugeordneten Ausgangsschaltung 18 sind jetzt beide auf dem L-Wert, und das dieser Stelle zugeordnete Ausgangssignal nimmt einen L-Potentialwert an. Das Produktsignal der zweiten Stelle ist an den Abschnitt 27 des Abtastausbreitungsweges 22 und an den Abtastverstärker 20 entsprechend den dritten Bitstellen angelegt. Wie weiter unten genauer beschrieben wird, hzt der Abtastverstärker 20 der dritten 'Bitstelle beim Entladen des Bezugsausbreitungsweges 24 ein H-Ausgangssignal, wenn sein mit dem Ausbreitungsabschnitt 27 entsprechend dem Produktsiganl verbundener Eingang auf dem Η-Wert bleibt. Das Summensignal der dritten Bitstelle ist Null, da bei dem hier beschriebenen Beispiel jede Stelle bzw. Ziffer der Summanden ab der dritten Stelle und höher eine binäre Null ist. Daher erhält die der dritten Bitstelle zugeordnete Ausgangsschaltung 18 ein L- und ein H-Eingangssignal, wodurch ein Ausgangssignal mit einem H-Potentialwert erzeugt wird. Alle Ausgangssignale höherer Ziffern bzw. Stellen sind Null, da alle zugehörigen Summen- und ProduktSignaIe in jeder Stelle ebenfalls Null sind. Die Ausgangssignale bei dem angegebenen Beispiel stellen daher, beginnend an der dritten Bitstelle, die Binärzahl 1011 dar, welche die Binärsumme der beiden Summanden ist.

Wenn das externe Eingabesignal einen H-Potentialwert gehabt hätte, so wären, wie leicht zu sehen 1st, die AusgangsSignaIe

709835/0821

~*~ "707451

der nullten und ersten Stellen an den Ausgangsschaltungen 18 logische bzw. binäre Nullen. Das externe Eingabesignal würde über die ersten beiden Ausblendelemente 12 übertragen und von dem der zweiten Bitstelle zugeordneten Abtastverstärker 20 festgestellt. Da das Summensignal der zweiten Bitstelle eine binäre Null darstellt, würde das Ausgangs— signal der Ausgangsschaltung 18 entsprechend der zweiten Bitstelle eine binäre Eins darstellen. Die Operationsweise der der dritten Bitstelle zugeordneten Schaltungseinheit sowie aller höheren Schaltungseinheiten würde mit der oben beschriebenen Operationsweise identisch übereinstimmen, da das Ausblendelement 12 für die zweite Bitstelle nicht leitend, d.h. gesperrt ist. Daher würden die Ausgangssignale bei dem angegebenen Beispiel mit einer binären Ein· als externes Eingabesignal die Binärzahl 1100 darstellen, welche der Summe der Summanden einschließlich der externen (Übertrags-) Eingabe entspricht.

Es ist ferner leicht einzusehen, daß die Produktsignale der Produktschaltungen 14 nach links verschoben wurden, d.h. das Produktsignal der der nullten Stelle zugeordneten Schaltungseinheit 10 wird an die der ersten Stelle zugeordneten Schaltungseinheit 10, das Produktsignal der Schaltungseinheit der ersten Stelle an die Schaltungseinheit 10 der zweiten Stelle usw. übertragen. Diese Verschiebekopplung entspricht der verschobenen Produktfunktion des der Schaltungsanordnung zugrundeliegenden Algorithmus. Die Ausgangsschaltung 18 stellt an ihrem Ausgang stets ein Bit entsprechend der Exklusiv-ODER-Funktion zur Verfügung, wenn nicht das Übertrags-Eingabesignal oder das verschobene Produktsignal eine binäre Eins darstellt· In einem solchen Falle erzeugt die Ausgangsschaltung das Komplement der Exklusiv-0DER-Funktion oder das Summensignal. Bei Aktivierung bzw. Durchsteuern des Ausblendelements 12 wird das externe Übertragseingabesignal entlang dem Abtastausbrei- tungsweg 22 übertragen, bis es ein gesperrtes Ausblend- bzw. Verknüpfungselement 12 erreicht, bei dem das entsprechende Summensignal eine binäre Null ist· Das Ausgangssignal ent-

709835/08 2 1

ORIGINAL INSPECTED

sprechend dem gesperrten Ausblendelement 12 ist äquivalent zum logischen Komplement des Summensignals. Wie bei dem Algorithmus wird die Schaltungsoperation dann für die höheren Bitstellen zugeordneten Schaltungseinheiten 10 wiederholt.

Die Ausbildung und die Operationsweise jeder Schaltungseinheit 10 kann noch besser anhand der Darstellung gemäß Fig. erläutert werden. Bei dem beschriebenen Ausführungsbeispiel besteht die Ausblendschaltung 12 aus zwei MOS-Feldeffekttransistoren, die als Ausblendelemente 26 und 28 wirksam sind. Die Produktschaltung 14 ist allgemein als UND-Gatter 30 und als Verknüpfungselement 32 dargestellt. Die Summierschaltung 16 besteht aus einem Exklusiv—NOR—Gatter 34 und einem Inverter 36. Die Ausgangsschaltung 18 besteht aus einem Exklusiv-ODER-Gatter 38. Mit jedem Abschnitt des Bezugsausbreitungsweges ist die Voraufladeeinrichtung 19 verbunden. Die Voraufladeeinrichtung weist ein Lastelement 40 und ein mit diesem verbundenes Verknüpfungsglied 42 auf. Der Ausgang des Lastelements 40 ist außerdem mit einem zweiten Verknüpfungsglied bzw. einem Schalter 44 verbunden, das bzw.der an Erde liegt.

Die Funktionsweise jeder Schaltungseinheit 10 wird im folgenden anhand der Fig. 2 erläutert. Während des ersten Taktzyklus ist eine Schalteinrichtung 46 in einer ersten Stellung, bei der beide Einänge des UND-Gatters 30 und des Exklusiv-NOR-Gatters 34 an einen hohen Potentialwert, d.h. an eine Betriebsspannung angelegt sind. Die Schalteinrichtung 46 ist zu Erläuterungszwecken als gekoppelter mechanischer Doppelschalter dargestellt. Stattdessen kann irgendeine andere funktionsgleiche Schalteinrichtung verwendet werden. Gleichzeitig an die Eingänge sowohl des UND-Gatters 30 als auch des Exklusiv-NOR-Gatters 34 angelegte H-Potentialwerte erzeugen in jedem Falle H-Ausgangssignale. Das Ausgangssignal des Exklusiv-Nor-Gatters 34 wird an das Steuergate des Verknüpfungselements 32 angelegt, während des Vorladezyklus ist das Ausgangssignal des Exklusiv-NOR-Gatters 34 gleichzeitig mit dem Ausgangssignal des UND-Gatters 30 auf einem Η-Wert. Die Gate-Elektrode des

709835/082 1 ORIGINAL INSPECTED

n7451

Verknüpfungselements 32 liegt am Ausgang des Exklusiv-NOR-Gatters 34.

Während des Voraufladezyklus lädt daher das UND-Gatter 30 den ihm aageordneten Abschnitt des Abtastausbreitungsweges 22 auf einen logischen Η-Wert, während der Inverter 36 jeden Abschnitt der Bezugs- und Abtastausbreitungswege 24 und 22 mit Hilfe der Ausblendelemente 26 und 28 in einem entkoppelten Zustand hält. Das Ausgangssignal des Exklusiv-NOR-Gatters 34 steuert gleichzeitig das Verknüpfungsglied 42 und lädt dadurch den entsprechenden Abschnitt des Bezugsausbreitungsweges 24 über das Lastelement 40 auf. Der Eingangsbezugsabschnitt rechts von dem ersten Ausblendelement 28 kann ebenfalls durch eine ähnliche Schaltung aufgeladen werden. Es ist klar, daß jeder der Abschnitte des Bezugsausbreitungsweges 24 und des Abtast— ausbreitungsweges 22 durch eine andere bekannte Schaltung voraufgeladen werden kann; die Erfindung ist auf das anhand der Fig. 2 beschriebene Ausführungsbeispiel in sofern nicht beschränkt.

Nach dem Voraufladezyklus schaltet die Schalteinrichtung 46 derart um, daß Dateneingänge A und B an die Eingänge des UND-Gatters 30 und des Exklusiv-NOR-Gatters 34 jeder Schaltungseinheit 10 angelegt werden. Das UND-Gatter 30 und das Exklusiv-NOR-Gatter 34 erzeugen die Produkt- und Exklusiv-NOR-Funktionen der Binäreingänge in jeder Schaltungseinheit 10. Wenn die Exklusiv-NOR-Funktion Φ den Zustand geändert hat, werden die Verknüpfungselemente 32 und 42 durchgesteuert und verbinden die ihnen zugeordneten Schaltungen mit den Abschnitten des Abtastausbreitungsweges 22 und des Bezugsausbreitungsweges 24.

Figur 3 ist ein Zeitdiagramm, welches die Zeitfolgen eines Bereitstellungstakts C, eines Exklusiv-NOR 5, eines Exklusiv-ODERS 9, einer Produktfunktion Λ und eines verzögerten Taktimpulses Ac bei dem Beispiel darstellt, wobei A-O und B ■ Wie oben erwähnt, sind während der Ruhephase die Produkt-

709835/0821

ORIGINAL INSPECTED

~ ** " ''⁷Π7Α51

funktion Λ am Ausgang des UND-Gatters 30 und die Exklusiv-NOR-Funktion φ am Ausgang des Exklusiv-NOR-Gatters 34 auf einem Η-Wert, während alle anderen Taktsignale auf einem L-Wert sind. Daher sind alle Knotenpunkte der Bezugs- und Abtastausbreitungswege voraufgeladen. Wenn die Schalteinrichtung 46 auf die Dateneingänge A und B umschaltet, durchläuft die Schaltung eine Übergangsphase.

Bei dem in Fig. 3 dargestellten Beispiel sind A oder B binäre Einsen, jedoch nicht beide. Die Exklusiv-ODER-Funktion ist daher eine binäre Eins, während die Produktfunktion eine binäre Null ist. Wenn das Verknüpfungselement 32 fortgelassen und das UND-Gatter 30 direkt an den entsprechenden Abschnitt des AbtastauebreLtungsweges 22 während der Übergangsphase angeschaltet wäre, so könnte das UND-Gatter 30 den entsprechenden Abschnitt des Abtastausbreitungsweges 22 entladen. Zur gleichen Zeit würde die Exklusiv-ODER-Funktion das Ausblendelement 26 leitend machen, wodurch ein Übertrag in Form einer binären Eins von dem benachbarten Abschnitt des Abtastausbreitungsweges 22 zur Verfügung gestellt werden könnte. Es ist ein typisches Merkmal einer MOS-Schaltung, daß Schaltungsknoten schnell entladen werden können, während die Aufladung eine wesentlich größere Zeit in Anspruch nimmt. Der Übertrag in Form einer binären Eins, der über das Kopplungselement 26 ausgeblendet bzw. durchgekoppelt wird, würde dann den soeben entladenen Abschnitt langsam wiederaufladen, sofern das UND» Gatter 30 in irgendeiner Form von dem zugehörigen Abschnitt entkoppelt wäre. Gegenüber einer solchen Voraufladung, Entladung und Wiederaufladung durch einen binären Übertrag kann die Schaltungsgeschwindigkeit dadurch gesteigert werden, daß das Ausgangssignal des UND-Gatters 30 zum zugehörigen Abschnitt des Abtastausbreitungsweges 22 mit Hilfe des Verknüpfungselements 32 durchgekoppelt wird. Es ist jedoch wichtig, daß das UND-Gatter 30 von dem ihm zugeordneten Abschnitt während der Übergangsphase entkoppelt wird, bevor das Ausgangs-Ruhesignal des UND-Gatterβ 30 auf einen niedrigen Wert zu gehen beginnt.

70983S/0821

Wie in Fig. 3 gezeigt ist, läuft das Exklusiv-NOR-Funktionssignal 5 der Produktfunktion bzw. dem Produktsignal voraus.

Wie unter Bezugnahme auf die Figuren 4 und 5 genauer erläutert wird, bestimmt der Abtastverstärker 20 die Potentialdifferenz zwischen dem Abtastausbreitungsweg 22 und dem Bezugsausbreitungsweg 24. Das Verknüpfungs- bzw. Kopplungsglied 44 wird von einem verzögerten Taktsignal Δ C derart getastet, daß die entsprechenden Abschnitte des Bezugsausbreitungsweges 24 solange nicht entladen werden, bis das Produktsignal Λ und das Signal 9 erzeugt und an die ihnen zugeordneten Verknüpfungsbzw· Kopplungselemente angelegt werden. Daher bleibt das Ausgangssignal jedes Abtastverstärkers 20 und jeder Schaltungseinheit 10 gültig und stellt keine Übergangsphase dar·

Die Zeitgabe und Operationsweise jeder der in Fig. 2 dargestellten Schaltungskomponenten und die Zeitgabesignale der Fig. 3 können noch besser auf der Grundlage der Figuren 4 bis 7 erläutert werden. Fig. 4 zeigt ein Schaltbild des Abtastverstärkers 20 und des mit diesem verbundenen Exklusiv-ODER-Gatters 38. Der Abtastverstärker 20 besteht nach diesem Ausführungsbeispiel aus zwei Inverterstufen. Eine Eingangsstufe weist ein von einer bootstrap-Schaltung beaufschlagtes Lastelement 48 und einen Source—Folger 56 auf, die mit einem Treiberelement 50 in Reihe geschaltet sind. Eine Inverterstufe besteht aus einem Lastelement 52, das mit einem Treiberelement 54 in Reihe liegt. Wenn das Lastelement 48 als MOS-Feldeffekttransistor ausgebildet ist, sind sein Gate und seine erste Zone zusammen an einen Anschluß eines hochohmigen Bauelements 58 angeschaltet. Das hochohmige Bauelement 58 kann ein integriertes Schaltungselement bekannter Art sein, das durch eine hohe Impedanz gekennzeichnet ist. Bei dem beschriebenen Ausführungsbeispiel handelt es sich bei dem hochohmigen Bauelement 58 um einen MOS-Feldeffekttransistor mit einer hohen Übertragungsimpedanz, der zwischen dem Gate bzw· der ersten Zone des Lastelements 48 und Erde liegt. Das Gate des hochohmigen Bauelements 58 liegt an einer Betriebsspannung Vdd.

709835/0821 -

"¹^" '.'707451

Das Ausgangssignal der ersten Inverterstufe des Abtastver— stärkers 20 wird von der zweiten Zone des Lastelements 48 abgeleitet. Die Gate-Elektroden des Source-Folgers 56 und des Treiberbauelements 50 bilden die Eingänge zu der ersten Inverterstufe. Die Gate-Elektrode des Source-Folgers 56 ist mit dem entsprechenden Abschnitt des Abtastausbreitungsweges 22 verbunden, während die Gate-Elektrode des Treiberbauelements 50 mit dem entsprechenden Abschnitt des Bezugsausbreitungsweges 24 verbunden ist.

Die Funktionsweise des Abtastverstärkers 20 ist in Fig. 5 veranschaulicht. Wie oben erwähnt, werden während der Ruhephase zwischen den Zeitpunkten TO und Tl jeder Abschnitt des Bezugsausbreitungsweges 24 und jeder Abschnitt des Abtastausbreitungsweges 22 mit Ausnahme möglicherweise des ersten Abschnittes auf eine binäre Eins oder ein H-Potentialpegel aufgeladen. Während der Betriebsphase nach dem Zeitpunkt Tl wird jeder Abschnitt des Bezugsausbreitungsweges 24 entladen. Wenn entsprechend Fig. 5 der entsprechende Abschnitt des Abtastausbreitungsweges 22 auf dem Η-Wert bleibt, steigt das Ausgangssignal VO des Abtastverstärkers 20 drastisch im Verhältnis zur Differenz zwischen dem Potentialwert der entsprechenden Abschnitte der Abtast- und Bezugsausbreitungswege 22 und 24.

Bei der Schaltung gemäß Fig. 4 sei angenommen, daß eine binäre Eins auf den entsprechenden Abschnitt des Abtastausbreitungsweges 22 geschrieben und der entsprechende Abschnitt des Bezugsausbreitungsweges 24 voraufgeladen bleibt. Das Bauelement 56 und das Treiberelement 50 sind dabei beide leitend und halten den Ausgang VO der ersten Inverterstufe auf dem L-Wert. Nachdem das Taktsignal C (Fig. 3) auf einen Η-Wert gegangen ist und die Produkt- und Summensignale erzeugt worden sind, wechselt das verzögerte Taktsignal Δ C ebenfalls auf einen Η-Wert und sorgt dafür, daß jeder Abschnitt des Bezugsausbreitungsweges 24 sich su entladen beginnt· Wenn der entsprechende Abschnitt des Abtastausbreitungsweges 22 auf de« H-Poteritial-

709835/0821

wert bleibt, bleibt der Source—Folger 56 leitend, wenn die Leitfähigkeit des Treiberelements 50 abnimmt. Das Ausgangssignal der ersten Inverterstufe steigt daher auf einen H-Potentialwert an. Die zweite Inverterstufe wechselt das Ausgangssignal VO und erzeugt ein niedriges Ausgangssignal·

Das hochohmige Bauelement 58 zieht so wenig Strom, daß die Gate-Elektrode des Lastelements 48 auf einem H-Potentialpegel und das Lastelement 48 leitend bleibt. Sollte der entsprechende Abschnitt des Abtastausbreitungsweges 22 jedoch gleichzeitig mit dem zugehörigen Abschnitt des Bezugsausbreitungsweges 24 entladen werden, so werden der Source—Folger 56 und das Treiberbauelement 50 gleichzeitig gesperrt. Das gewünschte Ausgangssignal der ersten Inverterstufe ist in so einem Falle eine binäre Null. Das hochohmige Bauelement 58 entlädt die Knotenpunkte der ersten Inverterstufe des Abtastverstärkers 20 in der Weise, daß die Gate-Elektrode des Treiberbauelernents 54 über das Lastelement 48 entladen wird, bevor das Lastelement 48 gesperrt wird. Obwohl beide Eingangssignale zur ersten Inverterstufe auf einem L—Potentialwert sind, befindet sich der Ausgang nicht auf frei schwebendem Potential, sondern wird auf einen L-Potentialwert gebracht.

Das Exklusiv-ODER-Gatter 38 (Fig. 4) kann ebenfalls eine erste und eine zweite Inverterstufe aufweisen. Die erste Inverterstufe besteht aus einem Lastelement 60, das mit e.nem Treiberelement 62 in Reihe liegt. Die zweite Inverterstufe besteht aus einem Lastelement 64, das mit einem Treiberelement 66 in Reihe geschaltet ist. Das Ausgangssignal des Lastenements 60 wird Ober ein Kopplungs— bzw. Ausblendelement 68 an den Ausgangsanschluß £ angelegt. In ähnlicher Welse wird das Ausgangssignal der zweiten Inverterstufe Ober ein Kopplungs- bzw. Ausblendelement 70 an den Ausgangsanschluß £ angelegt.

Wenn in Fig. 5 der entsprechende Abschnitt des Abtastausbreitungsweges 22 auf einem Η-Wert bleibt, βό wird eine binäre Null oder ein L-Potential wert "'an den Eingangs de« Exklusly-ODER-Gatters

INSPECTED

--707A51

38 vom Abtastverstärker 20 angelegt. Der Eingang des Exklusiv-ODER-Gatters 38 ist mit der Gate-Elektrode des Treiberelements 62 verbunden. Die binäre Null oder der L-Potentialwert am Eingang des Exklusiv-ODER-Gatters 38 wird in eine binäre Eins oder einen H-Potentialwert am Ausgang der ersten Inverterstufe umgekehrt, der wiederum zu einer binären Null oder einem L-Potentialwert am Ausgang der zweiten Inverterstufe wird. In Abhängigkeit von dem Zustand des Summensignals (H oder L) werden die Ausblendelemente 70 oder 68 durchgesteuert· Wenn daher eine binäre Eins am entsprechenden Abschnitt des Abtastausbreitungsweges 22 ansteht und das Summensignal 9 auf einem H—Wert ist, so wird die Information komplementiert, und es wird eine binäre Null an den Ausgangsanschluß £ angelegt. Wenn das Summensignal 9 auf einem L-Wert ist, wird das Bauelement 68 leitend, und die Information am entsprechenden Abschnitt des Abtastausbreitungsweges 22 wird an den Ausgangsanschlußi. angelegt.

Es ist außerdem zu sehen, daß das Exklusiv-ODER-Signal 9 gemäß Fig. 2 durch direkte Kopplung über den Inverter 36 mit dem Exklusiv-ODER-Gatter 38 verbunden ist. Das Komplement, die Exklusiv-NOR-Funktion 5 liegt ebenfalls am Eingang des Exklusiv-ODER-Gatter s 38 an. Wie in Fig. 4 gezeigt ist, kann dieses Signal von der Gate-Elektrode des Verknüpfungsgliedes 42 abgenommen werden. Daher sind in jeder Schaltungseinheit 10 Exklusiv-ODER- und Exklusiv-NOR—Signale an Knotenpunkten auf jeder Seite der beiden Ausbreitungs- bzw. Übertragungswege 24 und 22 vorhanden. Ein einzelner Leitungsweg für jede Signalkreuzung, die Ausbreitung swege 22 und 24, ist in der beschriebenen integrierten Schaltungstopologie erforderlich.

Fig. 6 ist ein Schaltbild des UND-Gatters 30, das ebenfalls aus zwei Inverterstufen aufgebaut werden kann. Eine erste Inverter— stufe besteht aus einem Lastelement 72, das mit in Serie geschalteten Treiberelementen 74 und 76 in Reihe liegt. Die zweite Inverter stufe besteht aus einem Lastelement 78 in Reihe mit einem Treiberelement 80. Wenn MOS-Feldeffekttransistoren verwendet werden, sind die Dateneingänge A und B mit den Gate-Elektroden der Serientreiberelemente 74 und 76 verbunden. Der Ausgang der ' Ί λ,, 709835/082Ί

ORIGINAL INSPECTED

-Vt-

ersten Inverterstufe bleibt daher stets auf dem Η-Wert mit Ausnahme des Falles, daß beide Dateneingänge A und B auf einem Η-Wert sind. In diesem Falle wechselt das Ausgangssignal der ersten Inverterstufe auf den L-Wert über. Das Ausgangssignal der ersten Inverterstufe ist natürlich das logische Komplement der Produktfunktion der Dateneingänge A und B. Die nicht-komplementierte Datenproduktfunktion wird sodann als Ausgang der zweiten Inverterstufe zur Verfügung gestellt.

Das Kopplungselement ist Teil der Schalteinrichtung 46 gemäß Fig. 2. Während der Ruhephase ist gemäß Fig. 3 das Taktsignal C auf einem L-Wert, so daß das Kopplungselement 82 leitend ist. Daher bleibt das Ausgangssignal des UND-Gatters 30 oder das Ausgangssignal der zweiten Inverterstufe gemäß Fig. 6 auf einem Η-Wert oder als binäre Eins, solange wie das Taktsignal C auf dem L-Wert bleibt. Wenn das Taktsignal C zum Η-Wert geht, wird das Kopplungselement 82 gesperrt, und das Ausgangssignal der zweiten Inverterstufe wird entsprechend den Dateneingängen A und B der ersten Inverterstufe gesteuert.

Fig. 7 ist ein schematisches Schaltbild des Exklusiv-NOR-Gatters 34 und des Inverters 36 gemäß Fig. 2. Die binären Eingangssignale A und B werden, wie gezeigt ist, von Doppe1-leitungsverriegelungsschaltungen 84 und 86 erzeugt. Zur Erzeugung der binären Eingangssignale können jedoch auch andere bekannte Schaltungen dienen. Bei dem dargestellten Ausführungsbeispiel ist der Ausgang der Verriegelungsschaltung 84 mit einer Gate-Elektrode eines Anhebebauelements 88 und der Komplementausgang mit der Gate-Elektrode eines Absenkbauelements 90 verbunden. In ähnlicher Weise sind die Ausgänge der Verriegelungsschaltung 86 mit den Gates eines Anhebebauelements 92 und eines Absenkbauelements 94 verbunden. Wenn daher die dem binären Eingangssignal A entsprechende Verriegelungsschaltung 84 eine binäre Eins ist, so ist das Absenkbauelement 90 gesperrt, während das Anhebebauelement 88 leitend ist. Der

709835/0821

ORIGINAL INSPECTED

1*7 074 ds

H-Potentialwert oder die binäre Eins wird dann auf den Knotenpunkt 96 geschrieben. Während der Operationsphase der Schaltung ist gemäß Fig. 3 das Taktsignal C auf einem Η-Wert, wodurch das Kopplungselement 100 leitend wird. Wenn das Ausgangssignal der Verriegelungsschaltung 86 entsprechend dem Dateneingangssignal B auf einem H-Wert ist, so ist das Anhebebauelements 92 leitend, während das Absenkbauelement 94 gesperrt ist. Der Knotenpunkt 98 hat daher einen H-Potentialwert, der über das Kopplungselement 100 während der Operationsphase an das Steuergate des logischen Ausblendelements 102 angelegt wird. In ähnlicher Weise wird der H-Potentialwert am Knotenpunkt 96 über ein Kopplungselement 106 während der Operationsphase an das Steuergate des logischen Ausblendelements 104 angelegt. Daher erscheint ein H-Potentialwert am Knotenpunkt 108 immer dann, wenn beide Dateneingangssignale A und B auf einem Η-Wert sind.

Wenn die dem Dateneingangssignal B entsprechende Verriegelungsschaltung 86 jedoch den L-Wert annimmt, so ist das Anhebebauelement 92 gesperrt, während das Absenkbauelement 94 leitend ist. Der Potentialwert am Knotenpunkt 98 ist dann niedrig (L), wodurch das logische Ausblendelement 102 gesperrt bleibt. Wenn das Potential am Knotenpunkt 96 hoch ist, so wird das logische Ausblendelement 104 leitend. Daher wird der L-Potentialwert am Knotenpunkt 98 zum Knotenpunkt 108 übertragen. Wenn einer der Dateneingänge A oder B auf einem L-Potentialwert und der andere auf einem H-Potentialwert ist, wird der Knotenpunkt 108 auf einen L-Potentialwert gesetzt.

Wenn sowohl die Verriegelungsschaltung 84 als auch die Verriegelungsschaltung 86 L-Ausgangssignale haben, so bleiben die Anhebebauelemente 88 und 92 gesperrt, während die Absenkbauelemente 90 und 94 leitend werden. Beide Knotenpunkte 96 und 98 kommen dann auf einen L-Potentialwert. Während der Operationsphase bleiben daher beide logischen Ausblendelemente

709835/0821

^7 074

104 und 102 gesperrt, und der Knotenpunkt 108 ist weder mit der Verriegelungsschaltung 84 noch mit der Verriegelungsschaltung 86 verbunden. Der Knotenpunkt 108 ist mit einem unter bootstrap-Wirkung stehenden Lastelement 110 und dem Eingang einer Inverterstufe 36 verbunden. Wenn die beiden Verriegelungsschaltungen 84 und 86 L-Ausgangssignale haben, so hebt das Ausgangssignal des Lastelements 110 den Knotenpunkt 108 auf einen H-Potentialwert. Die aus einem Lastelement 112 und einem Treiberelement 114 bestehende Inverterstufe 36 hat daher einen H-Potentialwert als Eingangssignal und erzeugt ein Ausgangssignal auf dem L-Potentialwert. In allen anderen Fällen folgt das Potential am Knotenpunkt 108 den Zuständen der logischen Ausblendelement 102 und 104 und der zugehörigen Schaltung. Das Ausgangssignal des Lastelements 110 entspricht der Exklusiv-NOR-Funktion der Dateneingangssignale A und B. Natürlich entspricht das Ausgangssignal der Inverterstufe 36 der Exklusiv-ODER-Funktion der Dateneingangssignale A und B.

Während der Ruhephase der Schaltungsoperation befindet sich das Taktsignal C auf dem L-Wert und trennt mit Hilfe der Kopplungselemente 100 bzw. 106 die logischen Ausblendelemente 102 und 104 von den Verriegelungsschaltungen 84 und 86. Natürlich ist das logische Komplementsignal, das Taktsignal C, auf einem Η-Wert und macht die Absenkbauelemente 116 und 118 leitend. Daher werden die Steuergates der logischen Ausblendeleirante 102 und 104 auf einem L-Wert gehalten, wodurch der Knotenpunkt 108 von den Verriegelungsschaltungen 84 und 86 getrennt wird. Dabei hat das Ausgangssignal des Lastelements 110, wie oben erwähnt, einen Η-Wert. Die Absenkbauelemente 116 und 118 bilden daher Bestandteil der Schalteinrichtung 46 gemäß Fig. 2 und setzen während der Ruhephase die Exklusiv-NOR-Funktion in einen H-Zustand.

Das Zeitgabediagramm gemäß Fig. 3 wird jetzt unter Bezugnahme auf die Figuren 6 und 7 erläutert. Wie oben beschrieben, ist

709835/0821

ORIGINAL INSPECTID

das Taktsignal C während der Ruhephase auf dem L-Wert, wobei das Taktsignal C auf dem Η-Wert ist. Di· Ausgangssignale des Lastelements 78 und des Lastelements 110 sind auf dem H-Wert. Nachdem diese beiden Taktsignale ihre Potentialwerte gewechselt haben und die Dateneingangssignale A und B anstehen, werden die Exklusiv-NOR-Funktion 5 und die Produktfunktion Λ erzeugt. Nimmt man beispielsweise an, daß die Verriegelungsschaltung 84 eine binäre Null am Ausgang abgibt, während die Verriegelungsschaltung 86 ein H- oder Binär-Eins-Ausgangssignal hat, so wird der Knotenpunkt 96 auf einen L-Potentialwert und gleichzeitig der Knotenpunkt 98 auf einen H-Potentialwert gesetzt. Nach einem Zeitintervall gleich der Übertragungszeit durch die logischen Ausblendelemente 102 und 104 werden der Knotenpunkt 108 und der Ausgang des Lastelements 110 auf einen L-Potentialwert gesetzt. Wie in Fig. 3 dargestellt ist, ist das zuerst auf den L-Wert wechselnde Signal das der Exklusiv-NOR-Funktion entsprechende Signal.

Nach einem Zeitintervall gleich einer Gate-Übertragungsperiode des Treiberelements 114 wechselt das Lastelement 112 a"f den Η-Wert. Wie wiederum in Fig. 3 veranschaulicht ist, ist das der Exklusiv-ODER-Funktion entsprechende Summensignal das nächste Taktsignal, welches den Zustand ändert.

Im folgenden wird auf Fig. 6 Bezug genommen. Nach einem Gate» Übertragungsintervall entsprechend dem Kopplungselement 82 beginnt das Ausgangssignal des Lastelements 72 auf den H-Wert zu wechseln. Die Dateneingangssignale A und B der Fig. 6 sind in typischer Ausführung an die Knotenpunkte 96 bzw. 98 der Schaltung gemäß Fig. 7 angekoppelt. Nimmt man an,daß die Ausgangssignale der Verriegelungsschaltungen 84 und 86 nach oder wenigstens korrigiert mit dem Taktsignal C gültig sind, so werden die Dateneingangssignale A und B an die Gate-Elektroden der Treiberelemente 74 und 76 gleichzeitig mit oder kurz nachdem das Ausgangssignal des Lastelements 72 auf den Η-Wert zu «rechsein beginnt, angelegt· Bei dem beschriebenen Beispiel ist angenommen, daß das Dateneingangssignal A eine

709835/0821

binäre Null ist, so daß das Ausgangssignal des Lastelements 7 2 zum Η-Wert wechselt und das Gate des Treiberelements 80 voll aufladen kann. Daher wird die Gate-Elektrode des Bauelements 80 zur gleichen Zeit entladen oder aufgeladen, bei der die Gate-Elektroden der Treibereieinente 74 und 76 geladen oder entladen werden. Daher wird das Ausgangssignal der in Fig. 6 dargestellten UND-Schaltung 30 um ein Gate-Übertragungsintervall gegenüber dem Ausgangssignal der Exklusiv-NOR-Funktion 5 verzögert.

Da die Exklusiv-NOR-Punktion während der Übergangsphase der Produktfunktion vorausläuft, muß das Ausgangssignal des UND-Gatters 30 vor und während der gesamten Zeit auf dem H-Wert bleiben, in welcher das Ausblendelement 32 gemäß Fig. 2 gesperrt wird. Das UND-Gatter 30 wird von dem zugeordneten Abschnitt des Abtastausbreitungsweges 22 zu dem Zeltpunkt getrennt, bei dem es auf den L-Wert zu wechseln beginnt. Daher wird ein Binär-Eins-Übertrag von dem benachbarten Abschnitt des Abtastausbreitungsweges 22 über das Ausblendelement 26 zu einem voraufgeladenen Abschnitt durchgekoppelt. Wie oben erwähnt, erhöht diese Operationsfolge die Übertragungsgeschwindigkeit des Übertragseingangssignals entlang des Abtastausbreitungsweges 22, da sich die MOS-Schaltungsknoten rasch entladen und nur relativ langsam aufladen können.

709835/0821

Leerseite

Claims

PATENTANWÄLTE ZENZ & HELBER D 43OO ESSEN 1 AM RoHRSTtIN I TEL.: (O2O1) 4126Θ7 Seite . - I 158

Patentansprüche

(ly Einrichtung zum Addieren von wenigstens zwei Binärzahlen mit mehreren Bits, dadurch gekennzeichnet, daß ein leitender Bezugsausbreitungsweg (24) mit mehreren Ab- . schnitten und ein leitender Abtastausbreitungsweg (22) mit mehreren Abschnitten (21, 23, 25, 27) vorgesehen sind, daß mehrere Ausblend- bzw. Kopplungsschaltungen (12; 26, 28) mit den Bezugs- und Abtastausbreitungswegen (24, 22) in Reihe geschaltet und derart ausgebildet sind, daß sie die Abschnitte des Bezugsausbreitungsweges (24) sowie die Abschnitte des Abtastausbreitungsweges (22) selektiv koppeln, daß mehrere, jeweils ein Produktsignal (Λ) jeder Bitstelle der Binärzahlen erzeugende Produktschaltungen (14; 30) so angeordnet sind, daß sie jeweils das Produktsignal an den der nächsthöheren Bitstelle entsprechenden Abschnitt des Abtastausbreitungsweges (22) anlegen, daß ferner mehrere, jeweils ein Summensignal (9) jeder Bitstelle der Binärzahlen erzeugende Summierschaltungen (16; 34, 36) derart angeordnet sind, daß sie das Summensignal an ausgewählte Ausblend- bzw. Kopplungsschaltungen (12; 26, 28) anlegen, und daß mehrere Ausgangsschaltungen (18; 38) jeweils mit einer Summierschaltung (16; 34, 36) und mit ausgewählten Abschnitten des Abtastausbreitungsweges (22) gekoppelt sind und jeweils ein Ausgangssignal (£.) in Abhängigkeit von dem Summensignal (9) und dem Ladungszustand eines zugehörigen Abschnitts des Abtastausbreitungsweges (22) erzeugen.

>. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mehrere eine Potentialdifferenz zwischen ausgewählten Punkten den Bezugs- und Abtastausbreitungswegen (24, 22) bestimmende,

^709835/0821 OR₁G₁NAl₁NSP₆CTEO

/7 07451

ausgangsseitig ein Steuersignal abgebende Abtastverstärker (20) jeweils an vorgegebene Punkte der Bezugs- und Abtastausbreitungswege (24, 22) angeschaltet und mit ihrem Ausgang jeweils an eine der Ausgangsschaltungen (18; 38) angekoppelt sind.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mehrere die Abschnitte des Bezugsausbreitungsweges (24) selektiv aufladende und entladende Voraufladeschaltungen (19; 40 ... 44) mit dem Bezugsausbreitungsweg (24) gekoppelt sind und daß mehrere, ein Voraufladesignal erzeugende und dieses während der Ruheoperation an den Abschnitt (21 ··· 27) des Abtastausbreitungsweges anlegende Schalteinrichtungen vorgesehen sind.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß jede Schalteinrichtung (46) mit dem Abtastausbreitungsweg (22) über die Produktschaltung (30) und die Summier schaltung (34, 36) gekoppelt ist.

5. Einrichtung nacheinem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede der Ausblend- bzw. Kopplungsschaltungen (12; 26, 28) als MOS-Transistor mit ersten und zweiten Zonen und einer darüberliegenden isolierten Gate-Elektrode ausgebildet ist, daß die Gate-Elektrode mit einer der Summierschaltungen (16; 34, 36), die erste Zone mit dem Ausgangsende eines der Abschnitte (21, 23, 25, 27) der Abtast- und Bezugsausbreitungswege (22, 24) gekoppelt ist, wobei der Abschnitt einer vorgegebenen Bitstelle der Binärzahlen entspricht, und daß die zweite Zone mit dem Eingangsende desjenigen benachbarten Segments (23, 25, 27) der Abtast- und Bezugsausbreitungswege (22, 24) gekoppelt ist, der der nächsthöheren Bitstelle der Binärzahlen entspricht.

6. Einrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das von der Produktschaltung (14; 30) ent-

709835/0821

?707A51

sprechend der vorgegebenen Bitstelle der Binärzahlen erzeugte Produktsignal (A) über eine mit einem Ausblendelement (32) versehene Ausblendleitung zum Eingangsende eines Segments (23, 25, 27) des Abtastausbreitungsweges (22) entsprechend der nächsthöheren Bitstelle der Binärzahlen durchkoppelbar ist und daß das Ausblendelement (32) unter Durchkoppeln des Produktsignals von der Summierschaltung (16; 34, 36) entsprechend der vorgegebenen Bitstelle ansteuerbar ist.

7. Einrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Abtastverstärker (20) ein Schaltelement (56) mit einem an einen vorgegebenen Abschnitt (21 ... 27) des Abtastausbreitungsweges (22) angeschalteten Steuergate und einermit einer Betriebsspannung (Vdd) verbundenen ersten Zone, eine erste Inverterstufe mit in Reihe geschalteten Last und Treiberelementen (48 und 50), wobei eine zweite Zone des Lastelements den Inverterausgang bildet, eine erste Zone des Lastelements mit einer zweiten Zone des Schaltelements (56) verbunden ist, eine Gate-Elektrode des Lastelements (48) mit der ersten Zone des Lastelements kurzgeschlossen und über ein hochohmiges Bauelement (58) mit Erde verbunden ist und wobei eine Gate-Elektrode des Treiberelements (50) mit einem dem vorgegebenen Abschnitt des Abtastausbreitungsweges (22) entsprechenden Abschnitt des Bezugsausbreitungsweges (24) gekoppelt ist, und eine zweite Inverterstufe (52, 54) aufweist, deren Eingang mit dem Ausgang der ersten Inverterstufe (48, 50) verbunden und deren Ausgang an die Ausgangsschaltung (38) angeschaltet ist.

6. Einrichtung nach Anspruch 7, dadurch gekennzeichnet, daß cas hochohmige Bauelement ein hochohmiges MOS-Bauelement (58) ist, dessen erste Zone mit der Gate—Elektrode des Lastelements (48), dessen zweite Zone mit Erde und dessen Gate—Elektrode mit der Betriebsspannung (Vdd) verbunden sind·

9. Einrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Ausgangsschaltung (38) die folgenden Komponenten aufweist:

erste und zweite Schaltelemente (68, 70) mit jeweils einem Steuergate, das mit der Summierschaltung (16; 34, 36) gekoppelt ist, wobei das logische Summiersignal (9) an dem Steuergate des zweiten Schaltelements (70) und das logische Komplement (S) des Summiersignals am Steuergate des ersten Schaltelements (68) ansteht;

eine erste Inverterstufe (60, 62), deren Eingang an einen vorgegebenen Abschnitt des Abtastausbreitungs— weges (22) angeschaltet und dessen Ausgang über das erste Schaltelement (68) mit einem Ausgangsanschluß verbunden ist; und

eine zweite Inverterstufe (64, 66), deren Eingang .mit dem Ausgang der ersten Inverterstufe (60, 62) und deren Ausgang über das zweite Schaltelement (70) mit dem Ausgangsanschluß verbunden ist·

10. Einrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Produktschaltung (14) ein getaktetes UND-Gatter (30) aufweist, dessen Ausgangssignal im Ruhezustand auf einem logischen Η-Wert ist.

11. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das getaktete UND-Gatter (30) eine erste Inverterstufe (72 76) mit einem Lastelement (72) und mehreren mit diesem in Reihe geschalteten Treiberelementen (74, 76) aufweist, daß die erste Inverterstufe mit mehreren Dateneingängen versehen ist, von denen jeder mit einem der Treiberelemente (74, 76) verbunden ist, wobei jedes der an den Dateneingängen anstehenden Dateneingangssignale (A, B) einem Bit der Bitstelle in jeder der Binärzahlen entspricht, daß ferner der Ausgang der ersten Inverterstufe (72 ··· 76) über eine ein Ausblendelement

709835/0821

(82) enthaltende Ausblendleitung bei nicht gesetzten Dateneingangssignalen mit Erde verbunden ist, und daß der ersten Inverterstufe eine zweite Inverterstufe (78, 80) nachgeschaltet ist, deren Ausgangssignal auf einem logischen H-Wert ist, wenn die Dateneingangssignale nicht gesetzt sind, und eine Produktfunktion der Dateneingangssignale darstellt, wenn die Dateneingangssignale gesetzt sind.

12. Einrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Summierschaltung (16; 34, 36) ein Exklusiv-ODER-Gatter (34) enthält, das ein ExkIusiv-0DER-Ausgangssignal (0) an die Ausblend- bzw. Kopplungsschaltung (26, 28) und die Ausgangsschaltung (18; 38) entsprechend einem ersten Abschnit£(21, 23, 25, 27) des Abtastausbreitungsweges (22) anlegt und ein logisch komplementiertes Exklusiv-0DER-Ausgangssignal (S) an die Produktschaltung (30, 32) entsprechend einem zweiten Abschnitt (23, 25, 27) des Abtastausbreitungsweges anlegt, wobei die ersten und zweiten Abschnitte über die Ausblend- bzw. Kopplungsschaltung (26) verbunden sind.

13. Einrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das Exklusiv-ODER-Gatter (34) die folgenden Schaltungskomponenten aufweist:

erste und zweite Dateneingangsanschlüsse (96, 98);

ein erstes Ausblendelement (102), dessen Steuergate mit dem zweiten Dateneingangsanschluß (98) und dessen erste Zone mit dem ersten Dateneingangsanschluß (96) gekoppelt sind;

ein zweites Ausblendelement (104), dessen Steuergate mit dem ersten Dateneingangsanschluß (96) und dessen erste Zone mit dem zweiten Dateneingangsanschluß (98) gekoppelt sind;

eine Inverterstufe (36), deren Eingang mit der zweiten Zone der beiden Ausblendelemente (102, 104) verbunden

709835/0821

ist und an deren Ausgang das Exklusiv-ODER-Ausgangssignal (9) entwicJcelbar ist; und

ein in Reihe zwischen einem Betriebsspannungsanschluß (Vdd) und den zweiten Zonen der beiden Ausblendelemente (102, 104) angeordnetes Lastelement (110), dessen Ausgang an die beiden Zonen der beiden Ausblendelemente (102, 104) angeschaltet ist und das logische Komplement (3) des ExkIusiv-0DER-Ausgangssignals erzeugt·

14. Verfahren zum Addieren von wenigstens zwei Binärzahlen mit mehreren Bits, dadurch gekennzeichnet daß wenigstens einige Abschnitte eines in Abschnitte unterteilten Abtastausbreitungsweges und jeder Abschnitt eines in Abschnitte unterteilten Bezugsausbreitungsweges auf einen logischen H-Potentialwert voraufgeladen werden, wobei die Abschnitte des Abtastausbreitungsweges und die Abschnitte des Bezugsausbreitungsweges einander paarweise zugeordnet sind und einer ausgewählten Bitstelle der zu addierenden Binärzahlen entsprechen, daß mehrere Summensignale und mehrere Produktsignale erzeugt werden, wobei jedes Produktsignal einen logischen Potentialwert äquivalent der logischen Produktfunktion der Bits an der einem der Abschnitte entsprechenden Binärzahlstelle hat und jedes der Summensignale einen logischen Potentialwert äquivalent dem logischen Komplement der Exklusiv-ODER-Funktion der Bits einer der Stellen entsprechend einem der Abschnitte hat, daß jedes der Summensignale an eine zugehörige Übertragsausblendschaltung, an einen mit einer Ausbreitungsausblendschaltung verbundenen zugehörigen Inverter und an eine zugehörige Ausgangsschaltung angelegt wird, wobei jede der

Übertragsausblendschaltungen eines der Produktsignale zu einem Abschnitt des Abtastausbreitungsweges entsprechend der nächsthöheren Bitstelle der zu addierenden Binärzahlen ankoppelt, das Summensignal vor dem Produktsignal an die Übertragsausblendschaltung angelegt wird,wobei ferner das korres-

70983 5/0821

pondierende Paar von Abschnitten der Abtast— und Bezugsaus— breitungswege mit den der nächsthöheren Bitstelle zugeordneten Abschnitten der Abtast- und Bezugsausbreitungswege gekoppelt wird und ein Ausgangssignal mit einem logischen Potentialwert erzeugt wird, der äquivalent der Exklusiv-ODER-Funktion des entsprechenden Summensignals und des logischen Potentialwerts des zugehörigen Abschnitts des Abtastausbreitungsweges ist,und daß jeder der Abschnitte des Bezugsausbreitungsweges selektiv entladen wird, wobei jedes der Ausgangssignale gesetzt gehalten wird.

70983 S/0821